JPH0442942A - 半導体の実装構造 - Google Patents
半導体の実装構造Info
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- JPH0442942A JPH0442942A JP2149036A JP14903690A JPH0442942A JP H0442942 A JPH0442942 A JP H0442942A JP 2149036 A JP2149036 A JP 2149036A JP 14903690 A JP14903690 A JP 14903690A JP H0442942 A JPH0442942 A JP H0442942A
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-
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-
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子ユニット等の半導体の実装構造に係り、
例えば、液晶表示素子の［゛ライパーＬ ＳＩの実装に
用いられる半導体の実装構造に関する。
例えば、液晶表示素子の［゛ライパーＬ ＳＩの実装に
用いられる半導体の実装構造に関する。
［従来の技術］
近時、Ｌ ＣＤ （Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄ
ｉｓｐｌａｙ ：液晶表示素子） 、Ｅ Ｌ （Ｅｌｅ
ｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ：エレクトロ・
ルミネセンス）およびＦ Ｄ Ｐ （Ｐｌａｓ＋＋＋ａ
Ｄｉｓｐｌａｙ Ｐａｎｅｌ ：プラズマディスプレイ
パネル）等のデイスプレィにおいては、ドライバーＬＳ
Ｉを液晶パネル等に直付けするヂンプオンバネル（Ｃｉ
ｐ ｏｎ Ｐａｎｅｌ、以下ｃｏｐとする）方式Ｑこよ
る実装が多用されるようになってきている。なお、ＣＯ
Ｐ方式はチップオングラス方式とも呼ばれている。
ｉｓｐｌａｙ ：液晶表示素子） 、Ｅ Ｌ （Ｅｌｅ
ｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ：エレクトロ・
ルミネセンス）およびＦ Ｄ Ｐ （Ｐｌａｓ＋＋＋ａ
Ｄｉｓｐｌａｙ Ｐａｎｅｌ ：プラズマディスプレイ
パネル）等のデイスプレィにおいては、ドライバーＬＳ
Ｉを液晶パネル等に直付けするヂンプオンバネル（Ｃｉ
ｐ ｏｎ Ｐａｎｅｌ、以下ｃｏｐとする）方式Ｑこよ
る実装が多用されるようになってきている。なお、ＣＯ
Ｐ方式はチップオングラス方式とも呼ばれている。
一方、ＣＯＰ方式の他の方式として、ドライバー■、Ｓ
Ｉ等を基板に実装して基板を液晶パネルｔご接続する方
式、例えば、ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ ：テープキャリア）方式が知られてお
り、第３図のように示される。
Ｉ等を基板に実装して基板を液晶パネルｔご接続する方
式、例えば、ＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ ：テープキャリア）方式が知られてお
り、第３図のように示される。
第３図において、ドライバーＬＳＩチップｌの一方の電
極は、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ
ｕｓｉｎｇＰｏｌｙｍｅｒ Ｆｉｌｍｓ （ポリマー
フィルムを基板とした液晶表示素子、以下ＰＦ−ＬＣＤ
とする）ＰＥＴ（ポリエチレンテレフタレート）基板３
上の透明導電膜、すなわちＩ Ｔ Ｏ（Ｉｎｄｉｕｍ
Ｔｉｎ ０ｘｉｄｅ）膜４にテープ５上のＣｕ箔６を介
して接続され、他方の電極は、電源入力側のフレキシブ
ル配線基板（以下、ＦＰＣとする）、すなわちポリイミ
ド基板７上のＣｕ箔８にテープ５上のＣｕ箔６を介して
接続されている。
極は、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ
ｕｓｉｎｇＰｏｌｙｍｅｒ Ｆｉｌｍｓ （ポリマー
フィルムを基板とした液晶表示素子、以下ＰＦ−ＬＣＤ
とする）ＰＥＴ（ポリエチレンテレフタレート）基板３
上の透明導電膜、すなわちＩ Ｔ Ｏ（Ｉｎｄｉｕｍ
Ｔｉｎ ０ｘｉｄｅ）膜４にテープ５上のＣｕ箔６を介
して接続され、他方の電極は、電源入力側のフレキシブ
ル配線基板（以下、ＦＰＣとする）、すなわちポリイミ
ド基板７上のＣｕ箔８にテープ５上のＣｕ箔６を介して
接続されている。
しかしながら、これらの従来の半導体の実装構造にあっ
ては、上述のような理由により、小型化および低コスト
化を図ることができないといった問題点があった。
ては、上述のような理由により、小型化および低コスト
化を図ることができないといった問題点があった。
すなわち、ＣＯＰ方式の場合、ＬＳＩ用の電源とＧＮＤ
ラインの抵抗値を下げる必要がある。例えば、ＬＣＤの
ＩＴＯ膜は透明度等の関係で１００〜５００人であり、
シート抵抗も高い。また、ＰＦ−ＬＣＤの基板は、ＰＥ
Ｔ基板３から構成され、ガラスを基板としたものに比較
すると、ＩＴＯ膜上に厚い膜厚の導体を形成するのが非
常に困難になるといった不具合が生じる。すなわち、ガ
ラスを基板とするものではＮｉメツキ付けを用いるが、
ＰＥＴを基板とするものにＮｉメツキ付けを用いると、
メツキ液でＩＴＯ膜が剥離する。またスパッタ法を用い
ると、ＩＴＯ膜との密着性が低く、薄膜法を用いると、
低インピーダンスの膜を形成するためのコストが高くな
る等の不具合が生じる。
ラインの抵抗値を下げる必要がある。例えば、ＬＣＤの
ＩＴＯ膜は透明度等の関係で１００〜５００人であり、
シート抵抗も高い。また、ＰＦ−ＬＣＤの基板は、ＰＥ
Ｔ基板３から構成され、ガラスを基板としたものに比較
すると、ＩＴＯ膜上に厚い膜厚の導体を形成するのが非
常に困難になるといった不具合が生じる。すなわち、ガ
ラスを基板とするものではＮｉメツキ付けを用いるが、
ＰＥＴを基板とするものにＮｉメツキ付けを用いると、
メツキ液でＩＴＯ膜が剥離する。またスパッタ法を用い
ると、ＩＴＯ膜との密着性が低く、薄膜法を用いると、
低インピーダンスの膜を形成するためのコストが高くな
る等の不具合が生じる。
一方、ＴＡＢ方式の場合、電極ピッチの狭小化がテープ
５上のＣｕ箔６のエツチング能力に依存しており、１７
μｍのＣｕ箔では８０μｍピッチが限界となり、狭小化
が困難になる。また、テープ化が高くなり、コストが上
昇する。さらに、ＰＥＴ基板３、テープ５およびポリイ
ミド基板７の３つの部材の位置合わせが必要になり、工
程が複雑になる。
５上のＣｕ箔６のエツチング能力に依存しており、１７
μｍのＣｕ箔では８０μｍピッチが限界となり、狭小化
が困難になる。また、テープ化が高くなり、コストが上
昇する。さらに、ＰＥＴ基板３、テープ５およびポリイ
ミド基板７の３つの部材の位置合わせが必要になり、工
程が複雑になる。
そこで本発明は、電極ピッチの狭小化と電極ラインの低
インピーダンス化を両立させて、低コスト化および小型
化を図ることができる半導体の実装構造を提供すること
を目的としている。
インピーダンス化を両立させて、低コスト化および小型
化を図ることができる半導体の実装構造を提供すること
を目的としている。
本発明による半導体の実装構造は、上記目的を達成する
ため、半導体チ・ンブと、該半導体チップに電気的に接
続される配線を有する接続部材と、を備えた半導体の実
装構造において、前記半導体チップおよび接続部材の配
線が複数の電気的接続方式により接続されることを特徴
とするものであり、 また、前記接続部材が、第１部材および第２部材からな
り、第１部材の配線の低インピーダンス化が第２部材の
配線の低インピーダンス化より困難であり、半導体チッ
プと第１部材の配線との電気的接続方式が、半導体チッ
プを第１部材に固定するとき、同時に半導体チップと第
１部材の配線とを電気的に接続させる接続方式であり、
半導体チップと第２部材の配線との電気的接続方式が、
ワイヤボンディングによる接続方式であるようにしても
よい。
ため、半導体チ・ンブと、該半導体チップに電気的に接
続される配線を有する接続部材と、を備えた半導体の実
装構造において、前記半導体チップおよび接続部材の配
線が複数の電気的接続方式により接続されることを特徴
とするものであり、 また、前記接続部材が、第１部材および第２部材からな
り、第１部材の配線の低インピーダンス化が第２部材の
配線の低インピーダンス化より困難であり、半導体チッ
プと第１部材の配線との電気的接続方式が、半導体チッ
プを第１部材に固定するとき、同時に半導体チップと第
１部材の配線とを電気的に接続させる接続方式であり、
半導体チップと第２部材の配線との電気的接続方式が、
ワイヤボンディングによる接続方式であるようにしても
よい。
以下、本発明を実施例に基づいて具体的に説明する。
第１．２図は本発明に係る半導体の実装構造の一実施例
を示す図であり、ＰＦ−ＬＣＤのドライバーＬＳＩチッ
プの実装構造に適用した例である。
を示す図であり、ＰＦ−ＬＣＤのドライバーＬＳＩチッ
プの実装構造に適用した例である。
まず、構成を説明する。
第１図において、１１はドライバーＬＳＩチップであり
、ドライバーＬＳＩチップ１１はＰＥＴフィルム１２上
のＩＴＯ膜１３およびポリイミド基板１４上のＣｕ箔１
５に電気的に接続される。すなわち、ＰＥＴフィルム１
２およびＩＴＯ膜１３、ポリイミド基板１４およびＣｕ
箔１５のそれぞれは本発明による接続部材を構成し、Ｉ
ＴＯ膜１３、Ｃｕ箔１５のそれぞれは本発明による配線
を構成する。ドライバーＬＳＩチップ１１とＩＴＯ膜１
３およびＣｕ箔１５とは後述するように複数の電気的接
続方式により接続されている。なお、ＰＥＴフィルム１
２およびＩＴＯ膜１膜着３ Ｆ−Ｌ ＣＤの一部であり
、ポリイミド基板１４およびＣｉｉ箔１５は電源部に接
続され、Ｃｕ箔１５はＡ ｕ ／ Ｎ ｉメツキされて
いる。
、ドライバーＬＳＩチップ１１はＰＥＴフィルム１２上
のＩＴＯ膜１３およびポリイミド基板１４上のＣｕ箔１
５に電気的に接続される。すなわち、ＰＥＴフィルム１
２およびＩＴＯ膜１３、ポリイミド基板１４およびＣｕ
箔１５のそれぞれは本発明による接続部材を構成し、Ｉ
ＴＯ膜１３、Ｃｕ箔１５のそれぞれは本発明による配線
を構成する。ドライバーＬＳＩチップ１１とＩＴＯ膜１
３およびＣｕ箔１５とは後述するように複数の電気的接
続方式により接続されている。なお、ＰＥＴフィルム１
２およびＩＴＯ膜１膜着３ Ｆ−Ｌ ＣＤの一部であり
、ポリイミド基板１４およびＣｉｉ箔１５は電源部に接
続され、Ｃｕ箔１５はＡ ｕ ／ Ｎ ｉメツキされて
いる。
ここに、ＰＥＴフィルム１２およびＩＴＯ膜１膜着３発
明による第１部材を構成し、ポリイミド基板１４および
Ｃｕ箔１５は本発明による第２部材を構成し、ＩＴＯ膜
１膜着３インピーダンス化はＣｕ箔１５の低インピーダ
ンス化より困難である。ドライバーＬＳＩチップ１１と
ＩＴＯ膜１膜着３気的接続方式は、第２図に示すように
、ドライバーＬＳＩチップ１１をＰＥＴフィルム１２に
固定するとき、同時にドライバーＬＳＩチップ１１の出
力ピンｌｌａとＩＴＯ膜１膜着３気的に接続させる接続
方式を採用している。例えば、接着剤を用いて、ＵＶ硬
化や熱圧着によりドライバーＬＳＩチップ１１とＰＥＴ
フィルム１２を接着させる方式や異方性導電膜により接
着させる方式があり、これらは前述のＣＯＰ方式であり
公知であるため、詳細な説明は省略する。
明による第１部材を構成し、ポリイミド基板１４および
Ｃｕ箔１５は本発明による第２部材を構成し、ＩＴＯ膜
１膜着３インピーダンス化はＣｕ箔１５の低インピーダ
ンス化より困難である。ドライバーＬＳＩチップ１１と
ＩＴＯ膜１膜着３気的接続方式は、第２図に示すように
、ドライバーＬＳＩチップ１１をＰＥＴフィルム１２に
固定するとき、同時にドライバーＬＳＩチップ１１の出
力ピンｌｌａとＩＴＯ膜１膜着３気的に接続させる接続
方式を採用している。例えば、接着剤を用いて、ＵＶ硬
化や熱圧着によりドライバーＬＳＩチップ１１とＰＥＴ
フィルム１２を接着させる方式や異方性導電膜により接
着させる方式があり、これらは前述のＣＯＰ方式であり
公知であるため、詳細な説明は省略する。
一方、ドライバーＬＳＩチップ１１とＣｕ箔１５との電
気的接続方式は、ワイヤボンディングによる接続方式を
採用している。すなわち、ポリイミド基板１４はドライ
バーＬＳＩチップ１１の電極端子のない裏面に接着され
、ドライバーＬＳＩチップ１１の入力信号ラインｌｌｂ
とＣｕ箔１５とはワイヤ１６により電気的に接続されて
いる。なお、実装手順は、ドライバーＬ Ｓ Ｉチップ
１１とＩＴＯ膜１膜着３びＰＥＴ基板１２との接続をし
た後、ドライバーＬＳＩチップ１１とＣｕ箔１５および
ポリイミド基板１４との接続をする手順に従う。
気的接続方式は、ワイヤボンディングによる接続方式を
採用している。すなわち、ポリイミド基板１４はドライ
バーＬＳＩチップ１１の電極端子のない裏面に接着され
、ドライバーＬＳＩチップ１１の入力信号ラインｌｌｂ
とＣｕ箔１５とはワイヤ１６により電気的に接続されて
いる。なお、実装手順は、ドライバーＬ Ｓ Ｉチップ
１１とＩＴＯ膜１膜着３びＰＥＴ基板１２との接続をし
た後、ドライバーＬＳＩチップ１１とＣｕ箔１５および
ポリイミド基板１４との接続をする手順に従う。
上述のような構成によれば、同一のドライバーＬＳＩチ
ップ１１に複数の電気的接続方式が混在しているので、
各接続方式の長所を有効に利用することができ、コスト
を低減するとともに、小型化することができる。
ップ１１に複数の電気的接続方式が混在しているので、
各接続方式の長所を有効に利用することができ、コスト
を低減するとともに、小型化することができる。
具体的には、ドライバーＬＳＩチップ１１とＩＴＯ膜１
２との接続方式が狭ピッチ化に適したＣＯＰ方式であり
、ＩＴＯ膜１膜着３く、微細化に適している。また、ド
ライバーＬＳＩチップ１１の出力ビン数がチップの電極
の大部分、例えば８０〜９０％を占める。したがって、
ＬＳＸを小型化することができ、さらに低コスト化する
ことができる。
２との接続方式が狭ピッチ化に適したＣＯＰ方式であり
、ＩＴＯ膜１膜着３く、微細化に適している。また、ド
ライバーＬＳＩチップ１１の出力ビン数がチップの電極
の大部分、例えば８０〜９０％を占める。したがって、
ＬＳＸを小型化することができ、さらに低コスト化する
ことができる。
一方、ドライバーＬＳＩチップ１１とＣｕ箔１５との接
続方式がワイヤボンディング方式であり、ＣｕＦｉ１５
が低インピーダンス化し易い配線であるので、チ・ノブ
と基板の位置ずれに対して余裕をもだ七”ることかでき
、接続の低インピーダンス化を図りながら、実装工程を
簡単にすることができる。
続方式がワイヤボンディング方式であり、ＣｕＦｉ１５
が低インピーダンス化し易い配線であるので、チ・ノブ
と基板の位置ずれに対して余裕をもだ七”ることかでき
、接続の低インピーダンス化を図りながら、実装工程を
簡単にすることができる。
［効果］
本発明によれば、同一のドライバーＬＳＩ子。
ブ１１に複数の電気的接続方式が混在しているので、各
接続方式の長所を有効に利用することができ、電極ピッ
チの狭小化と電極ラインの低インピーダンス化を両立さ
せることができる。したがって、コストを低減するとと
もに小型化することができる。
接続方式の長所を有効に利用することができ、電極ピッ
チの狭小化と電極ラインの低インピーダンス化を両立さ
せることができる。したがって、コストを低減するとと
もに小型化することができる。
第１．２図は本発明に係る半導体の実装構造の一実施例
を示す図であり、第１図はその正面図、第２図はそのチ
ップオンパネルによる接続を説明するための正面図、第
３図は従来の半導体の実装構造を示す正面図である。 １１・・・・・・ドライバーＬＳＩチップ（半導体チッ
プ）、 代 理 人 弁理士 有我軍 部
を示す図であり、第１図はその正面図、第２図はそのチ
ップオンパネルによる接続を説明するための正面図、第
３図は従来の半導体の実装構造を示す正面図である。 １１・・・・・・ドライバーＬＳＩチップ（半導体チッ
プ）、 代 理 人 弁理士 有我軍 部
Claims (2)
- （１）半導体チップと、該半導体チップに電気的に接続
される配線を有する接続部材と、を備えた半導体の実装
構造において、前記半導体チップおよび接続部材の配線
が複数の電気的接続方式により接続されることを特徴と
する半導体の実装構造。 - （２）前記接続部材が、第１部材および第２部材からな
り、第１部材の配線の低インピーダンス化が第２部材の
配線の低インピーダンス化より困難であり、半導体チッ
プと第１部材の配線との電気的接続方式が、半導体チッ
プを第１部材に固定するとき、同時に半導体チップと第
１部材の配線とを電気的に接続させる接続方式であり、
半導体チップと第２部材の配線との電気的接続方式が、
ワイヤボンディングによる接続方式であることを特徴と
する請求項１記載の半導体の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149036A JPH0442942A (ja) | 1990-06-06 | 1990-06-06 | 半導体の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149036A JPH0442942A (ja) | 1990-06-06 | 1990-06-06 | 半導体の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442942A true JPH0442942A (ja) | 1992-02-13 |
Family
ID=15466260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149036A Pending JPH0442942A (ja) | 1990-06-06 | 1990-06-06 | 半導体の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649203B1 (en) | 1999-10-21 | 2003-11-18 | Mfi Food Canada, Ltd. | Eggshell processing methods and apparatus |
| US7549072B2 (en) | 2001-03-15 | 2009-06-16 | Robert Bosch Gmbh | Method and device for synchronizing the global time of a plurality of buses and a corresponding bus system |
-
1990
- 1990-06-06 JP JP2149036A patent/JPH0442942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649203B1 (en) | 1999-10-21 | 2003-11-18 | Mfi Food Canada, Ltd. | Eggshell processing methods and apparatus |
| US7549072B2 (en) | 2001-03-15 | 2009-06-16 | Robert Bosch Gmbh | Method and device for synchronizing the global time of a plurality of buses and a corresponding bus system |
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