JPH0442921A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関ｊ〜、特に、拡
散分離領域をセルファラインで形成する方法に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for forming a diffusion isolation region with a self-alignment line.
〔従来の技術］
第４図は、従来の拡散分離の形成方法における各主要工
程を示す断面図である。[Prior Art] FIG. 4 is a cross-sectional view showing each main step in a conventional method for forming diffusion separation.
以下、従来の方法について説明する。The conventional method will be explained below.
先ず、第４図（ａ）に示すようにシリコン基板等の第１
導電形基板１を用意し、基板１の表面を酸化してシリコ
ン酸化膜２を形成する（第４図（ｂ））。First, as shown in FIG. 4(a), a first silicon substrate, etc.
A conductive substrate 1 is prepared, and the surface of the substrate 1 is oxidized to form a silicon oxide film 2 (FIG. 4(b)).
次に、シリコン酸化膜２上全面にレジストを塗布し、写
真製版によって所定のパターン３に加工する（第４図（
Ｃ））。次にこのレジストパターン３をマスクに、イオ
ン注入を行い、第２！１！を形の不純物拡散領域４を形
成しく第４図（ｄ））、レジスト３を除去する（第４図
（ｅ））。Next, a resist is applied to the entire surface of the silicon oxide film 2, and processed into a predetermined pattern 3 by photolithography (see Fig. 4).
C)). Next, using this resist pattern 3 as a mask, ion implantation is performed, and the second!1! An impurity diffusion region 4 having a shape of 1 is formed (FIG. 4(d)), and the resist 3 is removed (FIG. 4(e)).
次に、シリコン酸化Ｍ２上に再びレジスト５を塗布し、
前工程で形成した第２導電形不純物拡散領域４を覆うよ
うに写真製版によってバターニングする（第４図げ））
０次に、このバターニングしたレジスト５をマスクに第
１導電形の不純物をイオン注入法によって注入し、第１
導電形の不純物拡散領域７を形成する（第４図＠）。Next, apply resist 5 again on silicon oxide M2,
Patterning is performed by photolithography so as to cover the second conductivity type impurity diffusion region 4 formed in the previous step (Fig. 4))
Next, impurities of the first conductivity type are implanted by ion implantation using the patterned resist 5 as a mask.
A conductive type impurity diffusion region 7 is formed (FIG. 4@).
最後に、レジスト５を除去しく第４図（ハ））、後工程
へ進める。Finally, the resist 5 is removed (FIG. 4(c)), and the process proceeds to the next step.
従来の半導体装置の製造方法による拡散分離法は以上の
ような工程で形成されていたので、第２導電形の注入領
域４に対して、第１導電形の注入領域７を形成する時の
レジスト５のパターニングの際に、写真製版のパターニ
ングずれやレジストパターン５のシフトによって、第２
導電形の注入領域４に対して第１導電形の注入領域７を
セルファラインで形成することができないという問題点
があった。Since the diffusion separation method in the conventional semiconductor device manufacturing method is formed through the steps described above, the resist when forming the implantation region 7 of the first conductivity type with respect to the implantation region 4 of the second conductivity type. During patterning in step 5, due to patterning deviation in photolithography or shift of resist pattern 5,
There was a problem in that the first conductivity type implantation region 7 could not be formed with a self-alignment line relative to the conductivity type implantation region 4.
すなわち、第５図（ａ）、ら）に示すように、第２導電
形の注入領域４に対してレジストパターン５のズレが無
い場合には、第１導電形の拡散領域７と第２導電形の拡
散領域４が設計上、第５図（ａ）に示すようセルファラ
インで形成されるはずであるが、写真製版ではどうして
も許容誤差として±０．２μｍ程度のパターンのズレが
あるために、実際には第５図Φ）に示すように、第１導
電形の拡散領域７と、第２導電形の拡散領域４は交わっ
たり離れたりしてしまい、所定の性能を満足しない、こ
のことは、特に、選択酸化法（ｌｏｃａｌ ｏｘｉｄａ
ｔｉｏｎ ｏｆｓｉｌｉｃｏｎ： ＬＯＣＯ３）による
分離に適さない固体撮像素子においては、微細化の妨げ
になり問題であった。That is, as shown in FIGS. 5(a) and 5(a), when there is no misalignment of the resist pattern 5 with respect to the implantation region 4 of the second conductivity type, the diffusion region 7 of the first conductivity type and the second conductivity type Due to design, the shaped diffusion region 4 is supposed to be formed by self-alignment lines as shown in FIG. In reality, as shown in FIG. 5 Φ), the diffusion region 7 of the first conductivity type and the diffusion region 4 of the second conductivity type intersect or separate, and the predetermined performance is not satisfied. , especially selective oxidation method (local oxidation method)
In solid-state imaging devices that are not suitable for separation by silicon ion of silicon (LOCO3), this has been a problem as it hinders miniaturization.
この発明は上記のような問題点を解消するためになされ
たもので、拡散分離をセルファラインで形成できる半導
体装置の製造方法を捷供することを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device in which diffusion isolation can be formed by self-alignment.
この発明に係る半導体装置の製造方法は、半導体基板上
にイオン注入のための第１のマスクをパターニングし、
第１導電形の不純物をイオン注入し、低温、低圧でのＥ
ＣＲ（Ｅｌｅｃｔｒｏｎ ＣｙｃｒｏｔｒｏｎＲｅｓ
ｏｎａｎｃｅ ）プラズマＣＶＤ法により上記第１のマ
スク上及び酸化膜上に分離してカバレッジの悪い絶縁膜
を堆積し、第１のマスク及びその上の絶縁膜をリフトオ
フ法により除去した後、基板上に残った絶縁膜をイオン
注入のための第２のマスクとして第２導電形の不純物を
注入するようにしたものである。A method for manufacturing a semiconductor device according to the present invention includes patterning a first mask for ion implantation on a semiconductor substrate,
By ion-implanting impurities of the first conductivity type, E
CR (Electron CyclotronRes)
onance) An insulating film with poor coverage is deposited separately on the first mask and the oxide film by a plasma CVD method, and after removing the first mask and the insulating film thereon by a lift-off method, an insulating film is deposited on the substrate. The remaining insulating film is used as a second mask for ion implantation to implant impurities of the second conductivity type.
この発明においては、低温、低圧でのＥＣＲプラズマＣ
ＶＤ法により第１導電形不純物注入のための第１のマス
クパターン上と、基板上とで分離して形成されたカバレ
ッジの悪い絶縁膜を堆積し、リフトオフ法により第１の
マスクパターン及びその上の絶縁膜を除去し、基板上に
残った絶縁膜を第２のマスクパターンとして用いて第２
導電形不純物注入を行うようにしたので、基板内におけ
るＰＮ分離をセルファラインで設計どおりに形成できる
。In this invention, ECR plasma C at low temperature and low pressure is used.
An insulating film with poor coverage is deposited separately on the first mask pattern for implanting impurities of the first conductivity type and on the substrate by the VD method, and the first mask pattern and the top thereof are deposited by the lift-off method. The insulating film remaining on the substrate is used as a second mask pattern to form a second mask pattern.
Since the conductive type impurity is implanted, PN isolation in the substrate can be formed in the self-alignment line as designed.
以下、本発明の一実施例を図について説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例による半導体装置の製造方法
、即ち拡散分離の製造方法を示す各主要工程の断面図で
あり、同図において、６はシリコン酸化膜であり、その
他、第４図と同一部分又は相当部分には同一符号が付し
である。以下、その製造工程について説明する。FIG. 1 is a cross-sectional view of each main process showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, that is, a method of manufacturing a diffusion isolation method. Identical or equivalent parts to those in the figures are given the same reference numerals. The manufacturing process will be explained below.
先ず、第１図（ａ）に示すようにシリコン基板等の第１
導電形の基板１を用意し、該基板１の一主面を熱酸化し
て酸化膜２を形成する（第１図（ｂ））。First, as shown in FIG. 1(a), a first silicon substrate, etc.
A conductive type substrate 1 is prepared, and one principal surface of the substrate 1 is thermally oxidized to form an oxide film 2 (FIG. 1(b)).
次に、酸化膜２上にレジストを塗布し、写真製版工程を
経て、これを所定のレジストパターン３に加工する（第
１図（Ｃ））。Next, a resist is applied onto the oxide film 2 and processed into a predetermined resist pattern 3 through a photolithography process (FIG. 1(C)).
次いで、上記レジストパターン３をマスクとしてイオン
注入によって第２導電形の不純物を注入し、第２導電形
の注入領域４を形成する（第１図（ｄ））。Next, impurities of the second conductivity type are implanted by ion implantation using the resist pattern 3 as a mask to form the implantation region 4 of the second conductivity type (FIG. 1(d)).
次に、ＥＣＲプラズマＣＶＤ装置を用いて、低温（２５
℃〜１００”Ｃ）及び低圧（１０１〜１０−’ Ｔｏｒ
ｒ）でシリコン酸化ｌ！Ｉ６をシリコン基板１上に堆積
する（第１図（ｅ））。Next, using an ECR plasma CVD device, low temperature (25
℃~100''C) and low pressure (101~10-' Tor
r) silicon oxidation l! I6 is deposited on the silicon substrate 1 (FIG. 1(e)).
ここで形成されるシリコン酸化膜６は、レジスト３上と
基板上に設けたシリコン酸化膜２上とて、不連続になる
ようなプフバレッジの悪いものとする。The silicon oxide film 6 formed here has poor puffiness such that it is discontinuous on the resist 3 and on the silicon oxide film 2 provided on the substrate.
次に、この基板をＨ，Ｏ：ＨＦ−１０： １の緩創弗酸
を用いてスライドエツチングし、シリコン酸化膜６をレ
ジスト以外・−ン３上とシリコン酸化膜２」−で完全に
分離した後、アセトンによりレジストパターン３及びそ
の上のシリコン酸化膜６をリフトオフにより除去する（
第１図（ｆ））。Next, this substrate is slide-etched using H,O:HF-10:1 slow hydrofluoric acid, and the silicon oxide film 6 is completely separated from the top of the silicon oxide film 2 except for the resist. After that, the resist pattern 3 and the silicon oxide film 6 on it are removed by lift-off using acetone (
Figure 1(f)).
次に残ったシリコン酸化膜６をマスクとして、イオン注
入法により、第１導電形の不純物を注入し、第１導電形
の拡散領域７を形成し、シリコン酸化膜６．２を除去す
る（第１図（ハ））。Next, using the remaining silicon oxide film 6 as a mask, impurities of the first conductivity type are implanted by ion implantation to form a diffusion region 7 of the first conductivity type, and the silicon oxide film 6.2 is removed. Figure 1 (c)).
その後、熱処理を行い注入した不純物を活性化する。Thereafter, heat treatment is performed to activate the implanted impurities.
第２図は上記実施例において用いるＥＣＲプラズマＣＶ
Ｄ装置の概略図であり、図について説明すると、マイク
ロ波２０１は矩形導波管２０２よりプラズマ生成室２０
３に導入される。プラズマ生成室２０３のＡ部には磁気
コイル２０４が配置され、プラズマ室２０３の適当な領
域でＥＣＲ条件を満たす磁界を発生させるとともに、デ
ボ室においてはプラズマ引き出し用の発散磁界にな、っ
ている、原料ガスば１００％Ｓ ｉ Ｈ４ガスと１００
％０本ガスであり、これをガス導入口２０５からデボ室
に導入する。なお、２０６は基板、２０７は排気口であ
る。Figure 2 shows the ECR plasma CV used in the above embodiment.
This is a schematic diagram of the device D. To explain the diagram, a microwave 201 is transmitted from a rectangular waveguide 202 to a plasma generation chamber 20.
3 will be introduced. A magnetic coil 204 is arranged in part A of the plasma generation chamber 203, and generates a magnetic field that satisfies ECR conditions in an appropriate area of the plasma chamber 203, and serves as a divergent magnetic field for plasma extraction in the debo chamber. , the raw material gas is 100% S i H4 gas and 100%
This gas is introduced into the debo chamber from the gas inlet 205. Note that 206 is a substrate and 207 is an exhaust port.
なお、上記実施例では、最初に第２導電形の不純物の注
入し、その後、第１導電形の不純物の注入するようにし
たが、これは当然ながら、最初に第１導電形の不純物の
注入を１２、その後第２導電形の不純物の注入をするよ
うにしてもよい。Note that in the above embodiment, the impurity of the second conductivity type is first implanted, and then the impurity of the first conductivity type is implanted. 12, and then impurities of the second conductivity type may be implanted.
また、初めのイオン注入のマスクとしてレジスト３を用
いたが、これは第３図に示すようなフローを用いれば、
レジスト以外のものをマスクとして用いて拡散分離を形
成できる。Also, resist 3 was used as a mask for the initial ion implantation, but this could be done using the flow shown in Figure 3.
Diffusion isolation can be formed using something other than resist as a mask.
即ち、第３図は本発明の他の実施例を示したものであり
、図において、８はシリコン窒化膜であり、その他第１
図と同一部分又は相当部には同一符号が符しである。以
下、この製造方法について説明する。That is, FIG. 3 shows another embodiment of the present invention, and in the figure, 8 is a silicon nitride film, and other
Identical or corresponding parts to those in the figures are designated by the same reference numerals. This manufacturing method will be explained below.
第３図（ａ）、（ロ）は第１図（ａ）、Ｑ））と同一工
程を示している。第３図［有］）の工程後、シリコン酸
化膜２上全面にシリコン窒化ＷＡ８をＣＶＤ法により堆
積する（第３図（Ｃ））。FIGS. 3(a) and 3(b) show the same steps as FIGS. 1(a) and Q)). After the process shown in FIG. 3 [Ex.], silicon nitride WA8 is deposited on the entire surface of the silicon oxide film 2 by the CVD method (FIG. 3(C)).
次にシリコン窒化膜８上にレジスＩ−３を塗布し、写真
製版によって所定のパターンにレジストをパターンニン
グする（第３図（ロ））。Next, a resist I-3 is applied onto the silicon nitride film 8, and the resist is patterned into a predetermined pattern by photolithography (FIG. 3(b)).
次にこのレジスト３をマスクにしてシリコン窒化ｌｌｌ
８をエツチングし、これらレジスト３およびシリコン窒
化１１１１Ｂをマスクにイオン注入し、第１導電形の不
純物領域４を形成する（第３図（ｅ））。Next, using this resist 3 as a mask, silicon nitride
8 is etched, and ions are implanted using the resist 3 and silicon nitride 1111B as masks to form impurity regions 4 of the first conductivity type (FIG. 3(e)).
次に、レジストパターン３を除去する。この場合にマス
クに窒化ｌｌｌ８を用いているので、この段階で熱処理
を行い、拡散領域４を先にドライブインしてもよい（第
３図（ｆ））。Next, resist pattern 3 is removed. In this case, since nitride lll8 is used as a mask, heat treatment may be performed at this stage and the diffusion region 4 may be driven in first (FIG. 3(f)).
次からの工程（第３図（６）〜（ｉ））は、上記実施例
の第１図の（ｅ）〜（ハ）の工程と同様である。The following steps ((6) to (i) in FIG. 3) are similar to the steps (e) to (c) in FIG. 1 of the above embodiment.
このような本実施例では上述のように、マスクとして窒
化膜８を用いているので、最初のイオン注入後（第３図
げ））に熱処理を行って拡散領域４をドライブインして
もよく、これにより拡散領域４と７の熱処理工程を別々
に制御することができる。In this embodiment, as described above, since the nitride film 8 is used as a mask, the diffusion region 4 may be driven in by heat treatment after the first ion implantation (see Fig. 3). This allows the heat treatment steps for the diffusion regions 4 and 7 to be controlled separately.
なお、第３図の実施例においては、拡散用のマスクとし
て窒化膜８を用いたが、これは酸化膜であってもよい。In the embodiment shown in FIG. 3, the nitride film 8 is used as a mask for diffusion, but it may be an oxide film.
また、上記の実施例でばＥＣＲプラズマＣＶＤ法で堆積
する絶縁膜はシリコン酸化膜６である場合について示し
たが、これはシリコン窒化膜あるいはアモルファスシリ
コン膜であってもよい。Further, in the above embodiment, the insulating film deposited by the ECR plasma CVD method is the silicon oxide film 6, but it may be a silicon nitride film or an amorphous silicon film.
また、上記の実施例においては、基板１を第１導電形の
ものとしたが、これば第２導電形のものであってもよい
。Further, in the above embodiment, the substrate 1 is of the first conductivity type, but it may be of the second conductivity type.
また、さらに上記の実施例においては、基板上にシリコ
ン酸化膜２を介してマスクパターンを形成したが、この
シリコン酸化膜２はなくてもよいものである。Furthermore, in the above embodiment, a mask pattern was formed on the substrate via the silicon oxide film 2, but this silicon oxide film 2 may be omitted.
以上のように、この発明によれば基板上にマスクパター
ンを形成して第１導電形の不純物を注入後、基板上とマ
スクパターン上とで分離したカバレンジの悪い（絶縁）
膜を堆積し、リフトオフ法によりマスクパターン及びマ
スクパターン上の絶縁膜を除去したの後、残存している
絶縁膜をマスクとして第２導電形の不純物を注入するよ
うにしたので、ＰＮ分離をセルファラインで設計どおり
に形成できるようになり精度の高いプロセスが確立でき
、素子の微細化が図れる効果がある。As described above, according to the present invention, after forming a mask pattern on a substrate and implanting impurities of the first conductivity type, the coverage is poor (insulation) caused by separation between the substrate and the mask pattern.
After depositing the film and removing the mask pattern and the insulating film on the mask pattern using the lift-off method, the remaining insulating film was used as a mask to implant the second conductivity type impurity. This has the effect of making it possible to form a line as designed, establishing a highly accurate process, and miniaturizing the device.
第１図は本発明による半導体装置の製造方法における拡
散分離の形成方法の一実施例を示す各主要工程の断面図
、第２図はＥＣＲプラズマＣＶＤ装置の概略図、第３図
はこの発明の他の実施例による半導体装置の製造方法を
示す各主要工程の断面図、第４図は従来の半導体装置の
製造方法を示す図、第５図は従来の製造方法における写
真製版のずれを説明するための図である。
１・・・シリコン基板、２・・・シリコン酸化膜、３゜
５・・・レジスト、４・・・第２導電形の拡散領域、６
・・・シリコン酸化膜、７・・・第１導電形の拡散領域
、８・・・シリコン窒化膜、２０１・・・マイクロ波、
２０２・・・導波管、２０３・・・プラズマ室、２０４
・・・磁気コイル、２０５・・・ガス導入口、２０６・
・・基板、２０７・−排気口。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a cross-sectional view of each main step showing an embodiment of a method for forming diffusion isolation in a semiconductor device manufacturing method according to the present invention, FIG. 2 is a schematic diagram of an ECR plasma CVD apparatus, and FIG. 3 is a schematic diagram of an ECR plasma CVD apparatus. A sectional view of each main process showing a method for manufacturing a semiconductor device according to another embodiment, FIG. 4 is a diagram showing a conventional method for manufacturing a semiconductor device, and FIG. 5 explains deviations in photolithography in the conventional manufacturing method. This is a diagram for DESCRIPTION OF SYMBOLS 1...Silicon substrate, 2...Silicon oxide film, 3゜5...Resist, 4...Diffusion region of second conductivity type, 6
... silicon oxide film, 7 ... diffusion region of first conductivity type, 8 ... silicon nitride film, 201 ... microwave,
202... Waveguide, 203... Plasma chamber, 204
...Magnetic coil, 205...Gas inlet, 206.
... Board, 207 - Exhaust port. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
パターンを形成し、第２導電形の不純物をイオン注入し
て基板内に第２導電型の不純物注入領域を形成する工程
と、 低温、低圧でのＥＣＲプラズマＣＶＤ法により、前記基
板上及び前記第１のマスクパターン上に、該基板上と第
１のマスクパターン上とで分離されたカバレッジの悪い
絶縁膜を堆積する工程と、リフトオフ法により前記第１
のマスクパターン及びその上の絶縁膜を除去する工程と
、 前記基板上の絶縁膜を第２のマスクパターンとして第１
導電形の不純物をイオン注入し、基板内に第１導電型の
不純物注入領域を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。(1) A step of forming a first mask pattern for ion implantation on a semiconductor substrate and ion-implanting a second conductivity type impurity to form a second conductivity type impurity implantation region in the substrate, and low temperature. , a step of depositing an insulating film with poor coverage separated on the substrate and the first mask pattern on the substrate and the first mask pattern by an ECR plasma CVD method at low pressure, and a lift-off step. According to the law,
a step of removing a mask pattern and an insulating film thereon; and a step of removing the insulating film on the substrate as a second mask pattern;
1. A method of manufacturing a semiconductor device, comprising the step of ion-implanting a conductivity type impurity to form a first conductivity type impurity implantation region in a substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14778690A JPH0442921A (en) | 1990-06-06 | 1990-06-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP14778690A JPH0442921A (en) | 1990-06-06 | 1990-06-06 | Manufacture of semiconductor device |
Publications (1)
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| JPH0442921A true JPH0442921A (en) | 1992-02-13 |
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Cited By (3)
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-
1990
- 1990-06-06 JP JP14778690A patent/JPH0442921A/en active Pending
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