JPH043924A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH043924A JPH043924A JP2106140A JP10614090A JPH043924A JP H043924 A JPH043924 A JP H043924A JP 2106140 A JP2106140 A JP 2106140A JP 10614090 A JP10614090 A JP 10614090A JP H043924 A JPH043924 A JP H043924A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- film
- layer
- silicon
- shallow
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 64
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 64
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 39
- 239000010703 silicon Substances 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000010438 heat treatment Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 5
- -1 arsenic ions Chemical class 0.000 claims abstract 3
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000000376 reactant Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 2
- 229910008486 TiSix Inorganic materials 0.000 abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 4
- 239000010937 tungsten Substances 0.000 abstract description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract 4
- 239000000377 silicon dioxide Substances 0.000 abstract 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract 4
- 229910052682 stishovite Inorganic materials 0.000 abstract 4
- 229910052905 tridymite Inorganic materials 0.000 abstract 4
- 150000002500 ions Chemical class 0.000 abstract 2
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- 229910008814 WSi2 Inorganic materials 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 230000002950 deficient Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 61
- 238000009826 distribution Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、半導体基板上に浅い低抵抗不純物ドーピング層を
形成する方法に関するものであり、ことにトランジスタ
のソース/ドレインの作製に用いられる。
くは、半導体基板上に浅い低抵抗不純物ドーピング層を
形成する方法に関するものであり、ことにトランジスタ
のソース/ドレインの作製に用いられる。
(ロ)従来の技術
近年LSIの高集積化により、トランジスタは、より微
細化されソース/ドレイン部でのより浅い不純物ドレイ
ン層が必要となってきている。しかし不純物ドーピング
層が浅くなってくるに伴い、その抵抗の増加、そのプロ
セスに起因する結晶欠陥による接合特性の劣化及び上層
配線とのコンタクト抵抗の増加等が問題となっている。
細化されソース/ドレイン部でのより浅い不純物ドレイ
ン層が必要となってきている。しかし不純物ドーピング
層が浅くなってくるに伴い、その抵抗の増加、そのプロ
セスに起因する結晶欠陥による接合特性の劣化及び上層
配線とのコンタクト抵抗の増加等が問題となっている。
それらの問題を解消する方法として、ソース/ドレイン
上に選択的に低抵抗のシリサイド膜を形成する技術が検
討されている。
上に選択的に低抵抗のシリサイド膜を形成する技術が検
討されている。
(ハ)発明か解決しようとする課題
しかし、上記シリサイド膜を形成する際、この、シリサ
イド膜を構成するノリコン成分は、下地、ノリコン層か
ら供給されるfこめ、シリサイド膜形成後、シリサイド
/シリコン界面が下地にくい込むため、その分、不純物
ドーピング層が深くなってしまう。その下地のくい込み
量を、押さえる1こめにシリサイド膜を薄くすることが
検討されているが、シリサイド膜が1000 z以下に
なった場合、その後の850°C以上の熱処理によって
シリサイド膜が不連続になって抵抗の増加及び上層メタ
ルとのコンタクト抵抗不良か生じてしまうという問題が
ある。
イド膜を構成するノリコン成分は、下地、ノリコン層か
ら供給されるfこめ、シリサイド膜形成後、シリサイド
/シリコン界面が下地にくい込むため、その分、不純物
ドーピング層が深くなってしまう。その下地のくい込み
量を、押さえる1こめにシリサイド膜を薄くすることが
検討されているが、シリサイド膜が1000 z以下に
なった場合、その後の850°C以上の熱処理によって
シリサイド膜が不連続になって抵抗の増加及び上層メタ
ルとのコンタクト抵抗不良か生じてしまうという問題が
ある。
この発明は、上記問題を解決するためになされたもので
あって、抵抗の増加及びコンタクト不良の発生がなく、
かつ浅い高濃度不純物ドーピング層を形成することので
きる半導体装置の製造方法を提供することを目的とする
ものである。
あって、抵抗の増加及びコンタクト不良の発生がなく、
かつ浅い高濃度不純物ドーピング層を形成することので
きる半導体装置の製造方法を提供することを目的とする
ものである。
(ニ)課題を解決するたtの手段
この発明によれば、(a)表面にシリコン酸化膜か形成
されたシリコン基板中に不純物を注入することによって
浅い低濃度不純物ドーピング層を形成する工程、(b)
上記シリコン酸化膜の所定領域を除去して上記浅い低濃
度不純物ドーピング層を露出させこの露出面にシリサイ
ド膜を形成する工程、(c)上記シリサイド膜中に不純
物を高濃度にイオン注入し、この後に熱処理を行ってシ
リサイド膜から不純物を拡散させることにより上記シリ
サイド膜下部の浅い低濃度不純物ドーピング層中に高濃
度不純物ドーピング層を形成する工程、からなることを
特徴とする半導体装置の製造方法が提供される。
されたシリコン基板中に不純物を注入することによって
浅い低濃度不純物ドーピング層を形成する工程、(b)
上記シリコン酸化膜の所定領域を除去して上記浅い低濃
度不純物ドーピング層を露出させこの露出面にシリサイ
ド膜を形成する工程、(c)上記シリサイド膜中に不純
物を高濃度にイオン注入し、この後に熱処理を行ってシ
リサイド膜から不純物を拡散させることにより上記シリ
サイド膜下部の浅い低濃度不純物ドーピング層中に高濃
度不純物ドーピング層を形成する工程、からなることを
特徴とする半導体装置の製造方法が提供される。
この発明においては、(2L)表面にシリコン酸化膜が
形成されたシリコン基板中に不純物を注入することによ
って浅い低濃度不純物ドーピング層を形成する。
形成されたシリコン基板中に不純物を注入することによ
って浅い低濃度不純物ドーピング層を形成する。
上記シリコン基板は、半導体装置を製造するためのもの
であって、通常シリコン表面を区画するように形成され
た素子分離層とこの区画内にわたつて形成されたシリコ
ン酸化膜及びこのノリコン酸化膜上の所定領域に形成さ
れ1こポリシリコン又は金属電極層とを有してなるシリ
コン基板を用いることができる。上記浅い低濃度不純物
ドーピング層は、具体的には、ソース/ドレインのLD
Dを構成するfこめのちのであって、上記ポリシリコン
又は金属電極層の両側に浅くかつ低濃度に不純物を注入
して形成することができる。このドーピング層の深さは
、通常0.05〜0.15μmとするのが好ましい。ま
fこ、このドーピング層の不純物濃度は、通常1016
〜10”cm〜3が好ましい。この後、通常上記ポリシ
リコン又は金属電極層の両端面に公知の方法によってサ
イドウオールを形成する。
であって、通常シリコン表面を区画するように形成され
た素子分離層とこの区画内にわたつて形成されたシリコ
ン酸化膜及びこのノリコン酸化膜上の所定領域に形成さ
れ1こポリシリコン又は金属電極層とを有してなるシリ
コン基板を用いることができる。上記浅い低濃度不純物
ドーピング層は、具体的には、ソース/ドレインのLD
Dを構成するfこめのちのであって、上記ポリシリコン
又は金属電極層の両側に浅くかつ低濃度に不純物を注入
して形成することができる。このドーピング層の深さは
、通常0.05〜0.15μmとするのが好ましい。ま
fこ、このドーピング層の不純物濃度は、通常1016
〜10”cm〜3が好ましい。この後、通常上記ポリシ
リコン又は金属電極層の両端面に公知の方法によってサ
イドウオールを形成する。
この発明においては、(b)上記シリコン酸化膜の所定
領域を除去して上記浅い濃度不純物ドーピング層を露出
させこの露出面にシリサイド膜を形成する。上記シリサ
イド膜は、高濃度にドーピングされたシリサイド膜を形
成するためのものであって、具体的には、上記ポリシリ
コン又は金属電極槽の両側のサイドウオールに隣接する
ソース/ドレインの構成を意図する領域のシリコン酸化
膜を除去して上記浅い低濃度不純物ドーピング層を露出
させ、この基板落出面上にシリサイド形成用金属膜を積
層し、基板を加熱することによって、シリサイド形成用
金属と浅い低濃度不純物ドーピング層のシリコン成分と
を反応させた後選択的にシリサイド化していない金属膜
を除去し、この後にこの反応物の上方からシリコンをイ
オン注入することによって、この反応物をシリサイドに
変換して形成することができる。上記シリサイド形成用
金属膜としは、例えばT i、Go、Ta%W、P を
等を用いることができる。上記加熱は、シリサイド形成
用金属とそれに隣接する低濃度不純物ドーピング層のシ
リサイド成分とをそれらの界面を通して一部反応させる
ためのものであって、通常Nt雰囲気中でのランプアニ
ール処理によって行うのが好ましい。上記シリコンのイ
オン注入は、シリサイド形成用金属下地のシリコンの消
費を抑えて形成されるシリサイド膜の下地へのくい込み
を押さえるためのものであって、上記シリサイド形成用
金属(上記加熱により一部シリサイド化した反応物に変
換している)の低濃度不純物ドーピング層と隣接してい
ない側(表面側)から行ってシリサイド形成用金属(反
応物)をシリサイドに変換することができる。
領域を除去して上記浅い濃度不純物ドーピング層を露出
させこの露出面にシリサイド膜を形成する。上記シリサ
イド膜は、高濃度にドーピングされたシリサイド膜を形
成するためのものであって、具体的には、上記ポリシリ
コン又は金属電極槽の両側のサイドウオールに隣接する
ソース/ドレインの構成を意図する領域のシリコン酸化
膜を除去して上記浅い低濃度不純物ドーピング層を露出
させ、この基板落出面上にシリサイド形成用金属膜を積
層し、基板を加熱することによって、シリサイド形成用
金属と浅い低濃度不純物ドーピング層のシリコン成分と
を反応させた後選択的にシリサイド化していない金属膜
を除去し、この後にこの反応物の上方からシリコンをイ
オン注入することによって、この反応物をシリサイドに
変換して形成することができる。上記シリサイド形成用
金属膜としは、例えばT i、Go、Ta%W、P を
等を用いることができる。上記加熱は、シリサイド形成
用金属とそれに隣接する低濃度不純物ドーピング層のシ
リサイド成分とをそれらの界面を通して一部反応させる
ためのものであって、通常Nt雰囲気中でのランプアニ
ール処理によって行うのが好ましい。上記シリコンのイ
オン注入は、シリサイド形成用金属下地のシリコンの消
費を抑えて形成されるシリサイド膜の下地へのくい込み
を押さえるためのものであって、上記シリサイド形成用
金属(上記加熱により一部シリサイド化した反応物に変
換している)の低濃度不純物ドーピング層と隣接してい
ない側(表面側)から行ってシリサイド形成用金属(反
応物)をシリサイドに変換することができる。
また、シリサイド膜の形成方法の他の@様について述べ
ると、浅い低濃度不純物ドーピング層を露出させたシリ
コン基板上に第1シリサイド形成用金属膜を積層し、基
板を加熱することによって第1シリサイド形成用金属と
浅い低濃度不純物ドーピング層のシリコン成分とを反応
させた後選択的にシリサイド化していない第1シリサイ
ド形成用金属膜を除去し、この反応物の上に第2シリサ
イド形成用金属膜を選択的に第1シリサイド膜上に積層
し第2シリサイド形成用金属膜の上方からシリコンをイ
オン注入することによって上記反応物及び第2シリサイ
ド形成用金属膜をシリサイドに変換してより低抵抗のシ
リサイド膜をソース/ドレイン上に形成することができ
る。
ると、浅い低濃度不純物ドーピング層を露出させたシリ
コン基板上に第1シリサイド形成用金属膜を積層し、基
板を加熱することによって第1シリサイド形成用金属と
浅い低濃度不純物ドーピング層のシリコン成分とを反応
させた後選択的にシリサイド化していない第1シリサイ
ド形成用金属膜を除去し、この反応物の上に第2シリサ
イド形成用金属膜を選択的に第1シリサイド膜上に積層
し第2シリサイド形成用金属膜の上方からシリコンをイ
オン注入することによって上記反応物及び第2シリサイ
ド形成用金属膜をシリサイドに変換してより低抵抗のシ
リサイド膜をソース/ドレイン上に形成することができ
る。
この発明においては、(c)上記シリサイド膜中に不純
物を高濃度にイオン注入し、この後に熱処理を行ってシ
リサイド膜から不純物を拡散させることにより上記シリ
サイド膜下部の浅い低濃度不純物ドーピング層中に高濃
度不純物ドーピング層を形成する。
物を高濃度にイオン注入し、この後に熱処理を行ってシ
リサイド膜から不純物を拡散させることにより上記シリ
サイド膜下部の浅い低濃度不純物ドーピング層中に高濃
度不純物ドーピング層を形成する。
上記不純物は、高濃度にドーピングされたシリサイド層
を形成するためのものであって、上記シリサイド層を含
む領域に、通常1020〜10”cm−3の高濃度にイ
オン注入される。上記熱処理は、上記高濃度にドーピン
グされたシリサイド層からこの下部の浅い低濃度不純物
ドーピング層中に不純物を拡散させるためのものであっ
て、通常上記高濃度にドーピングされたシリサイド層上
にStow及びガラス層を形成して、850〜950℃
に加熱することによって、上方への不純物の拡散を抑え
下方の浅い低濃度不純物ドーピング層中に不純物を拡散
させて高濃度ドーピング層を形成することができる。
を形成するためのものであって、上記シリサイド層を含
む領域に、通常1020〜10”cm−3の高濃度にイ
オン注入される。上記熱処理は、上記高濃度にドーピン
グされたシリサイド層からこの下部の浅い低濃度不純物
ドーピング層中に不純物を拡散させるためのものであっ
て、通常上記高濃度にドーピングされたシリサイド層上
にStow及びガラス層を形成して、850〜950℃
に加熱することによって、上方への不純物の拡散を抑え
下方の浅い低濃度不純物ドーピング層中に不純物を拡散
させて高濃度ドーピング層を形成することができる。
この高濃度不純物ドーピング層は、例えばトランジスタ
のソース/ドレインを構成することができ、半導体装置
の製造に用いるとかできる。
のソース/ドレインを構成することができ、半導体装置
の製造に用いるとかできる。
(ホ)作用
シリコン基板のシリコン面に形成されたシリサイド膜に
、不純物を高濃度に注入し、熱処理を施すことにより不
純物をシリサイド膜から下方のシリコンに高濃度に拡散
させる。
、不純物を高濃度に注入し、熱処理を施すことにより不
純物をシリサイド膜から下方のシリコンに高濃度に拡散
させる。
(へ)実施例
以下図面に示す実施例に基づいてこの発明を記述する。
なお、これによってこの発明は限定を受するものどはな
い。
い。
第1図(a)に示すように、P型シリコン基板1上の素
子分離5L02層2で囲まれた領域上に、ゲート絶縁膜
用Sin、 5とPがドーピングされたポリシリコンゲ
ート3を形成した後、ソース/ドレイン領域にヒ素を5
X 1013cm−’程度イオン注入し、低濃度のN
型不純物拡散Fi4を形成した後、ゲートサイドウオー
ル5iot 6を形成する。
子分離5L02層2で囲まれた領域上に、ゲート絶縁膜
用Sin、 5とPがドーピングされたポリシリコンゲ
ート3を形成した後、ソース/ドレイン領域にヒ素を5
X 1013cm−’程度イオン注入し、低濃度のN
型不純物拡散Fi4を形成した後、ゲートサイドウオー
ル5iot 6を形成する。
次に、第1図(b)に示すように、ソース/ドレイン上
のSin、を除去した後全面にスパッター法を用い、T
i膜を400人程変形成した後、ランプアニール法によ
ってN、ガス雰囲気中600〜700℃で30秒間処理
することにより、シリコン面上にTiSix7を形成す
る。なおシリコン面上以外にはTiN膜が形成される。
のSin、を除去した後全面にスパッター法を用い、T
i膜を400人程変形成した後、ランプアニール法によ
ってN、ガス雰囲気中600〜700℃で30秒間処理
することにより、シリコン面上にTiSix7を形成す
る。なおシリコン面上以外にはTiN膜が形成される。
その後、HtSO,/H,0,エッチグ液て、残りのT
iNを除去しソース/ドレイン及びゲート上に選択的T
iSix7を形成させる。このTiSix7は、下地S
iを、約500人消費して形成される。さらにCVD法
によりTiSix7上に選択的にタングステン膜8を5
00人形成する。
iNを除去しソース/ドレイン及びゲート上に選択的T
iSix7を形成させる。このTiSix7は、下地S
iを、約500人消費して形成される。さらにCVD法
によりTiSix7上に選択的にタングステン膜8を5
00人形成する。
次に、第1図(C)に示すように、タングステン膜8中
にシリコンをI X 1017am−”程度イオン注入
し、800℃以上で熱処理を行い、WSi*膜10/T
i5it膜9を、ソース/ドレイン及びゲート上に形成
する。
にシリコンをI X 1017am−”程度イオン注入
し、800℃以上で熱処理を行い、WSi*膜10/T
i5it膜9を、ソース/ドレイン及びゲート上に形成
する。
シリサイド(WSi*膜10 /Ti5it膜9)形成
後、As”を50KeV 5 X 10 ”am−”
の条件でシリサイド中にイオン注入を行う。
後、As”を50KeV 5 X 10 ”am−”
の条件でシリサイド中にイオン注入を行う。
次に第1図(d)に示すようにCVD法により、膜厚1
000〜3000人のSin、層12aをデポした後、
3000〜6000人のBPSGあるいはPSG層12
bをデボし、900℃程度のアニールを行い、浅い高濃
度N型不純物拡散層11を形成し、その後従来法と同様
の手法でコンタクトホール13を形成し、上層配線14
を形成する。
000〜3000人のSin、層12aをデポした後、
3000〜6000人のBPSGあるいはPSG層12
bをデボし、900℃程度のアニールを行い、浅い高濃
度N型不純物拡散層11を形成し、その後従来法と同様
の手法でコンタクトホール13を形成し、上層配線14
を形成する。
以上述べたように、ソース/ドレインの不純物拡散層深
さは、第1図(a)で形成し1こLDDN−層で決まっ
ており、第1図(b)に示したシリコンのイオン注入に
よりシリサイド化による下地シリコンへのくい込みも防
止されており、ソース/ドレイン及びゲート上のシリサ
イド膜も充分厚く形成されており、第1図(d)に示し
rこ層間絶縁膜アニール後でも抵抗が増加しない。
さは、第1図(a)で形成し1こLDDN−層で決まっ
ており、第1図(b)に示したシリコンのイオン注入に
よりシリサイド化による下地シリコンへのくい込みも防
止されており、ソース/ドレイン及びゲート上のシリサ
イド膜も充分厚く形成されており、第1図(d)に示し
rこ層間絶縁膜アニール後でも抵抗が増加しない。
この方法によると、Xj〜0,10μm1 ソース/ド
レイン耐圧10V以上のトランジスタが実現できる。
レイン耐圧10V以上のトランジスタが実現できる。
第2図(a) (b)にこの手法による不純物拡散の分
布のシミュレーション例を示す。第2図(a)は、低濃
度N型拡散層上に、シリサイド形成後、シリサイド中に
ヒ素をイオン注入した後の不純物の深さ方向の分布であ
り、深さ0.1μmのN/P接合が形成されている。第
2図(b)は、その後900℃の熱処理を行った後の分
布であり、シリサイドからシリコンが拡散して浅い高濃
度N型不純物層が形成されているが、接合深さは、熱処
理前の低濃度N型拡散層で決まっており、はとんど熱処
理で変化かなく、約0.1μmの浅い拡散層が形成され
ており、シリサイド/シリコン界面の不純物濃度は、1
0 ”am−’と充分高くなっており、良好なコンタク
トが得られると考えられる。
布のシミュレーション例を示す。第2図(a)は、低濃
度N型拡散層上に、シリサイド形成後、シリサイド中に
ヒ素をイオン注入した後の不純物の深さ方向の分布であ
り、深さ0.1μmのN/P接合が形成されている。第
2図(b)は、その後900℃の熱処理を行った後の分
布であり、シリサイドからシリコンが拡散して浅い高濃
度N型不純物層が形成されているが、接合深さは、熱処
理前の低濃度N型拡散層で決まっており、はとんど熱処
理で変化かなく、約0.1μmの浅い拡散層が形成され
ており、シリサイド/シリコン界面の不純物濃度は、1
0 ”am−’と充分高くなっており、良好なコンタク
トが得られると考えられる。
(ト)発明の効果
この発明によれば、抵抗増加及びコンタクト不良の発生
のない浅い高濃度不純物ドーピング層を形成することの
できる半導体装置の製造方法を提供することができる。
のない浅い高濃度不純物ドーピング層を形成することの
できる半導体装置の製造方法を提供することができる。
この発明の方法を用いることによって、微細トランジス
タを形成することができる。
タを形成することができる。
第1図(a)〜(d)はこの発明の一実施例の製造工程
説明図、第2図はこの発明に上る浅い不純物拡散層にお
ける深さ方向の不純物分布シミュレーション結果であり
、(a)が熱処理前で(b)が熱処理後の不純物濃度分
布を示している。 l ・・P型シリコン基板、 2・・・素子分離5iOy層、 3・・・・・リンドーピングポリシリコンゲート、4・
・N−拡散層(リン拡散層)、 5 ・・・・ゲート絶縁膜用5i02.6・・・・・ゲ
ートサイドウオール5iOz、7・・・・・TiSix
膜、8・・・・・タングステン膜、9・・・・・T I
S 1!膜、 lO・・・・・・W S i 2膜、 11・・・・・N゛拡散層(ヒ素拡散層)、12 a
−3i02層、 12b・・・・・・BPSGあるいはPSG層、13・
・・・・・コンタクトホール、 14・・・・・・Al−5i配線。 哨 図 儒 図 (a) ″、采立方向 桐 m (b)
説明図、第2図はこの発明に上る浅い不純物拡散層にお
ける深さ方向の不純物分布シミュレーション結果であり
、(a)が熱処理前で(b)が熱処理後の不純物濃度分
布を示している。 l ・・P型シリコン基板、 2・・・素子分離5iOy層、 3・・・・・リンドーピングポリシリコンゲート、4・
・N−拡散層(リン拡散層)、 5 ・・・・ゲート絶縁膜用5i02.6・・・・・ゲ
ートサイドウオール5iOz、7・・・・・TiSix
膜、8・・・・・タングステン膜、9・・・・・T I
S 1!膜、 lO・・・・・・W S i 2膜、 11・・・・・N゛拡散層(ヒ素拡散層)、12 a
−3i02層、 12b・・・・・・BPSGあるいはPSG層、13・
・・・・・コンタクトホール、 14・・・・・・Al−5i配線。 哨 図 儒 図 (a) ″、采立方向 桐 m (b)
Claims (1)
- 【特許請求の範囲】 1、(a)表面にシリコン酸化膜が形成されたシリコン
基板中に不純物を注入することによって浅い低濃度不純
物ドーピング層を形成する工程、(b)上記シリコン酸
化膜の所定領域を除去して上記浅い低濃度不純物ドーピ
ング層を露出させこの露出面にシリサイド膜を形成する
工程、 (c)上記シリサイド膜中に不純物を高濃度にイオン注
入し、この後に熱処理を行ってシリサイド膜から不純物
を拡散させることにより上記シリサイド膜下部の浅い低
濃度不純物ドーピング層中に高濃度不純物ドーピング層
を形成する工程、からなることを特徴とする半導体装置
の製造方法。 2、シリコン基板が、シリコン表面を区画するように形
成された素子分離層と、この区画内にわたって形成され
たシリコン酸化膜及びこのシリコン酸化膜上の所定領域
に形成されたポリシリコン又は金属電極層とを有してな
る請求項1の方法。 3、シリサイド膜の形成が、浅い低濃度不純物ドーピン
グ層を露出させたシリコン基板上にシリサイド形成用金
属膜を積層し、基板を加熱することによってシリサイド
形成用金属と浅い低濃度不純物ドーピング層のシリコン
成分とを反応させ、この後にこの反応物の上方からシリ
コンをイオン注入することによって、この反応物をシリ
サイドに変換して行われる請求項1の方法。 4、シリサイド膜の形成が、浅い低濃度不純物ドーピン
グ層を露出させたシリコン基板上に第1シリサイド形成
用金属膜を積層し、基板を加熱することによって第1シ
リサイド形成用金属と浅い低濃度不純物ドーピング層の
シリコン成分とを反応させ、この反応物の上に第2シリ
サイド形成用金属膜を積層し第2シリサイド形成用金属
膜の上方からシリコンをイオン注入することによって上
記反応物及び第2シリサイド形成用金属膜をシリサイド
に変換して行われる請求項1の方法。 5、不純物の拡散が、不純物を高濃度に注入されたシリ
サイド膜上にSiO_2層及びガラス層とを順に積層し
た後に熱処理によって行われる請求項1の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106140A JPH043924A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106140A JPH043924A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH043924A true JPH043924A (ja) | 1992-01-08 |
Family
ID=14426064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2106140A Pending JPH043924A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH043924A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
KR100472858B1 (ko) * | 2002-08-30 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5264099U (ja) * | 1975-11-05 | 1977-05-12 | ||
JPS555915U (ja) * | 1978-06-23 | 1980-01-16 |
-
1990
- 1990-04-20 JP JP2106140A patent/JPH043924A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5264099U (ja) * | 1975-11-05 | 1977-05-12 | ||
JPS555915U (ja) * | 1978-06-23 | 1980-01-16 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
US6091152A (en) * | 1994-04-15 | 2000-07-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
KR100472858B1 (ko) * | 2002-08-30 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2819240B2 (ja) | 浅い接合のソース/ドレーン領域とシリサイドを有するmosトランジスタの製造方法 | |
JPH10284728A (ja) | コバルトシリサイド膜を有するmosfetの製造方法 | |
JP4109364B2 (ja) | 半導体装置の製造方法 | |
KR100289372B1 (ko) | 폴리사이드 형성방법 | |
US6228766B1 (en) | Process for fabricating semiconductor device without separation between silicide layer and insulating layer | |
JPH043924A (ja) | 半導体装置の製造方法 | |
JPH0831931A (ja) | 半導体装置およびその製造方法 | |
JP3185235B2 (ja) | 半導体装置の製造方法 | |
JPH1093077A (ja) | 半導体装置とその製造方法 | |
JP2910064B2 (ja) | 半導体装置の製造方法 | |
JPH1131665A (ja) | 半導体集積回路装置の製造方法 | |
JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
JPH0878359A (ja) | 半導体装置の製造方法 | |
KR100204014B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
JP2582337B2 (ja) | 浅い接合のソース/ドレーン領域とシリサイドを有するmosトランジスタの製造方法 | |
JPH02288341A (ja) | Mis型半導体装置 | |
JPH09148568A (ja) | 半導体装置の製造方法 | |
JP2925868B2 (ja) | 半導体装置の製造方法 | |
JPH047094B2 (ja) | ||
KR100333647B1 (ko) | 반도체소자의자기정렬실리사이드막을이용한전계효과트랜지스터제조방법 | |
JP2525186B2 (ja) | 半導体装置の製造方法 | |
JP3108927B2 (ja) | 半導体装置の製造方法 | |
JP2000021996A (ja) | 半導体装置およびその製造方法 | |
JPH05136398A (ja) | 半導体装置の製造方法 | |
JPH11145453A (ja) | 絶縁ゲート型半導体装置の製造方法 |