JPH04367277A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH04367277A JPH04367277A JP16899891A JP16899891A JPH04367277A JP H04367277 A JPH04367277 A JP H04367277A JP 16899891 A JP16899891 A JP 16899891A JP 16899891 A JP16899891 A JP 16899891A JP H04367277 A JPH04367277 A JP H04367277A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関し、特にアモルファスシリコンを活
性層とする逆スタガ型の薄膜トランジスタとその製造方
法に関する。
びその製造方法に関し、特にアモルファスシリコンを活
性層とする逆スタガ型の薄膜トランジスタとその製造方
法に関する。
【０００２】
【従来の技術】従来のアモルファスシリコン薄膜トラン
ジスタの製造方法を図４を参照して説明する。ガラス基
板１上にクロムを膜厚１４０ｎｍに成膜し、パターニン
グすることによりゲート電極２を形成する。次に、ゲー
ト絶縁膜となる窒化シリコン膜３を膜厚４００ｎｍに、
動作層となるノンドープアモルファスシリコン膜（以下
、ａ−Ｓｉ膜と記す）４を膜厚３００ｎｍに、オーミッ
クコンタクトを得るためのリン（Ｐ）ドープアモルファ
スシリコン膜（以下、ｎ＋型ａ−Ｓｉ膜と記す）５を膜
厚５０ｎｍにそれぞれプラズマＣＶＤ法により成膜し、
素子部以外のアモルファスシリコンを除去する。
ジスタの製造方法を図４を参照して説明する。ガラス基
板１上にクロムを膜厚１４０ｎｍに成膜し、パターニン
グすることによりゲート電極２を形成する。次に、ゲー
ト絶縁膜となる窒化シリコン膜３を膜厚４００ｎｍに、
動作層となるノンドープアモルファスシリコン膜（以下
、ａ−Ｓｉ膜と記す）４を膜厚３００ｎｍに、オーミッ
クコンタクトを得るためのリン（Ｐ）ドープアモルファ
スシリコン膜（以下、ｎ＋型ａ−Ｓｉ膜と記す）５を膜
厚５０ｎｍにそれぞれプラズマＣＶＤ法により成膜し、
素子部以外のアモルファスシリコンを除去する。
【０００３】その後、膜厚２００ｎｍにクロム膜を成膜
し、これをパターニングすることにより、ドレイン電極
６、ソース電極７を形成する。次に、ドレイン電極６、
ソース電極７間のｎ＋ 型ａ−Ｓｉをエッチング除去す
ることにより、両電極の分離を行う。
し、これをパターニングすることにより、ドレイン電極
６、ソース電極７を形成する。次に、ドレイン電極６、
ソース電極７間のｎ＋ 型ａ−Ｓｉをエッチング除去す
ることにより、両電極の分離を行う。
【０００４】次に、ドレイン電極６、ソース電極７間の
、エッチングにより露出したａ−Ｓｉ４の表面、即ち、
バックチャネル部を不動態化するために、プラズマＣＶ
Ｄ法により全面に窒化シリコン膜１１を形成する。
、エッチングにより露出したａ−Ｓｉ４の表面、即ち、
バックチャネル部を不動態化するために、プラズマＣＶ
Ｄ法により全面に窒化シリコン膜１１を形成する。
【０００５】この薄膜トランジスタでは、ドレイン電極
６とソース電極７に対するコンタクト領域としてｎ＋
型ａ−Ｓｉを用いているため、電流は電子の伝導による
ものであり、正孔はコンタクト部でブロックされ、チャ
ネル部には注入されない。
６とソース電極７に対するコンタクト領域としてｎ＋
型ａ−Ｓｉを用いているため、電流は電子の伝導による
ものであり、正孔はコンタクト部でブロックされ、チャ
ネル部には注入されない。
【０００６】
【発明が解決しようとする課題】この従来のアモルファ
スシリコン薄膜トランジスタでは、動作層のａ−Ｓｉが
弱いｎ型半導体であるため、保護膜となる窒化シリコン
中または保護膜上部に正の電荷が存在すると、バックチ
ャネル界面に電子が誘起され、ここがより電子濃度の高
いｎ型に変換される。このためトランジスタのオフ状態
においてもバックチャネル部に電流が流れ、リーク不良
となる。
スシリコン薄膜トランジスタでは、動作層のａ−Ｓｉが
弱いｎ型半導体であるため、保護膜となる窒化シリコン
中または保護膜上部に正の電荷が存在すると、バックチ
ャネル界面に電子が誘起され、ここがより電子濃度の高
いｎ型に変換される。このためトランジスタのオフ状態
においてもバックチャネル部に電流が流れ、リーク不良
となる。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極上にゲート絶縁膜を介してアモルファ
スシリコン層が形成され、該アモルファスシリコン層上
に絶縁性保護膜が形成されたものであって、前記絶縁性
保護膜にはＩＩＩ 族元素がドープされかつ該絶縁性保
護膜下のアモルファスシリコン層の表面がｐ型化されて
いることを特徴としている。
タは、ゲート電極上にゲート絶縁膜を介してアモルファ
スシリコン層が形成され、該アモルファスシリコン層上
に絶縁性保護膜が形成されたものであって、前記絶縁性
保護膜にはＩＩＩ 族元素がドープされかつ該絶縁性保
護膜下のアモルファスシリコン層の表面がｐ型化されて
いることを特徴としている。
【０００８】また、その製造方法は、絶縁性基板上にゲ
ート電極を形成する工程と、前記ゲート電極を覆うゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に活性
層となるアモルファスシリコン層を形成する工程と、Ｉ
ＩＩ 族元素が含まれるプラズマガスにより前記アモル
ファスシリコン層上に絶縁膜を成膜する工程と、熱処理
を行って前記アモルファスシリコン層の表面をｐ型化す
る工程と、を含んでいる。
ート電極を形成する工程と、前記ゲート電極を覆うゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に活性
層となるアモルファスシリコン層を形成する工程と、Ｉ
ＩＩ 族元素が含まれるプラズマガスにより前記アモル
ファスシリコン層上に絶縁膜を成膜する工程と、熱処理
を行って前記アモルファスシリコン層の表面をｐ型化す
る工程と、を含んでいる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図において、１はガラス基板、２はクロム
からなるゲート電極、３はゲート絶縁膜となる窒化シリ
コン膜、４はａ−Ｓｉ膜、５はｎ＋ 型ａ−Ｓｉ膜、６
、７はそれぞれドレイン電極とソース電極、８は保護膜
となるＢ（ボロン）ドープ窒化シリコン膜、９はａ−Ｓ
ｉ膜４の表面に形成されたｐ型変換層である。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図において、１はガラス基板、２はクロム
からなるゲート電極、３はゲート絶縁膜となる窒化シリ
コン膜、４はａ−Ｓｉ膜、５はｎ＋ 型ａ−Ｓｉ膜、６
、７はそれぞれドレイン電極とソース電極、８は保護膜
となるＢ（ボロン）ドープ窒化シリコン膜、９はａ−Ｓ
ｉ膜４の表面に形成されたｐ型変換層である。
【００１０】次に、本実施例の製造方法について説明す
る。ドレイン電極６、ソース電極７をマスクにｎ＋ 型
ａ−Ｓｉ膜５をエッチング除去してａ−Ｓｉ膜４の表面
を露出させる迄の工程は従来通りであるのでその説明は
省略する。
る。ドレイン電極６、ソース電極７をマスクにｎ＋ 型
ａ−Ｓｉ膜５をエッチング除去してａ−Ｓｉ膜４の表面
を露出させる迄の工程は従来通りであるのでその説明は
省略する。
【００１１】ドレイン電極６−ソース電極７間のａ−Ｓ
ｉ膜４の表面を露出させた後、バックチャネル保護膜と
してＢドープ窒化シリコン膜８を膜厚４０００Åにプラ
ズマＣＶＤ法により成長させる。
ｉ膜４の表面を露出させた後、バックチャネル保護膜と
してＢドープ窒化シリコン膜８を膜厚４０００Åにプラ
ズマＣＶＤ法により成長させる。
【００１２】窒化シリコン膜の代表的な成長条件は、シ
ラン（ＳｉＨ４ ）：アンモニア（ＮＨ３ ）：窒素（
Ｎ２ ）＝１：２：２０の流量比、圧力＝１００Ｐａ、
温度＝２５０℃、パワー密度＝０．１Ｗ／ｃｍ２ であ
るが、本実施例では、これにジボラン（Ｂ２ Ｈ６ ）
を流量比で１０−３程度混合させてＢドープ窒化シリコ
ン膜を成膜した。
ラン（ＳｉＨ４ ）：アンモニア（ＮＨ３ ）：窒素（
Ｎ２ ）＝１：２：２０の流量比、圧力＝１００Ｐａ、
温度＝２５０℃、パワー密度＝０．１Ｗ／ｃｍ２ であ
るが、本実施例では、これにジボラン（Ｂ２ Ｈ６ ）
を流量比で１０−３程度混合させてＢドープ窒化シリコ
ン膜を成膜した。
【００１３】図２は、窒化シリコン膜のＢドーピング特
性を導電率で示したものである（Ｍｕｎｅｋａｔａ ｅ
ｔ．ａｌ，Ｐｒｏｃ． ３ｒｄ Ｐｈｏｔｏｖｏｌｔａ
ｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎ
ｇ Ｍａｙ，１９８２）。同図に示されるように、１０
−３程度Ｂ２ Ｈ６ を混合することにより、窒化シリ
コン膜の導電率は低下し、絶縁膜としての機能は強化さ
れる。
性を導電率で示したものである（Ｍｕｎｅｋａｔａ ｅ
ｔ．ａｌ，Ｐｒｏｃ． ３ｒｄ Ｐｈｏｔｏｖｏｌｔａ
ｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎ
ｇ Ｍａｙ，１９８２）。同図に示されるように、１０
−３程度Ｂ２ Ｈ６ を混合することにより、窒化シリ
コン膜の導電率は低下し、絶縁膜としての機能は強化さ
れる。
【００１４】Ｂドープ窒化シリコン膜８を成膜した後、
２５０〜３００℃でアニール処理を行うとＢがａ−Ｓｉ
膜４中に拡散し、バックチャネル界面はｐ型に変換され
る。結晶Ｓｉでの不純物拡散は、〜１０００℃程度の高
温処理で達成されるが、アモルファスシリコンの場合は
膜の構造的な不均一性のため、比較的低温で元素の移動
がおこり、上述したアニール処理によってａ−Ｓｉのｐ
型変換が可能である。
２５０〜３００℃でアニール処理を行うとＢがａ−Ｓｉ
膜４中に拡散し、バックチャネル界面はｐ型に変換され
る。結晶Ｓｉでの不純物拡散は、〜１０００℃程度の高
温処理で達成されるが、アモルファスシリコンの場合は
膜の構造的な不均一性のため、比較的低温で元素の移動
がおこり、上述したアニール処理によってａ−Ｓｉのｐ
型変換が可能である。
【００１５】図３は本発明の第２の実施例の断面図であ
る。この実施例を作成するには、ａ−Ｓｉ膜４を成膜し
た後にＢドープ窒化シリコン８を成膜し、バックチャネ
ル保護を行う。この後、バックチャネル部以外のＢドー
プ窒化シリコン８および素子部以外のａ−Ｓｉ膜４を除
去する。
る。この実施例を作成するには、ａ−Ｓｉ膜４を成膜し
た後にＢドープ窒化シリコン８を成膜し、バックチャネ
ル保護を行う。この後、バックチャネル部以外のＢドー
プ窒化シリコン８および素子部以外のａ−Ｓｉ膜４を除
去する。
【００１６】次に、ｎ＋ 型ａ−Ｓｉ膜５を成膜し、こ
れをパターニングした後、クロム膜の成膜とそのパター
ニングによってドレイン電極６、ソース電極７を形成し
、さらに保護膜としての窒化シリコン膜１０を形成する
。
れをパターニングした後、クロム膜の成膜とそのパター
ニングによってドレイン電極６、ソース電極７を形成し
、さらに保護膜としての窒化シリコン膜１０を形成する
。
【００１７】この実施例においては、ａ−Ｓｉ膜４の形
成直後にバックチャネル保護膜となるＢドープ窒化シリ
コン膜８を形成するため、ａ−Ｓｉ膜４と窒化シリコン
膜８の界面は、エッチング等のダメージ汚染を受ける履
歴を経ない。そのため、この実施例ではバックチャネル
のｐ型変換の効果が安定して得られる。
成直後にバックチャネル保護膜となるＢドープ窒化シリ
コン膜８を形成するため、ａ−Ｓｉ膜４と窒化シリコン
膜８の界面は、エッチング等のダメージ汚染を受ける履
歴を経ない。そのため、この実施例ではバックチャネル
のｐ型変換の効果が安定して得られる。
【００１８】なお、窒化シリコン膜８の成膜工程におい
て、ガスにＢ２ Ｈ６ を混合するのは必ずしも全成膜
工程に渡る必要はなく、成膜工程の初期の段階だけであ
ってもよい。
て、ガスにＢ２ Ｈ６ を混合するのは必ずしも全成膜
工程に渡る必要はなく、成膜工程の初期の段階だけであ
ってもよい。
【００１９】
【発明の効果】以上説明したように、本発明は、１００
０ｐｐｍ程度にＢを含んだ窒化シリコン膜を薄膜トラン
ジスタのバックチャネル部の保護膜として用い、バック
チャネル界面を弱いｐ型としたものであるので、本発明
によれば、バックチャネルのｎ型変換のしきい値を増加
させ、オフ時のリーク電流を低減させることができる。
０ｐｐｍ程度にＢを含んだ窒化シリコン膜を薄膜トラン
ジスタのバックチャネル部の保護膜として用い、バック
チャネル界面を弱いｐ型としたものであるので、本発明
によれば、バックチャネルのｎ型変換のしきい値を増加
させ、オフ時のリーク電流を低減させることができる。
【００２０】また、バックチャネル界面のｐ型化は、プ
ラズマＣＶＤ法による成膜とアニール処理によって達成
するものであるので、特別な工程の追加を伴うことなく
ｐ型化を実現できる。またＢのドーピングがプラズマＣ
ＶＤ装置を用いて行われるものであるため、広い面積に
渡って均等なドーピングを行うことができる。
ラズマＣＶＤ法による成膜とアニール処理によって達成
するものであるので、特別な工程の追加を伴うことなく
ｐ型化を実現できる。またＢのドーピングがプラズマＣ
ＶＤ装置を用いて行われるものであるため、広い面積に
渡って均等なドーピングを行うことができる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 窒化シリコン成膜時のガス混合比と導電率
の関係を示すグラフ。
の関係を示すグラフ。
【図３】 本発明の第２の実施例を示す断面図。
【図４】 従来例の断面図。
１…ガラス基板、 ２…ゲート電極、 ３
…窒化シリコン膜、 ４…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ５…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
６…ドレイン電極、 ７…ソース電極、
８…Ｂドープ窒化シリコン膜、 ９…ｐ型変換
層、 １０、１１…窒化シリコン膜。
…窒化シリコン膜、 ４…ノンドープアモルファ
スシリコン膜（ａ−Ｓｉ膜）、 ５…Ｐドープア
モルファスシリコン膜（ｎ＋ 型ａ−Ｓｉ膜）、
６…ドレイン電極、 ７…ソース電極、
８…Ｂドープ窒化シリコン膜、 ９…ｐ型変換
層、 １０、１１…窒化シリコン膜。
Claims (2)
- 【請求項１】 ゲート電極上にゲート絶縁膜を介して
アモルファスシリコン層が形成され、該アモルファスシ
リコン層上に絶縁性保護膜が形成されている薄膜トラン
ジスタにおいて、前記絶縁性保護膜にはＩＩＩ 族元素
がドープされかつ該絶縁性保護膜下の前記アモルファス
シリコン層の表面はｐ型化されていることを特徴とする
薄膜トランジスタ。 - 【請求項２】 絶縁性基板上にゲート電極を形成する
工程と、前記ゲート電極を覆うゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に活性層となるアモルファ
スシリコン層を形成する工程と、ＩＩＩ 族元素が含ま
れるプラズマガスにより前記アモルファスシリコン層上
に絶縁膜を成膜する工程と、熱処理を行って前記アモル
ファスシリコン層の表面をｐ型化する工程と、を含む薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16899891A JPH04367277A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16899891A JPH04367277A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367277A true JPH04367277A (ja) | 1992-12-18 |
Family
ID=15878461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16899891A Pending JPH04367277A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367277A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5739886A (en) * | 1993-12-20 | 1998-04-14 | Nec Corporation | Liquid crystal display with reverse staggered thin film transistors and opposite electrode, and fabrication method thereof |
| EP1017108A2 (en) * | 1998-12-25 | 2000-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US6891236B1 (en) | 1999-01-14 | 2005-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2009260044A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Displays Ltd | 表示装置 |
| GB2471128A (en) * | 2009-06-18 | 2010-12-22 | Rec Solar As | Surface passivation of silicon wafers |
| JP2014131052A (ja) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2017168854A (ja) * | 2012-06-29 | 2017-09-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1991
- 1991-06-14 JP JP16899891A patent/JPH04367277A/ja active Pending
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