JPH10303207A - 半導体ウエハおよびその製造方法、ならびに半導体集積回路装置 - Google Patents

半導体ウエハおよびその製造方法、ならびに半導体集積回路装置

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JPH10303207A
JPH10303207A JP10634197A JP10634197A JPH10303207A JP H10303207 A JPH10303207 A JP H10303207A JP 10634197 A JP10634197 A JP 10634197A JP 10634197 A JP10634197 A JP 10634197A JP H10303207 A JPH10303207 A JP H10303207A
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Japan
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substrate body
epitaxial layer
impurity
impurities
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JP10634197A
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Taiichi Kondo
泰一 近藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ゲッタリング効果の高い薄膜エピタキシャル
ウエハを得ることによって、半導体集積回路装置の歩留
まりおよび信頼性を向上することができる技術を提供す
る。 【解決手段】 ｐ型のシリコン単結晶で構成される半導
体基板本体１の表面には、ｐ型のシリコン単結晶で構成
される厚さ約１μｍのエピタキシャル層２が形成され、
半導体基板本体１の裏面には、高濃度のボロン領域が形
成されてゲッタリング層を構成している。さらに、上記
ゲッタリング層３の上には、エピタキシャル層２を形成
する際に生じるボロンのオートドーピングを防ぐための
シリコン膜４が被着されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ、半
導体ウエハの製造方法および半導体集積回路装置技術に
関し、特に、半導体基板本体の表面にエピタキシャル層
を有するエピタキシャルウエハ、エピタキシャルウエハ
の製造方法およびそれを用いた半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】エピタキシャルウエハは、これまで主に
バイポーラデバイスに用いられてきたが、歩留まりの向
上を目的に、ＭＯＳ（Metal Oxide Semiconductor)デバ
イスへのエピタキシャルウエハの適用が検討されてい
る。
【０００３】特に、ＤＲＡＭ（Dynamic Random Access
Memory）においては、メモリセルのリフレッシュ特性の
向上およびメモリセル選択用ＭＩＳＦＥＴ（Metal Insu
lator Semiconductor Field Effect Transistor)のゲー
ト絶縁膜の膜質の向上が可能であることから、６４Ｍｂ
ｉｔ以降のＤＲＡＭでは、半導体基板本体の表面に約１
μｍの厚さのエピタキシャル層を有したエピタキシャル
ウエハ（以下、薄膜エピタキシャルウエハと称す）の実
用化が検討されている。
【０００４】なお、上記薄膜エピタキシャルウエハに関
しては、例えば、日経マグロウヒル社発行「日経マイク
ロデバイス」１９９６年６月１日号、Ｐ１２６〜Ｐ１３
３に記載してある。
【０００５】
【発明が解決しようとする課題】本発明者が検討したと
ころによると、薄膜エピタキシャルウエハには以下の問
題が生ずる。
【０００６】すなわち、薄膜エピタキシャルウエハを構
成するエピタキシャル層または半導体基板本体における
不純物拡散を抑えるために、エピタキシャル層または半
導体基板本体の不純物濃度は低く設定されるが、これに
よって、薄膜エピタキシャルウエハの汚染不純物のゲッ
タリング効果が低下する。
【０００７】汚染不純物はナトリウム（Ｎａ）、カリウ
ム（Ｋ）等のアルカリ金属、または鉄（Ｆｅ）、金（Ａ
ｕ）等の重金属原子であり、アルカリ金属はＭＯＳデバ
イスのゲート絶縁膜中またはゲート絶縁膜とエピタキシ
ャル層との間に存在し、しきい値電圧を変動させる。ま
た、重金属はエピタキシャル層または半導体基板本体を
構成する結晶、例えばシリコン単結晶内で析出し、転位
や積層欠陥の発生原因となり、重金属原子自身もキャリ
アトラップを形成してライフタイムを減少させる。
【０００８】そこで、薄膜エピタキシャルウエハでは、
半導体基板本体に元々存在する酸素を利用したイントリ
ンシック・ゲッタリング技術によって、汚染不純物の影
響を取り除いている。
【０００９】ところで、上記イントリンシック・ゲッタ
リング技術では、酸素濃度が低いとゲッタリング効果が
弱くなり、また、酸素濃度が高いと欠陥のないデヌーデ
ッド・ゾーンが形成できなくなるため、酸素濃度を最適
化することが重要である。しかし、最適な酸素濃度の範
囲は狭く、また、一つのインゴット内でも酸素濃度は不
均一となることから、最適な酸素濃度を有しゲッタリン
グ効果の高い薄膜エピタキシャルウエハを得ることは難
しい。
【００１０】本発明の目的は、ゲッタリング効果の高い
薄膜エピタキシャルウエハを得ることによって、半導体
集積回路装置の歩留まりおよび信頼性を向上することが
できる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、本発明の半導体ウエハ
は、所定導電型の不純物を含有する半導体基板本体の表
面に、前記半導体基板本体の不純物と同一導電型で、か
つ、前記半導体基板本体の不純物の濃度と同じ濃度の不
純物を含有するエピタキシャル層を設け、前記半導体基
板本体の裏面に、汚染不純物を捕縛するゲッタリング層
を設けるものである。
【００１３】上記した手段によれば、薄膜エピタキシャ
ルウエハの裏面に設けられたゲッタリング層によって、
半導体素子の製造プロセスで発生するプロセス起因の汚
染不純物を捕縛することができるので、薄膜エピタキシ
ャルウエハの表面に設けられた半導体素子が形成される
エピタキシャル層に、上記汚染不純物の影響を及ぼさな
いようにすることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１５】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１６】（実施の形態１）図１に、本発明の一実施
の形態である薄膜エピタキシャルウエハＥＰ1 の断面図
を示す。
【００１７】ｐ型のシリコン単結晶によって構成される
半導体基板本体１の表面には、ｐ型のシリコン単結晶か
らなる厚さ約１μｍのエピタキシャル層２が形成され、
半導体基板本体１の裏面には、ゲッタリング効果を有す
る高濃度のボロン領域が形成されてゲッタリング層３を
構成している。上記半導体基板本体１および上記エピタ
キシャル層２の抵抗率は共に約１０Ω・ｃｍであり、上
記ゲッタリング層３の不純物濃度は約１０19ｃｍ-3であ
る。
【００１８】さらに、エピタキシャル層２を形成する際
に生じるゲッタリング層３からのボロンのオートドーピ
ングを防ぐために、ゲッタリング層３の上には、シリコ
ン膜４が被着されている。
【００１９】次に、本実施の形態１の薄膜エピタキシャ
ルウエハＥＰ1 の製造方法を図２を用いて説明する。
【００２０】まず、ｐ型の半導体基板本体１（図２
（ａ))の裏面に、高濃度のボロン領域によって構成され
るゲッタリング層３を形成する（図２（ｂ))。次に、シ
リコン５ａをコーティングしたサセプタ５ｂ上に上記半
導体基板本体１を置き、塩化水素（ＨＣｌ）ガスを流し
ながらサセプタ５ｂからシリコンを半導体基板本体１の
裏面に転写させて、ゲッタリング層３上をシリコン膜４
によって被覆する（図２（ｃ))。その後、半導体基板本
体１の表面に、例えばモノシラン（ＳｉＨ4)ガスと水素
（Ｈ2)ガスとを用い、例えば９８０℃程度のエピタキシ
ャル成長法等によって、ｐ型のエピタキシャル層２を形
成することにより、薄膜エピタキシャルウエハＥＰ1 を
製造する（図２（ｄ))。
【００２１】次に、上記薄膜エピタキシャルウエハＥＰ
1 を用いたｎチャネル型ＭＩＳＦＥＴを示す半導体基板
の要部断面図を図３に示す。
【００２２】半導体基板本体１の表面には、厚さ約１μ
ｍのエピタキシャル層２が形成され、このエピタキシャ
ル層２の主面上には、酸化シリコン膜からなるフィール
ド絶縁膜６が形成されている。なお、図示はしないが、
フィールド絶縁膜６の下層にはチャネルストッパ領域が
形成されている。
【００２３】フィールド絶縁膜６に囲まれた素子形成領
域には、ｎチャネル型ＭＩＳＦＥＴが形成されている。
ｎチャネル型ＭＩＳＦＥＴは、一対のｎ- 型半導体領域
７および一対のｎ+ 型半導体領域８によってソース領
域、ドレイン領域が構成されている。
【００２４】また、上記一対のｎ- 型半導体領域７の間
のエピタキシャル層２の表面には、しきい値電圧制御層
９が形成されている。このしきい値電圧制御層９の上に
は、酸化シリコン膜でゲート絶縁膜１０が構成され、そ
の上にはｎ型の多結晶シリコン膜でゲート電極１１が構
成されている。
【００２５】ｎチャネル型ＭＩＳＦＥＴの上には、例え
ば酸化シリコン膜からなる絶縁膜１２が堆積されてお
り、この絶縁膜１２の所定の位置には接続孔１３が設け
られ、配線層１４が接続孔１３を通じてｎ+ 型半導体領
域８と電気的に接続されている。配線層１４の上には、
例えば窒化シリコン膜と酸化シリコン膜との積層膜から
なる絶縁膜１５が堆積されている。
【００２６】半導体基板本体１の裏面には、ゲッタリン
グ層３が形成され、さらに、ゲッタリング層３の上に
は、シリコン膜４が被着されている。
【００２７】次に、図３に示した薄膜エピタキシャルウ
エハＥＰ1 を用いたｎチャネル型ＭＩＳＦＥＴの製造方
法を説明する。
【００２８】まず、エピタキシャル層２の主面上に、Ｌ
ＯＣＯＳ法等によって酸化シリコン膜からなるフィール
ド絶縁膜６を形成する。次いで、フィールド絶縁膜６に
囲まれた素子形成領域に熱酸化法等によって、酸化シリ
コン膜からなるゲート絶縁膜１０を形成する。
【００２９】次に、エピタキシャル層２のチャネル領域
へｐ型不純物、例えばボロンを導入してしきい値電圧制
御層９を形成した後、エピタキシャル層２上にＣＶＤ
（Chemical Vapor Deposition)法でリンを添加した多結
晶シリコン膜を堆積し、次いで、上記多結晶シリコン膜
をエッチングして、多結晶シリコン膜によって構成され
るゲート電極１１を形成する。
【００３０】次に、ゲート電極１１をマスクにして、エ
ピタキシャル層２にｎ型不純物、例えば砒素を導入し、
ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域
の一部を構成する低濃度のｎ- 型半導体領域７を形成す
る。
【００３１】次に、エピタキシャル層２上にＣＶＤ法で
堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etchi
ng）法でエッチングして、ゲート電極１１の側壁にサイ
ドウォールスペーサ１６を形成する。次いで、ゲート電
極１１およびサイドウォールスペーサ１６をマスクにし
て、エピタキシャル層２にｎ型不純物、例えばリンを導
入し、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の他の一部を構成する高濃度のｎ+ 型半導体領域
８を形成する。
【００３２】その後、エピタキシャル層２上に絶縁膜１
２を堆積し、この絶縁膜１２をエッチングして接続孔１
３を開孔した後、絶縁膜１２上に堆積した金属膜をエッ
チングして配線層１４を形成し、次いで、配線層１４上
を絶縁膜１５で被覆することにより、前記図３に示した
本実施の形態１のｎチャネル型ＭＩＳＦＥＴが完成す
る。
【００３３】このように、本実施の形態１によれば、半
導体基板本体１の裏面に設けられたゲッタリング層（高
濃度のボロン領域）３によって半導体素子の製造プロセ
スで発生するプロセス起因の汚染不純物を捕縛すること
ができる。また、このゲッタリング層３の上にシリコン
膜４を被着することにより、エピタキシャル層２を形成
する際にゲッタリング層３中のボロンが半導体基板本体
１の裏面から抜け出して、エピタキシャル層２にドープ
されてしまう、いわゆるボロンのオートドーピングを防
ぐことができる。
【００３４】（実施の形態２）本発明の他の実施の形態
である薄膜エピタキシャルウエハＥＰ2 およびその製造
方法を図４を用いて説明する。
【００３５】図４（ｃ）に示すように、前記実施の形態
１に記載した薄膜エピタキシャルウエハＥＰ2 と同様
に、ｐ型の半導体基板本体１の表面には、ｐ型のエピタ
キシャル層２が形成され、半導体基板本体１の裏面に
は、高濃度のボロン領域が形成されてゲッタリング層３
を構成している。しかし、エピタキシャル層２を形成す
る際に生じるゲッタリング層３からのボロンのオートド
ーピングを防ぐために、ゲッタリング層３の上には、酸
化膜１７が被着されている。
【００３６】上記薄膜エピタキシャルウエハＥＰ2 は、
まず、ｐ型の半導体基板本体１（図４（ａ))の裏面に、
高濃度のボロン領域によって構成されるゲッタリング層
３を形成した後、ゲッタリング層３上を酸化膜１７によ
って被覆し（図４（ｂ))、次いで、半導体基板本体１の
表面にｐ型のエピタキシャル層２を形成することによっ
て、製造される（図４（ｃ))。
【００３７】このように、本実施の形態２によれば、半
導体基板本体１の裏面に設けられたゲッタリング層（高
濃度のボロン領域）３によって半導体素子の製造プロセ
スで発生するプロセス起因の汚染不純物を捕縛すること
ができる。また、このゲッタリング層３の上に酸化膜１
７を被着することにより、エピタキシャル層２を形成す
る際に生じるボロンのオートドーピングを防ぐことがで
きる。
【００３８】（実施の形態３）本発明の他の実施の形態
である薄膜エピタキシャルウエハＥＰ3 およびその製造
方法を図５を用いて説明する。
【００３９】図５（ｃ）に示すように、ｐ型の半導体基
板本体１の表面には、ｐ型のエピタキシャル層２が形成
され、半導体基板本体１の裏面には、高濃度の酸素領域
が形成されてゲッタリング層１８を構成している。上記
ゲッタリング層１８の酸素濃度は約１０18ｃｍ-3以上で
ある。
【００４０】上記薄膜エピタキシャルウエハＥＰ3 は、
まず、ｐ型の半導体基板本体１（図５（ａ))にイオン打
ち込み法により酸素イオンを導入し、半導体基板本体１
の裏面にゲッタリング層１８を形成した後（図５
（ｂ))、半導体基板本体１の表面にｐ型のエピタキシャ
ル層２を形成することによって、製造される（図５
（ｃ))。
【００４１】このように、本実施の形態３によれば、半
導体基板本体１の裏面に設けられたゲッタリング層（高
濃度の酸素領域）１８によって半導体素子の製造プロセ
スで発生するプロセス起因の汚染不純物を捕縛すること
ができる。
【００４２】（実施の形態４）本発明の他の実施の形態
である薄膜エピタキシャルウエハＥＰ4 およびその製造
方法を図６を用いて説明する。
【００４３】図６（ｃ）に示すように、ｐ型の半導体基
板本体１の表面には、エピタキシャル層２が形成され、
半導体基板本体１の裏面には、半導体基板本体１の裏面
に堆積されたＢＳＧ（Boron Silicate Glass）膜１９か
らのボロンの拡散によって高濃度のボロン領域が形成さ
れて、ゲッタリング層２０を構成している。さらに、エ
ピタキシャル層２を形成する際に生じるボロンのオート
ドーピングを防ぐために、ＢＳＧ膜１９の上には、ノン
ドープガラス膜２１が被着されている。
【００４４】上記薄膜エピタキシャルウエハＥＰ4 は、
まず、ｐ型の半導体基板本体１（図６（ａ))の裏面にＢ
ＳＧ膜１９を堆積し、続いて、ＣＶＤ法によってＢＳＧ
膜１９上にノンドープガラス膜２１を堆積した後、半導
体基板本体１に熱処理を施すことによってＢＳＧ膜１９
中のボロンを半導体基板本体１に拡散させて、高濃度の
ボロン領域によって構成されるゲッタリング層２０を形
成し（図６（ｂ))、次いで、半導体基板本体１の表面に
ｐ型のエピタキシャル層２を形成することによって、製
造される（図６（ｃ))。
【００４５】このように、本実施の形態４によれば、半
導体基板本体１の裏面に設けられたゲッタリング層（高
濃度のボロン領域）２０によって半導体素子の製造プロ
セスで発生するプロセス起因の汚染不純物を捕縛するこ
とができる。また、ＢＳＧ膜１９の上にノンドープガラ
ス膜２１を被着することにより、エピタキシャル層２を
形成する際に生じるボロンのオートドーピングを防ぐこ
とができる。
【００４６】（実施の形態５）本発明の他の実施の形態
である薄膜エピタキシャルウエハＥＰ5 およびその製造
方法を図７を用いて説明する。
【００４７】図７（ｃ）に示すように、ｐ型のシリコン
単結晶によって構成される高濃度の半導体基板本体２２
の表面には、厚さ約１μｍのノンドープエピタキシャル
層２３が形成され、さらに、このノンドープエピタキシ
ャル層２３の上には、厚さ約５μｍのｐ型のシリコン単
結晶からなるエピタキシャル層２４が形成されている。
上記高濃度の半導体基板本体２２は、ゲッタリング機能
を有しており、その不純物は、例えばボロンであり、そ
の不純物濃度は、例えば約１０19ｃｍ-3である。また、
上記エピタキシャル層２４の抵抗率は、例えば約１０Ω
・ｃｍである。
【００４８】高濃度の半導体基板本体２２の裏面には、
多結晶シリコン膜２５を構成しており、さらに、エピタ
キシャル層２４を形成する際に生じるオートドーピング
を防ぐために、多結晶シリコン膜２５の上には、酸化膜
１７が被着されている。
【００４９】上記薄膜エピタキシャルウエハＥＰ5 は、
まず、ｐ型の高濃度の半導体基板本体２２の裏面に、多
結晶シリコン膜２５をＣＶＤ法によって堆積し、続い
て、多結晶シリコン膜２５上を酸化膜１７によって被覆
した後（図７（ａ))、高濃度の半導体基板本体２２の表
面にノンドープエピタキシャル層２３を形成し（図７
（ｂ))、次いで、ノンドープエピタキシャル層２３上に
所望の抵抗率を有するｐ型のエピタキシャル層２４を形
成することによって、製造される（図７（ｃ))。
【００５０】このように、本実施の形態５によれば、高
濃度の半導体基板本体２２、その裏面に設けられた多結
晶シリコン膜２５および半導体基板本体１を多結晶シリ
コン膜２５との接触界面部分によって半導体素子の製造
プロセスで発生するプロセス起因の汚染不純物を捕縛す
ることができる。また、高濃度の半導体基板本体２２の
表面にノンドープエピタキシャル層２３を設け、高濃度
の半導体基板本体２２の裏面に設けられたゲッタリング
層２５の上に酸化膜１７を被着することにより、エピタ
キシャル層２４を形成する際に生じるオートドーピング
を防ぐことができる。
【００５１】（実施の形態６）本発明の他の実施の形態
である薄膜エピタキシャルウエハＥＰ6 およびその製造
方法を図８を用いて説明する。
【００５２】図８（ｃ）に示すように、ｐ型のシリコン
単結晶によって構成される高濃度の半導体基板本体２２
の表面には、前記実施の形態５に記載した薄膜エピタキ
シャルウエハＥＰ5 と同様に、厚さ約１μｍのノンドー
プエピタキシャル層２３が形成され、さらに、このノン
ドープエピタキシャル層２３の上には、厚さ約５μｍの
ｐ型のシリコン単結晶からなるエピタキシャル層２４が
形成されている。
【００５３】この場合、高濃度の半導体基板本体２２が
ゲッタリング機能を有している。
【００５４】そして、エピタキシャル層２４を形成する
際に生じるオートドーピングを防ぐために、高濃度の半
導体基板本体２２の裏面には、シリコン膜４が被着され
ている。
【００５５】上記薄膜エピタキシャルウエハＥＰ6 は、
まず、シリコン５ａをコーティングしたサセプタ５ｂ上
にｐ型の高濃度の半導体基板本体２２（図８（ａ))を置
き、ＨＣｌガスを流しながらサセプタ５ｂからシリコン
を高濃度の半導体基板本体２２の裏面に転写させて、高
濃度の半導体基板本体２２の裏面をシリコン膜４によっ
て被覆した後（図８（ｂ))、高濃度の半導体基板本体２
２の表面にノンドープエピタキシャル層２３を形成し、
次いで、ノンドープエピタキシャル層２３上に所望の抵
抗率を有するｐ型のエピタキシャル層２４を形成するこ
とによって、製造される（図８（ｃ))。
【００５６】このように、本実施の形態６によれば、高
濃度の半導体基板２２の表面にノンドープエピタキシャ
ル層２３を設け、高濃度の半導体基板２２の裏面にシリ
コン膜４を設けることにより、エピタキシャル層２４を
形成する際に生じるオートドーピングを防ぐことができ
る。
【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５８】例えば、前記実施の形態では、ｐ型のシリ
コン単結晶によって構成される半導体基板本体について
説明したが、ｎ型のシリコン単結晶によって構成される
半導体基板本体についても適用可能である。
【００５９】また、前記実施の形態１または２では、ｐ
型のシリコン単結晶によって構成される半導体基板本体
について説明したが、ｎ型のシリコン単結晶によって構
成される半導体基板本体についても同様であり、ｎ型の
半導体基板本体の場合のゲッタリング層は、砒素、アン
チモンまたはリンからなる高濃度の半導体領域によって
構成される。
【００６０】また、前記実施の形態２、３または４で
は、半導体基板本体の裏面にゲッタリング層を形成した
後、半導体基板本体の表面にエピタキシャル層を形成し
たが、半導体基板本体の表面にエピタキシャル層を形成
した後に、半導体基板本体の裏面にゲッタリング層を形
成してもよく、同様な効果が得られる。
【００６１】また、前記実施の形態５または６では、半
導体素子を形成するエピタキシャル層を抵抗率が約１０
Ω・ｃｍのエピタキシャル層としたが、ノンドープエピ
タキシャル層としてもよい。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６３】本発明によれば、薄膜エピタキシャルウエ
ハにおいて、高いゲッタリング効果が得られ、半導体素
子が形成されるエピタキシャル層に汚染不純物の影響を
及ぼさないようにすることができるので、半導体集積回
路装置の歩留まりおよび信頼性を向上することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態である薄膜エピタキシャ
ルウエハの断面図である。
【図２】本発明の一実施の形態である薄膜エピタキシャ
ルウエハの製造方法を示す薄膜エピタキシャルウエハの
断面図である。
【図３】本発明の一実施の形態である薄膜エピタキシャ
ルウエハを用いたｎチャネル型ＭＩＳＦＥＴを示す半導
体基板の要部断面図である。
【図４】本発明の他の実施の形態である薄膜エピタキシ
ャルウエハおよびその製造方法を示す薄膜エピタキシャ
ルウエハの断面図である。
【図５】本発明の他の実施の形態である薄膜エピタキシ
ャルウエハおよびその製造方法を示す薄膜エピタキシャ
ルウエハの断面図である。
【図６】本発明の他の実施の形態である薄膜エピタキシ
ャルウエハおよびその製造方法を示す薄膜エピタキシャ
ルウエハの断面図である。
【図７】本発明の他の実施の形態である薄膜エピタキシ
ャルウエハおよびその製造方法を示す薄膜エピタキシャ
ルウエハの断面図である。
【図８】本発明の他の実施の形態である薄膜エピタキシ
ャルウエハおよびその製造方法を示す薄膜エピタキシャ
ルウエハの断面図である。
【符号の説明】
１ 半導体基板本体 ２ エピタキシャル層 ３ ゲッタリング層（高濃度のボロン領域） ４ シリコン膜 ５ａ シリコン ５ｂ サセプタ ６ フィールド絶縁膜 ７ ｎ- 型半導体領域 ８ ｎ+ 型半導体領域 ９ しきい値電圧制御層 １０ ゲート絶縁膜 １１ ゲート電極 １２ 絶縁膜 １３ 接続孔 １４ 配線層 １５ 絶縁膜 １６ サイドウォールスペーサ １７ 酸化膜 １８ ゲッタリング層（高濃度の酸素領域） １９ ＢＳＧ膜 ２０ ゲッタリング層（高濃度のボロン領域） ２１ ノンドープガラス膜 ２２ 高濃度の半導体基板本体 ２３ ノンドープエピタキシャル層 ２４ エピタキシャル層 ２５ 多結晶シリコン膜 ＥＰ1 薄膜エピタキシャルウエハ ＥＰ2 薄膜エピタキシャルウエハ ＥＰ3 薄膜エピタキシャルウエハ ＥＰ4 薄膜エピタキシャルウエハ ＥＰ5 薄膜エピタキシャルウエハ ＥＰ6 薄膜エピタキシャルウエハ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 所定導電型の不純物を含有する半導体基
    板本体の表面に、前記半導体基板本体の不純物と同一導
    電型で、かつ、前記半導体基板本体の不純物の濃度と同
    じ濃度の不純物を含有するエピタキシャル層を設け、前
    記半導体基板本体の裏面に、汚染不純物を捕縛するゲッ
    タリング層を設けたことを特徴とする半導体ウエハ。
  2. 【請求項２】 所定導電型の高濃度の不純物を含有する
    半導体基板本体の表面に、不純物を含有しないノンドー
    プエピタキシャル層を設け、前記ノンドープエピタキシ
    ャル層の上に、前記半導体基板本体の不純物と同一導電
    型で、かつ、前記半導体基板本体の不純物の濃度よりも
    低濃度の不純物を含有するエピタキシャル層、または不
    純物を含有しないノンドープエピタキシャル層を設けた
    ことを特徴とする半導体ウエハ。
  3. 【請求項３】 請求項１記載の半導体ウエハにおいて、
    前記ゲッタリング層の上に、シリコン膜、酸化膜または
    ノンドープガラス膜を被着したことを特徴とする半導体
    ウエハ。
  4. 【請求項４】 請求項１記載の半導体ウエハにおいて、
    前記ゲッタリング層は、前記半導体基板本体の不純物と
    同一導電型で、かつ、前記半導体基板本体の不純物の濃
    度よりも高濃度の不純物を含有する半導体領域、または
    酸素イオンが導入された領域であることを特徴とする半
    導体ウエハ。
  5. 【請求項５】 請求項２記載の半導体ウエハにおいて、
    前記半導体基板本体の裏面に、酸化膜を被着した多結晶
    シリコン膜、またはシリコン膜を設けたことを特徴とす
    る半導体ウエハ。
  6. 【請求項６】 所定導電型の不純物を含有する半導体基
    板本体の表面に、前記半導体基板本体の不純物と同一導
    電型で、かつ、前記半導体基板本体の不純物の濃度と同
    じ濃度の不純物を含有するエピタキシャル層を形成する
    工程と、前記半導体基板本体の裏面に、汚染不純物を捕
    縛するゲッタリング層を形成する工程とを有することを
    特徴とする半導体ウエハの製造方法。
  7. 【請求項７】 所定導電型の高濃度の不純物を含有する
    半導体基板本体の表面に、不純物を含有しないノンドー
    プエピタキシャル層を形成する工程と、前記ノンドープ
    エピタキシャル層の上に、前記半導体基板本体の不純物
    と同一導電型で、かつ、前記半導体基板本体の不純物の
    濃度よりも低濃度の不純物を含有するエピタキシャル
    層、または不純物を含有しないノンドープエピタキシャ
    ル層を形成する工程とを有することを特徴とする半導体
    ウエハの製造方法。
  8. 【請求項８】 所定導電型の不純物を含有する半導体基
    板本体の表面に、前記半導体基板本体の不純物と同一導
    電型で、かつ、前記半導体基板本体の不純物の濃度と同
    じ濃度の不純物を含有するエピタキシャル層を設け、前
    記半導体基板本体の裏面に、汚染不純物を捕縛するゲッ
    タリング層を設けたことを特徴とする半導体集積回路装
    置。
  9. 【請求項９】 所定導電型の高濃度の不純物を含有する
    半導体基板本体の表面に、不純物を含有しないノンドー
    プエピタキシャル層を設け、前記ノンドープエピタキシ
    ャル層の上に、前記半導体基板本体の不純物と同一導電
    型で、かつ、前記半導体基板本体の不純物の濃度よりも
    低濃度の不純物を含有するエピタキシャル層、または不
    純物を含有しないノンドープエピタキシャル層を設けた
    ことを特徴とする半導体集積回路装置。
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Cited By (5)

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JP2007281119A (ja) * 2006-04-05 2007-10-25 Sumco Corp 熱処理評価用ウェーハ、熱処理評価方法、および半導体ウェーハの製造方法
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