JPH04359423A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04359423A
JPH04359423A JP13453191A JP13453191A JPH04359423A JP H04359423 A JPH04359423 A JP H04359423A JP 13453191 A JP13453191 A JP 13453191A JP 13453191 A JP13453191 A JP 13453191A JP H04359423 A JPH04359423 A JP H04359423A
Authority
JP
Japan
Prior art keywords
contact hole
semiconductor substrate
semiconductor device
tungsten
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13453191A
Other languages
English (en)
Inventor
Makoto Sekine
誠 関根
Yumi Sumihara
角原 由美
Koji Yamazaki
孝二 山崎
Yukinobu Murao
幸信 村尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP13453191A priority Critical patent/JPH04359423A/ja
Publication of JPH04359423A publication Critical patent/JPH04359423A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高融点金属の選択成長法を用いた電極形成方
法に関する。
【0002】
【従来の技術】図5は従来法による電極形成法の一実施
例を示す縦断面図である。選択酸化法により形成された
LOCOS酸化膜2に囲まれたSi基板1上にイオン注
入等の方法により形成した導電体領域3を形成し層間絶
縁膜4を形成した後に、リソグラフィー技術によりコン
タクトホールを開口する。次いでアルミニウム6をスパ
ッタリングにより全面に堆積した後、リソグラフィーに
より、アルミニウム6を配線層としてパターニングし、
層間絶縁膜4の下の導電体領域3との電気的な接続を行
なうという方法である。
【0003】しかしながら、素子の微細化・集積化に伴
ない、コンタクトホールの径は減少してゆくため、スパ
ッタリングによる堆積方法では、コンタクト孔の側壁に
はほとんどアルミニウムが堆積されなくなり、コンタク
トの信頼性を著しく劣化させることになる。
【0004】上記の問題に対して、タクグステンの選択
気相成長法を用いた電極形成方法が提案されている。図
6には、この方法を用いた一実施例を示す。Si基板1
上にイオン注入等の方法により形成された導電体領域3
に達する様に層間絶縁膜4に形成されたコンタクトホー
ル内に六フッ化タングステンのシラン還元法によりタン
グステン5を選択的に堆積させた後に、スパッタ等の方
法により配線層となるアルミニウム6を全面に堆積した
後、リソグラフィーにより金属膜のパターンニングを行
なう。
【0005】
【発明が解決しようとする課題】しかしながら従来の方
法による電極形成方法では導電体領域を形成する半導体
表面の表面状態の違いにより、原料ガスである六フッ化
タングステンと半導体基板表面との間の反応が、不安定
となるために、半導体基板とタングステンとの間の密着
性が劣化し、コンタクト抵抗の安定性が劣化するという
問題を有している。従来この表面状態の違いについては
、半導体基板表面に残存する自然酸化膜によるものであ
ると従来考えられていたが、コンタクトホール開口時に
基板表面に与えられるダメージによるところが大きいこ
とが、本発明者の詳細な実験により明らかとなった。
【0006】図7にはコンタクホール開口時のオーバー
エッチング量を変化させた時のP+ 拡散層とタングス
テンとのコンタクト抵抗の変化を示したものである。こ
の図からも明らかなように、コンタクトエッチング量の
増加により0.8μm□以下のコンタクト抵抗が顕著に
劣化することがわかる。この原因を詳細に調べた結果、
コンタクト開口時のSi基板へのプラズマダメージと酸
素原子の打ち込みによりSi基板の表面が、酸素を含ん
だ非晶質層となり、その結果Si基板の価電子状態が変
化し、以下の反応式で示すように六フッ化タングステン
のSi還元反応が抑制されることによるものであること
が明らかとなった。さらにこの現象は、シリサイド化反
応などSi基板との表面・界面反応に共通な現象である
ことがわかった。
【0007】
【0008】
【課題を解決するための手段】上記に述べた電気特性の
不安定を解決する手段として本発明による半導体装置の
製造方法ではコンタクト孔開口後にコンタクト孔底部の
半導体基板を少なくとも20オングストローム以上除去
する工程を有している。
【0009】
【実施例】次に本発明について図面を参照して説明する
【0010】図1は本発明による半導体装置の製造方法
の一実施例について工程順に示した縦断面図である。S
i基板1上にリソグラフィー技術と選択酸化法により(
a)に示すごとくLOCOS酸化膜2を形成した後、B
F2 を70KeV,ドーズ量5×1015cm−2で
イオン注入し、900℃で活性化処理を行ない(b)に
示すごとく導電体領域3を形成し、その上に層間絶縁膜
4を1.5μm形成しリソグラフィーによりコンタクト
孔を開口する。次いで(c)に示すごとくこの基板をC
F4 とO2 の混合ガスによるプラズマにより導電体
領域3を形成しているSi表面を50オングストローム
エッチングする。次いで(d)に示すごとく基板温度2
50℃で六フッ化タングステンのシラン還元法によりタ
ングステン5をコンタクト孔内にのみ選択的に成長させ
る。この基板上に(e)に示すごとくアルミニウム6を
スパッタにより全面に堆積させてリソグラフィーにより
アルミニウム6を配線層としてパターニングする。本実
施例ではSiエッチ後にタングステンを形成したが、接
合深さの浅い半導体装置ではSiエッチング後に、再度
BF2 注入を行なうことにより、より安定した電気特
性を得ることができる。図2は本実施例によるコンタク
ト抵抗安定化の効果を示す。Siエッチングによるダメ
ージ層の除去により、コンタクト抵抗は顕著に向上する
。図3にはSiエッチ量によるコンタクト歩留りの依存
性を示す。 20オングストローム以上のSiエッチにより、コンタ
クトの歩留りは著しく向上する。
【0011】次に本発明による第2の実施例について図
面を参照しながら説明する。図4は本発明による第2の
実施例を工程順に示した縦断面図である。Si基板1上
に選択酸化法によりLOCOS酸化膜2を形成した後、
BF2 イオンを70KeV,5×1015cm−2の
ドーズ量で注入し、導電体領域3を形成する。この上に
(b)に示すごとく層間絶縁膜4を1.5μm形成した
後、リソグラフィー技術によりコンタクト孔を開口した
後、NF3 とO2 の混合ガスのプラズマにより導電
体領域3を形成しているSi表面を20オングストロー
ムエッチングする。この基板に(c)に示すごとく、ス
パッタ,CVD等の方法によりチタンと窒化チタンを全
面に堆積させる。これを600℃以上の温度で急速加熱
することにより、チタン7と導電体領域3の界面のみに
チタンのケイ化物を選択的に形成する。次いで、基板温
度を400℃とし六フッ化タングステンの水素還元法に
よりタングステン5を全面に堆積することにより、(d
)に示すごとくコンタクト孔内にタングステン5を埋め
込む。次いで(e)に示すごとくタングステン5をエッ
チバックによりコンタクト孔内にのみ残す。この上にア
ルミニウム6を(f)に示すごとくスパッタ等の方法に
より全面に堆積し(g)に示すごとくリソグラフィーに
より配線層としてパターニングする。本実施例では、チ
タン7と窒化チタン8を堆積させた後に急速加熱を行な
ったが、チタンを堆積後に急速加熱を行なってもよい。 また本発明の実施例では、ドライエッチングによるSi
エッチを行なっているが、酸やアルカリ溶液を用いたウ
ェットによる化学エッチングでも同様の効果が得られる
。また、窒化チタンの代わりに、チタンタングステンや
タングステンを用いても同等の効果が得られる。さらに
本発明ではタングステンをエッチングしているが、その
ままパターニングしてもよい。
【0012】
【発明の効果】以上説明したように本発明では、コンタ
クト孔開口後に半導体基板表面を少なくとも20オング
ストローム以上エッチングすることにより、表面・界面
反応を抑制している基板表面のエッチングダメージ層を
除去することにより、安定な電気特性が得られるという
効果を有する。
【図面の簡単な説明】
【図1】本発明による第1の実施例を工程順に示した縦
断面図である。
【図2】図1によるコンタクト抵抗の安定化の効果を示
したデータ図である。
【図3】図1によるコンタクト歩留りの安定化を示すグ
ラフである。
【図4】本発明による第2の実施例について工程順に示
した縦断面図である。
【図5】従来例を示した縦断面図である。
【図6】他の従来例を示した縦断面図である。
【図7】従来技術の問題点を示すデータ図である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板上に形成した導電体層から
    、半導体基板上に形成された絶縁膜に形成されたコンタ
    クトホール内に選択的に形成した金属を介して絶縁膜上
    に形成された配線層との間に電気的な接続を行なう構造
    を有する半導体装置の製造方法において、絶縁膜にコン
    タクトホールを開口した後にコンタクトホール底部に露
    出した導電体層を形成している半導体基板表面を少なく
    とも20オングストローム以上除去する工程を有するこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項2】  上記選択的に形成される金属がタング
    ステン,モリブデン,チタン,白金,コバルト,および
    それらのケイ化物であることを特徴とする請求項1記載
    の半導体装置の製造方法。
  3. 【請求項3】  上記半導体基板を除去する方法がハロ
    ゲンガスと酸素を用いたプラズマを用いることを特徴と
    する請求項1記載の半導体装置の製造方法。
JP13453191A 1991-06-06 1991-06-06 半導体装置の製造方法 Pending JPH04359423A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13453191A JPH04359423A (ja) 1991-06-06 1991-06-06 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13453191A JPH04359423A (ja) 1991-06-06 1991-06-06 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH04359423A true JPH04359423A (ja) 1992-12-11

Family

ID=15130501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13453191A Pending JPH04359423A (ja) 1991-06-06 1991-06-06 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH04359423A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161662A (ja) * 1993-12-08 1995-06-23 Fujitsu Ltd 半導体装置の製造方法
JP2000315662A (ja) * 1999-04-28 2000-11-14 Nec Corp 半導体装置の製造方法
KR100359156B1 (ko) * 1995-12-29 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161662A (ja) * 1993-12-08 1995-06-23 Fujitsu Ltd 半導体装置の製造方法
KR100359156B1 (ko) * 1995-12-29 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
JP2000315662A (ja) * 1999-04-28 2000-11-14 Nec Corp 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US6020254A (en) Method of fabricating semiconductor devices with contact holes
KR100652853B1 (ko) 반도체 장치
JP2861869B2 (ja) 半導体装置の製造方法
JPH01133368A (ja) ポリシリコン・ゲートfetの形成方法
US8058695B2 (en) Semiconductor device
KR20030044800A (ko) 저저항 게이트 전극을 구비하는 반도체 장치
JPS5852342B2 (ja) 基体上に珪化金属の層を設ける方法
US6228761B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
KR100755121B1 (ko) 전극구조체의 형성방법 및 반도체장치의 제조방법
KR0158441B1 (ko) 반도체 소자 제조 방법
US6635938B1 (en) Semiconductor device and manufacturing method thereof
US20230061391A1 (en) Method for producing a superconducting vanadium silicide on a silicon layer
TW200908156A (en) Method of manufacturing semiconductor device
JPH04359423A (ja) 半導体装置の製造方法
KR20020056261A (ko) 반도체 소자의 게이트 및 그 제조방법
JP3214445B2 (ja) 半導体装置の製造方法
US7135407B2 (en) Method of manufacturing a semiconductor device
JPH08255770A (ja) 半導体装置の製造方法
JPH07263674A (ja) 電界効果型半導体装置とその製造方法
US5021358A (en) Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
US20090261478A1 (en) Semiconductor device and method for manufacturing the same
US6893980B1 (en) Semiconductor device and manufacturing method therefor
JP2871943B2 (ja) 半導体装置の製造方法
JP4357146B2 (ja) 酸化物誘電体膜の成膜方法及び半導体装置の製造方法
JPH07226507A (ja) 半導体装置及びその製造方法