JPH04358127A - 薄膜トランジスタ型液晶表示装置 - Google Patents
薄膜トランジスタ型液晶表示装置Info
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- JPH04358127A JPH04358127A JP3116423A JP11642391A JPH04358127A JP H04358127 A JPH04358127 A JP H04358127A JP 3116423 A JP3116423 A JP 3116423A JP 11642391 A JP11642391 A JP 11642391A JP H04358127 A JPH04358127 A JP H04358127A
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- film transistor
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- 239000010409 thin film Substances 0.000 title claims abstract description 15
- 239000010408 film Substances 0.000 claims abstract description 38
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- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ型液
晶表示装置、特にその薄膜トランジスタ基板における電
極構造とパターンに関するものである。
晶表示装置、特にその薄膜トランジスタ基板における電
極構造とパターンに関するものである。
【０００２】
【従来の技術】従来、この分野の技術としては例えば「
ＥＩＤ９０−６，ＥＤ９０−３５，ＩＥ９０−１５，１
０．４型カラーＴＦＴ−ＬＣＤの開発」に記載されたも
のが知られている。図５は前記文献等に記載されている
薄膜トランジスタ（以下、「ＴＦＴ」という）の構造を
示す一部断面図である。
ＥＩＤ９０−６，ＥＤ９０−３５，ＩＥ９０−１５，１
０．４型カラーＴＦＴ−ＬＣＤの開発」に記載されたも
のが知られている。図５は前記文献等に記載されている
薄膜トランジスタ（以下、「ＴＦＴ」という）の構造を
示す一部断面図である。
【０００３】従来、薄膜トランジスタ型液晶表示装置（
以下「ＴＦＴ−ＬＣＤ」という）におけるＴＦＴ構造は
、図５に示されるような逆スタガ型構造が主流であった
。すなわち、ゲート電極３２は最も下に形成されており
、ゲート絶縁膜３４、半導体層３５、オーミック接合層
３６と続いて形成された後、ドレイン−ソース電極３７
，３８が形成されるという構造である。また、画素電極
３３は、この図のようにドレイン−ソース電極３７，３
８より後に形成されるものと、先に形成されるものとが
あり、どちらかが採用されている。そして、最後にパッ
シベーション膜３９が設けられている。
以下「ＴＦＴ−ＬＣＤ」という）におけるＴＦＴ構造は
、図５に示されるような逆スタガ型構造が主流であった
。すなわち、ゲート電極３２は最も下に形成されており
、ゲート絶縁膜３４、半導体層３５、オーミック接合層
３６と続いて形成された後、ドレイン−ソース電極３７
，３８が形成されるという構造である。また、画素電極
３３は、この図のようにドレイン−ソース電極３７，３
８より後に形成されるものと、先に形成されるものとが
あり、どちらかが採用されている。そして、最後にパッ
シベーション膜３９が設けられている。
【０００４】
【発明が解決しようとする課題】しかしながら、こうい
った従来の構造のＴＦＴ−ＬＣＤにはいくつかの問題点
がある。まず第１に、ＴＦＴ−ＬＣＤを作成する上で、
配向膜をＴＦＴ基板に塗布し、ラビングする工程がある
が、その時に静電気が発生し易いため、ゲート絶縁膜の
静電破壊によるゲート−ドレイン電極間ショート、又は
、ゲート−ソース電極間ショートが起きてしまうという
問題点があった。
った従来の構造のＴＦＴ−ＬＣＤにはいくつかの問題点
がある。まず第１に、ＴＦＴ−ＬＣＤを作成する上で、
配向膜をＴＦＴ基板に塗布し、ラビングする工程がある
が、その時に静電気が発生し易いため、ゲート絶縁膜の
静電破壊によるゲート−ドレイン電極間ショート、又は
、ゲート−ソース電極間ショートが起きてしまうという
問題点があった。
【０００５】第２に、ドレイン電極がその上にある液晶
層と容量結合しているため、ドレイン信号が液晶層に入
り込み、ドレイン電極脇の光漏れが生じるという点であ
る。本発明は、以上述べたラビングの時の絶縁膜破壊と
ドレイン電極脇の光漏れを解決して、表示品質の優れた
ＴＦＴ−ＬＣＤを提供することを目的とする。
層と容量結合しているため、ドレイン信号が液晶層に入
り込み、ドレイン電極脇の光漏れが生じるという点であ
る。本発明は、以上述べたラビングの時の絶縁膜破壊と
ドレイン電極脇の光漏れを解決して、表示品質の優れた
ＴＦＴ−ＬＣＤを提供することを目的とする。
【０００６】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、複数のゲート電極と、ゲート電極と交
差する複数のドレイン電極と、その交差部に設けられた
ＴＦＴと、ＴＦＴのソース電極に接続された画素電極と
を有するＴＦＴ基板と、液晶を挟んでＴＦＴ基板と対向
する対向電極基板とを備えたＴＦＴ−ＬＣＤにおいて、
ＴＦＴ基板は、ゲート電極の上に形成された第１絶縁膜
と、第１絶縁膜上で、かつ、ソース電極と画素電極との
接続部以外の全面に形成された第２絶縁膜と、第２絶縁
膜上で、かつ、ソース電極と画素電極との接続部以外の
全面に形成された遮蔽電極と、遮蔽電極上で、かつ、ソ
ース電極と画素電極との接続部以外の全面に形成された
第３絶縁膜と、第３絶縁膜上に形成された画素電極とを
備え、かつ、遮蔽電極に入力する電圧が対向電極基板の
対向電極に入力する電圧と同程度になるように構成した
。
めに、本発明は、複数のゲート電極と、ゲート電極と交
差する複数のドレイン電極と、その交差部に設けられた
ＴＦＴと、ＴＦＴのソース電極に接続された画素電極と
を有するＴＦＴ基板と、液晶を挟んでＴＦＴ基板と対向
する対向電極基板とを備えたＴＦＴ−ＬＣＤにおいて、
ＴＦＴ基板は、ゲート電極の上に形成された第１絶縁膜
と、第１絶縁膜上で、かつ、ソース電極と画素電極との
接続部以外の全面に形成された第２絶縁膜と、第２絶縁
膜上で、かつ、ソース電極と画素電極との接続部以外の
全面に形成された遮蔽電極と、遮蔽電極上で、かつ、ソ
ース電極と画素電極との接続部以外の全面に形成された
第３絶縁膜と、第３絶縁膜上に形成された画素電極とを
備え、かつ、遮蔽電極に入力する電圧が対向電極基板の
対向電極に入力する電圧と同程度になるように構成した
。
【０００７】
【作用】本発明によれば、以上のようにＴＦＴ−ＬＣＤ
を構成したので、ドレイン電極上の電圧信号は遮蔽電極
により遮蔽され、液晶層に入らなくなる。また、遮蔽電
極と画素電極との間に形成される蓄積容量がゲート−ソ
ース電極間寄生容量に起因する画素電極電圧のシフトダ
ウンを軽減させる。さらに、ＴＦＴのチャネル部の上の
遮蔽電極がゲート絶縁膜の静電破壊を防止する。
を構成したので、ドレイン電極上の電圧信号は遮蔽電極
により遮蔽され、液晶層に入らなくなる。また、遮蔽電
極と画素電極との間に形成される蓄積容量がゲート−ソ
ース電極間寄生容量に起因する画素電極電圧のシフトダ
ウンを軽減させる。さらに、ＴＦＴのチャネル部の上の
遮蔽電極がゲート絶縁膜の静電破壊を防止する。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
ＴＦＴ基板の電極パターンを示す平面図、図２は本発明
の実施例におけるＴＦＴ基板の一部（図１のＡ−Ａ′）
断面図である。まず図１及び図２に示すように、本実施
例におけるＴＦＴ基板の電極パターンの基本構造は、ゲ
ート電極１とドレイン電極２が交差する場所において半
導体層３をチャネルとするトランジスタが形成され、ソ
ース電極８と画素電極４は第１スルーホール６により電
気的に接続されている。
ながら詳細に説明する。図１は本発明の実施例における
ＴＦＴ基板の電極パターンを示す平面図、図２は本発明
の実施例におけるＴＦＴ基板の一部（図１のＡ−Ａ′）
断面図である。まず図１及び図２に示すように、本実施
例におけるＴＦＴ基板の電極パターンの基本構造は、ゲ
ート電極１とドレイン電極２が交差する場所において半
導体層３をチャネルとするトランジスタが形成され、ソ
ース電極８と画素電極４は第１スルーホール６により電
気的に接続されている。
【０００９】そして、図２に示すように、最も下に形成
されているゲート電極１の上には、ゲート絶縁膜として
機能する第１絶縁膜１２が全面に形成されている。なお
、本実施例ではゲート電極１の表面は陽極酸化され、ゲ
ート−ドレイン電極１，２間のショートを防ぐためのゲ
ート陽極酸化膜９が形成されている。この第１絶縁膜１
２の上には半導体層３が図１に示すパターンで形成され
ている。半導体層３は、トランジスタのチャネル部にの
みあればよいのであるが、このパターンとしたのはゲー
ト−ドレイン電極１，２間のショート低減等のためであ
る。
されているゲート電極１の上には、ゲート絶縁膜として
機能する第１絶縁膜１２が全面に形成されている。なお
、本実施例ではゲート電極１の表面は陽極酸化され、ゲ
ート−ドレイン電極１，２間のショートを防ぐためのゲ
ート陽極酸化膜９が形成されている。この第１絶縁膜１
２の上には半導体層３が図１に示すパターンで形成され
ている。半導体層３は、トランジスタのチャネル部にの
みあればよいのであるが、このパターンとしたのはゲー
ト−ドレイン電極１，２間のショート低減等のためであ
る。
【００１０】この半導体層３の上にはオーミック接合層
１０があるが、そのパターンはドレイン電極２とソース
電極８と半導体層３の重なる部分に形成されている。オ
ーミック接合層１０もこのパターンである必要はなく、
上記と同じ理由でこのパターンとなっている。このオー
ミック接合層１０の上に、ドレイン−ソース電極２，８
が図１に示すようなパターンで形成されている。このパ
ターンはごく一般的なものである。
１０があるが、そのパターンはドレイン電極２とソース
電極８と半導体層３の重なる部分に形成されている。オ
ーミック接合層１０もこのパターンである必要はなく、
上記と同じ理由でこのパターンとなっている。このオー
ミック接合層１０の上に、ドレイン−ソース電極２，８
が図１に示すようなパターンで形成されている。このパ
ターンはごく一般的なものである。
【００１１】ドレイン−ソース電極２，８の上には第２
絶縁膜１３が、図２に示すように、第１スルーホール６
を除いて全面に形成されている。この第２絶縁膜１３は
、この後に形成される遮蔽電極１１とドレイン−ソース
電極２，８を電気的に非接続にするために必要である。 この第２絶縁膜１３の上には、ＩＴＯ等の透明な物質か
らなる遮蔽電極１１が、第１，第２スルーホール６，７
以外に形成されており、図１には遮蔽電極開口部５とし
て示される。このような構造にすることにより、ドレイ
ン電極２上の信号は遮蔽電極１１によって遮蔽されるこ
とが分かる。また、トランジスタのチャネル部の上にも
遮蔽電極１１があるので、トランジスタのチャネル部は
電気的に守られる。なお、トランジスタのチャネル部を
除くゲート電極１上に遮蔽電極１１を形成するとゲート
−遮蔽電極１，１１間に容量が生じ、ゲート電圧パルス
が歪むので、本実施例においてはそこには遮蔽電極１１
を形成していない。
絶縁膜１３が、図２に示すように、第１スルーホール６
を除いて全面に形成されている。この第２絶縁膜１３は
、この後に形成される遮蔽電極１１とドレイン−ソース
電極２，８を電気的に非接続にするために必要である。 この第２絶縁膜１３の上には、ＩＴＯ等の透明な物質か
らなる遮蔽電極１１が、第１，第２スルーホール６，７
以外に形成されており、図１には遮蔽電極開口部５とし
て示される。このような構造にすることにより、ドレイ
ン電極２上の信号は遮蔽電極１１によって遮蔽されるこ
とが分かる。また、トランジスタのチャネル部の上にも
遮蔽電極１１があるので、トランジスタのチャネル部は
電気的に守られる。なお、トランジスタのチャネル部を
除くゲート電極１上に遮蔽電極１１を形成するとゲート
−遮蔽電極１，１１間に容量が生じ、ゲート電圧パルス
が歪むので、本実施例においてはそこには遮蔽電極１１
を形成していない。
【００１２】この遮蔽電極１１の上には、第２スルーホ
ール７以外に形成される第３絶縁膜１４があり、さらに
、第３絶縁膜１４の上に画素電極４が形成されている。 また、画素電極４はソース電極８と第１，第２スルーホ
ール６，７によって電気的に接続されている。このよう
に遮蔽電極１１を形成すると、画素電極４のパターンを
ドレイン電極２と重なるくらいに延在させることができ
る。また、画素電極４と遮蔽電極１１の間には、画素−
遮蔽電極間容量を持たせることができる。
ール７以外に形成される第３絶縁膜１４があり、さらに
、第３絶縁膜１４の上に画素電極４が形成されている。 また、画素電極４はソース電極８と第１，第２スルーホ
ール６，７によって電気的に接続されている。このよう
に遮蔽電極１１を形成すると、画素電極４のパターンを
ドレイン電極２と重なるくらいに延在させることができ
る。また、画素電極４と遮蔽電極１１の間には、画素−
遮蔽電極間容量を持たせることができる。
【００１３】図３は、本発明の実施例によるＴＦＴ−Ｌ
ＣＤの１画素あたりの等価回路図である。この図に示す
通り、ゲート電極１とドレイン電極２の交差する場所に
トランジスタ１５が配置されている。ここで、ソース電
極は画素電極４と第１，第２スルーホールによって電気
的に接続しているので、一括して画素電極４として示し
てある。この画素電極４と対向電極基板上の対向電極１
７の間に液晶層１６がある。一方、遮蔽電極１１は、画
素電極４との重なり部分において、第３絶縁膜からなる
画素−遮蔽電極間容量１９を有することになり、かつ、
第２絶縁膜からなる遮蔽−ドレイン電極間容量２０も有
することになる。
ＣＤの１画素あたりの等価回路図である。この図に示す
通り、ゲート電極１とドレイン電極２の交差する場所に
トランジスタ１５が配置されている。ここで、ソース電
極は画素電極４と第１，第２スルーホールによって電気
的に接続しているので、一括して画素電極４として示し
てある。この画素電極４と対向電極基板上の対向電極１
７の間に液晶層１６がある。一方、遮蔽電極１１は、画
素電極４との重なり部分において、第３絶縁膜からなる
画素−遮蔽電極間容量１９を有することになり、かつ、
第２絶縁膜からなる遮蔽−ドレイン電極間容量２０も有
することになる。
【００１４】このようにして、ドレイン電極２と画素電
極４間の容量結合は遮蔽電極１１により回避される。ま
た、ドレイン電極２上の信号が液晶層１６に入り込むの
も防ぐことができる。しかしながら、本発明においても
、ゲート−ソース電極間容量１８の存在によるゲート信
号の画素電極への影響、すなわち画素電極電圧のシフト
ダウンは残るが、画素電極４からみた容量としては、画
素−遮蔽電極間容量１９があるので、前記文献の記載か
ら明らかなように、シフトダウンの程度は軽減される。
極４間の容量結合は遮蔽電極１１により回避される。ま
た、ドレイン電極２上の信号が液晶層１６に入り込むの
も防ぐことができる。しかしながら、本発明においても
、ゲート−ソース電極間容量１８の存在によるゲート信
号の画素電極への影響、すなわち画素電極電圧のシフト
ダウンは残るが、画素電極４からみた容量としては、画
素−遮蔽電極間容量１９があるので、前記文献の記載か
ら明らかなように、シフトダウンの程度は軽減される。
【００１５】ここで、遮蔽電極１１と対向電極１７との
間に液晶を駆動する閾値電位Ｖｔｈ以上の電位差を生じ
ないようにすることが必要である。本実施例においては
、遮蔽電極１１と対向電極１７を電気的に接続し、同一
の信号を入力した。この電気的接続をＴＦＴアレイ外部
において行うことは、遮蔽電極１１と対向電極１７がど
ちらも一枚のベタ電極であるために容易である。なお、
遮蔽電極１１と対向電極１７に必ずしも同一の信号を入
れる必要はなく、要するに、対向電極１７と遮蔽電極１
１の間では常に直流的にＶｔｈ以下であればよい。
間に液晶を駆動する閾値電位Ｖｔｈ以上の電位差を生じ
ないようにすることが必要である。本実施例においては
、遮蔽電極１１と対向電極１７を電気的に接続し、同一
の信号を入力した。この電気的接続をＴＦＴアレイ外部
において行うことは、遮蔽電極１１と対向電極１７がど
ちらも一枚のベタ電極であるために容易である。なお、
遮蔽電極１１と対向電極１７に必ずしも同一の信号を入
れる必要はなく、要するに、対向電極１７と遮蔽電極１
１の間では常に直流的にＶｔｈ以下であればよい。
【００１６】図４は、本発明の実施例によるＴＦＴ−Ｌ
ＣＤの電気的ブロック図である。ゲートドライバ、ドレ
インドライバ及び対向電極信号入力は従来のＴＦＴ−Ｌ
ＣＤにおいても設けられていたものであり、本実施例に
おいては、対向電極１７及び遮蔽電極１１を接続して入
力端子２４から共通の信号を入れるのみでよいので、回
路としても全く複雑化することはない。
ＣＤの電気的ブロック図である。ゲートドライバ、ドレ
インドライバ及び対向電極信号入力は従来のＴＦＴ−Ｌ
ＣＤにおいても設けられていたものであり、本実施例に
おいては、対向電極１７及び遮蔽電極１１を接続して入
力端子２４から共通の信号を入れるのみでよいので、回
路としても全く複雑化することはない。
【００１７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではない
。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではない
。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン電極及びＴＦＴのチャネル部と液晶の間
に遮蔽電極を設け、それに対向電極と同程度の電位を与
えたので、ラビング時の絶縁膜の静電破壊を防ぐことが
でき、かつ、ドレイン電極脇の光漏れを防ぐことかでき
る。
れば、ドレイン電極及びＴＦＴのチャネル部と液晶の間
に遮蔽電極を設け、それに対向電極と同程度の電位を与
えたので、ラビング時の絶縁膜の静電破壊を防ぐことが
でき、かつ、ドレイン電極脇の光漏れを防ぐことかでき
る。
【００１９】また、画素−遮蔽電極間に容量を設けたの
で、ゲート−ソース電極間寄生容量による画素電極電位
のシフトダウンが低減する。
で、ゲート−ソース電極間寄生容量による画素電極電位
のシフトダウンが低減する。
【図１】本発明の実施例におけるＴＦＴ基板の電極パタ
ーンを示す平面図である。
ーンを示す平面図である。
【図２】本発明の実施例におけるＴＦＴ基板の一部（図
１のＡ−Ａ′）断面図である。
１のＡ−Ａ′）断面図である。
【図３】本発明の実施例によるＴＦＴ−ＬＣＤの１画素
あたりの等価回路図である。
あたりの等価回路図である。
【図４】本発明の実施例によるＴＦＴ−ＬＣＤの電気的
ブロック図である。
ブロック図である。
【図５】従来のＴＦＴ基板の一部断面図である。
１ ゲート電極
２ ドレイン電極
３ 半導体層
４ 画素電極
５ 遮蔽電極開口部
６ 第１スルーホール
７ 第２スルーホール
８ ソース電極
１１ 遮蔽電極
１２ 第１絶縁膜
１３ 第２絶縁膜
１４ 第３絶縁膜
Claims (2)
- 【請求項１】 複数のゲート電極と、該ゲート電極と
交差する複数のドレイン電極と、その交差部に設けられ
た薄膜トランジスタと、該薄膜トランジスタのソース電
極に接続された画素電極とを有する薄膜トランジスタ基
板と、液晶を挟んで該薄膜トランジスタ基板と対向する
対向電極基板とを備えた薄膜トランジスタ型液晶表示装
置において、前記薄膜トランジスタ基板は、（ａ）前記
ゲート電極の上に形成された第１絶縁膜と、（ｂ）該第
１絶縁膜上で、かつ、前記ソース電極と前記画素電極と
の接続部以外の全面に形成された第２絶縁膜と、（ｃ）
該第２絶縁膜上で、かつ、前記ソース電極と前記画素電
極との接続部以外の全面に形成された遮蔽電極と、（ｄ
）該遮蔽電極上で、かつ、前記ソース電極と前記画素電
極との接続部以外の全面に形成された第３絶縁膜と、（
ｅ）該第３絶縁膜上に形成された前記画素電極とを備え
、かつ、前記遮蔽電極に入力する電圧を前記対向電極基
板の対向電極に入力する電圧と同程度にすることを特徴
とする薄膜トランジスタ型液晶表示装置。 - 【請求項２】 遮蔽電極と薄膜トランジスタと対向す
る電極基板の対向電極とを電気的に接続したことをする
ことを特徴とする請求項１記載の薄膜トランジスタ型液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116423A JPH04358127A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116423A JPH04358127A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358127A true JPH04358127A (ja) | 1992-12-11 |
Family
ID=14686723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116423A Withdrawn JPH04358127A (ja) | 1991-05-22 | 1991-05-22 | 薄膜トランジスタ型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358127A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426313A (en) * | 1993-04-22 | 1995-06-20 | Nec Corporation | Thin film transistor array having optical shield layer |
| EP0682282A2 (en) * | 1994-05-13 | 1995-11-15 | THOMSON multimedia S.A. | Liquid crystal display device with shielded pixel structure |
| JPH08338998A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方 法 |
| EP0766120A2 (en) * | 1995-09-27 | 1997-04-02 | Sharp Kabushiki Kaisha | Active matrix substrate and display device incorporating the same |
| US5786876A (en) * | 1994-03-17 | 1998-07-28 | Hitachi, Ltd. | Active matrix type liquid crystal display system |
| US6982768B2 (en) | 1996-02-20 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
-
1991
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