JPH04355660A - 同期可能な電源制御器及びそれを組込んだシステム - Google Patents
同期可能な電源制御器及びそれを組込んだシステムInfo
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- JPH04355660A JPH04355660A JP4048929A JP4892992A JPH04355660A JP H04355660 A JPH04355660 A JP H04355660A JP 4048929 A JP4048929 A JP 4048929A JP 4892992 A JP4892992 A JP 4892992A JP H04355660 A JPH04355660 A JP H04355660A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/285—Single converters with a plurality of output stages connected in parallel
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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- G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、調整型電源及びそれを
使用するシステムに関するものであって、更に詳細には
、レギュレータ回路に関するものである。
使用するシステムに関するものであって、更に詳細には
、レギュレータ回路に関するものである。
【０００２】
【従来の技術】コンピュータ及び制御システムなどのよ
うな複雑な最近の電子システムにおいては、システム内
の回路に対して調整された電源電圧を供給することは、
最適なシステム性能を確保するために必要なことである
。特にモジュール型システムに対して有用な従来の技術
は、複数個の調整された電源を与えることである。この
様なモジュール型アプローチは、適宜の寸法のそれ自身
の調整された電源を付加するだけで、例えばコンピュー
タシステム用のアドオンボードなどのような別の機能的
モジュールを付加することを可能としている。この様に
、単一のマスターの電源が増分的なモジュールの付加に
よりオーバーロードされることの懸念なしで、事実上無
制限の態様でモジュールの付加を行なうことが可能であ
る。ｎ個のモジュールに対してｎ＋１個の調整型電源を
与えることにより、電源の故障又はオーバーロード条件
の場合に予備の調整型電源を与えることになり、従って
、この概念に基づいて、全体的なシステムの信頼性も向
上することが可能である。
うな複雑な最近の電子システムにおいては、システム内
の回路に対して調整された電源電圧を供給することは、
最適なシステム性能を確保するために必要なことである
。特にモジュール型システムに対して有用な従来の技術
は、複数個の調整された電源を与えることである。この
様なモジュール型アプローチは、適宜の寸法のそれ自身
の調整された電源を付加するだけで、例えばコンピュー
タシステム用のアドオンボードなどのような別の機能的
モジュールを付加することを可能としている。この様に
、単一のマスターの電源が増分的なモジュールの付加に
よりオーバーロードされることの懸念なしで、事実上無
制限の態様でモジュールの付加を行なうことが可能であ
る。ｎ個のモジュールに対してｎ＋１個の調整型電源を
与えることにより、電源の故障又はオーバーロード条件
の場合に予備の調整型電源を与えることになり、従って
、この概念に基づいて、全体的なシステムの信頼性も向
上することが可能である。
【０００３】広範囲に使用されているタイプの電源制御
器はパルス幅変調型（ＰＷＭ）制御器である。公知の如
く、ＰＷＭ電源制御器は、それらの出力端において、実
際の電源電圧（負荷に印加されるもの）に対応するフィ
ードバック信号とその電圧が調整される基準電圧（即ち
、コマンドされるレベル）との間の差異に従って変化す
るパルス幅の一連のパルスを供給する。二つのモードの
ＰＷＭ電源制御が従来使用されており、即ち、電圧モー
ドと電流モードの二つである。
器はパルス幅変調型（ＰＷＭ）制御器である。公知の如
く、ＰＷＭ電源制御器は、それらの出力端において、実
際の電源電圧（負荷に印加されるもの）に対応するフィ
ードバック信号とその電圧が調整される基準電圧（即ち
、コマンドされるレベル）との間の差異に従って変化す
るパルス幅の一連のパルスを供給する。二つのモードの
ＰＷＭ電源制御が従来使用されており、即ち、電圧モー
ドと電流モードの二つである。
【０００４】電圧モードＰＷＭ電源制御は、出力電源電
圧と基準レベルとを比較することにより行なわれ、それ
らの間の差異に対応するエラー信号を発生する。このエ
ラー信号は、自走型Ｒ−Ｃオシレータからの振動する鋸
歯状信号に対して比較され、その結果ＰＷＭ方形波が発
生され、それは出力端へ印加される。電圧モードＰＷＭ
電源制御器の例としては、エスジーエス−トムソンマイ
クロエレクトロニクス、インコーポレイテッドにより製
造販売されているＬ２９６、Ｌ４９６０、Ｌ４９６２、
Ｌ４９６４スイッチングレギュレータなどがある。電流
モードＰＷＭ電源制御は、電源制御器により負荷（通常
は、変圧器の一次側）へ供給される電流を検知し、それ
をコマンドされているレベルに対して比較し、且つその
比較に従ってＲ−Ｃオシレータにより確立される周波数
において一連のラッチをトグル動作することにより行な
われる。電流モードＰＷＭ電源制御器の例としては、エ
スジーエス−トムソンマイクロエレクトロニクス、イン
コーポレイテッドにより製造販売されているＵＣ１８４
２／２８４２／３８４２シリーズの制御器や、ユニトロ
ード社により製造販売されているＵＣ３８２５などがあ
る。これらの電圧及び電流モードの各々の場合において
、オシレータのＲ−Ｃ時定数は、通常、制御器の適宜の
端子へ接続されている外部Ｒ−Ｃ回路網により定義され
る。これら両方のモードのＰＷＭ電源制御は有用なもの
であるが、電流モード制御が多くのシステムに対して好
適である。なぜならば、システム内の複数個の電源制御
器の各々からの出力電流を容易に共用することが可能だ
からである。
圧と基準レベルとを比較することにより行なわれ、それ
らの間の差異に対応するエラー信号を発生する。このエ
ラー信号は、自走型Ｒ−Ｃオシレータからの振動する鋸
歯状信号に対して比較され、その結果ＰＷＭ方形波が発
生され、それは出力端へ印加される。電圧モードＰＷＭ
電源制御器の例としては、エスジーエス−トムソンマイ
クロエレクトロニクス、インコーポレイテッドにより製
造販売されているＬ２９６、Ｌ４９６０、Ｌ４９６２、
Ｌ４９６４スイッチングレギュレータなどがある。電流
モードＰＷＭ電源制御は、電源制御器により負荷（通常
は、変圧器の一次側）へ供給される電流を検知し、それ
をコマンドされているレベルに対して比較し、且つその
比較に従ってＲ−Ｃオシレータにより確立される周波数
において一連のラッチをトグル動作することにより行な
われる。電流モードＰＷＭ電源制御器の例としては、エ
スジーエス−トムソンマイクロエレクトロニクス、イン
コーポレイテッドにより製造販売されているＵＣ１８４
２／２８４２／３８４２シリーズの制御器や、ユニトロ
ード社により製造販売されているＵＣ３８２５などがあ
る。これらの電圧及び電流モードの各々の場合において
、オシレータのＲ−Ｃ時定数は、通常、制御器の適宜の
端子へ接続されている外部Ｒ−Ｃ回路網により定義され
る。これら両方のモードのＰＷＭ電源制御は有用なもの
であるが、電流モード制御が多くのシステムに対して好
適である。なぜならば、システム内の複数個の電源制御
器の各々からの出力電流を容易に共用することが可能だ
からである。
【０００５】複数個の電流モードＰＷＭ電源制御器を具
備するシステムの場合において、電源制御器の同期は極
めて望ましいものである。該制御器の出力はパルスであ
るので、出力スイッチング過渡状態から著しい量の電磁
干渉が発生する。複数個の電源制御器が互いに同期され
ている場合には、スイッチングノイズの周波数が制限さ
れ、従って該ノイズを容易にフィルタすることが可能で
あることが知られている。
備するシステムの場合において、電源制御器の同期は極
めて望ましいものである。該制御器の出力はパルスであ
るので、出力スイッチング過渡状態から著しい量の電磁
干渉が発生する。複数個の電源制御器が互いに同期され
ている場合には、スイッチングノイズの周波数が制限さ
れ、従って該ノイズを容易にフィルタすることが可能で
あることが知られている。
【０００６】複数個のＰＷＭ電源制御器は、該制御器の
各々のオシレータを、周波数及び位相において、同期さ
せることにより、互いに同期させることが可能である。 上述した如く、電圧モードＰＷＭ制御器の各々は、比較
器に対して鋸歯状入力を発生するためにオシレータを有
しており、且つ電流モードＰＷＭ制御器の各々は、通常
、ＰＷＭ出力の周波数を設定するためにオシレータを有
している。以前の同期技術は、マスター信号（該オシレ
ータのうちの一つか又は外部供給源の何れかにより発生
される）の画定を包含しており、且つ該オシレータの全
て又は一つを除いた全てを該マスター信号に対してスレ
ーブ態様で稼動させることを包含している。
各々のオシレータを、周波数及び位相において、同期さ
せることにより、互いに同期させることが可能である。 上述した如く、電圧モードＰＷＭ制御器の各々は、比較
器に対して鋸歯状入力を発生するためにオシレータを有
しており、且つ電流モードＰＷＭ制御器の各々は、通常
、ＰＷＭ出力の周波数を設定するためにオシレータを有
している。以前の同期技術は、マスター信号（該オシレ
ータのうちの一つか又は外部供給源の何れかにより発生
される）の画定を包含しており、且つ該オシレータの全
て又は一つを除いた全てを該マスター信号に対してスレ
ーブ態様で稼動させることを包含している。
【０００７】外部的に発生される信号は、ＰＷＭ制御器
の各々へ印加された場合に、その中のオシレータの各々
の動作を制御することが可能なマスター信号の一つの自
明な形態である。例えば、外部的に発生される鋸歯状信
号は、複数個の電圧モードＰＷＭ制御器の各々の比較器
へ直接的に印加させることが可能である。しかしながら
、多くの電圧モードＰＷＭ制御器（例えば、Ｌ２９６及
びＬ４９６４スイッチングレギュレータ）においては、
外部信号により稼動される場合に内部オシレータはディ
スエーブルされねばならないので、外部信号が喪失され
ると該制御器は動作不能となる。更に、この様な方法に
おいては、複雑な付加的な回路が必要とされる。幾つか
のＰＷＭ制御器（例えば、Ｌ４９６０及びＬ４９６２ス
イッチングレギュレータ）においては、外部信号が印加
される場合に内部オシレータをディスエーブルさせるこ
とが不可能であり、その場合には、従来の方法では、同
期を維持するために外部同期信号を使用している。しか
しながら、複数個のパルスが発生しないように（外部周
波数が低すぎる場合に発生する如く）又内部オシレータ
が打ち負かされることがないように（外部周波数が高す
ぎる場合に発生する如く）、外部同期信号を注意深く設
計せねばならない。
の各々へ印加された場合に、その中のオシレータの各々
の動作を制御することが可能なマスター信号の一つの自
明な形態である。例えば、外部的に発生される鋸歯状信
号は、複数個の電圧モードＰＷＭ制御器の各々の比較器
へ直接的に印加させることが可能である。しかしながら
、多くの電圧モードＰＷＭ制御器（例えば、Ｌ２９６及
びＬ４９６４スイッチングレギュレータ）においては、
外部信号により稼動される場合に内部オシレータはディ
スエーブルされねばならないので、外部信号が喪失され
ると該制御器は動作不能となる。更に、この様な方法に
おいては、複雑な付加的な回路が必要とされる。幾つか
のＰＷＭ制御器（例えば、Ｌ４９６０及びＬ４９６２ス
イッチングレギュレータ）においては、外部信号が印加
される場合に内部オシレータをディスエーブルさせるこ
とが不可能であり、その場合には、従来の方法では、同
期を維持するために外部同期信号を使用している。しか
しながら、複数個のパルスが発生しないように（外部周
波数が低すぎる場合に発生する如く）又内部オシレータ
が打ち負かされることがないように（外部周波数が高す
ぎる場合に発生する如く）、外部同期信号を注意深く設
計せねばならない。
【０００８】別の従来の同期技術によれば、複数個のＰ
ＷＭ制御器のオシレータが共に結合され、それらのうち
の制御器の一つがマスターとして作用し且つその他がス
レーブとして作用する。マスター制御器及びスレーブ制
御器をセットアップする典型的な方法は、一つの制御器
（即ち、マスター）を他のもの（即ち、スレーブ）が動
作する周波数よりも高い周波数で動作させることである
。マスター制御器及びスレーブ制御器の同期端子を互い
に接続することにより、マスター制御器がスレーブ制御
器を支配し且つシステム内の全ての制御器の動作を制御
することが可能である。
ＷＭ制御器のオシレータが共に結合され、それらのうち
の制御器の一つがマスターとして作用し且つその他がス
レーブとして作用する。マスター制御器及びスレーブ制
御器をセットアップする典型的な方法は、一つの制御器
（即ち、マスター）を他のもの（即ち、スレーブ）が動
作する周波数よりも高い周波数で動作させることである
。マスター制御器及びスレーブ制御器の同期端子を互い
に接続することにより、マスター制御器がスレーブ制御
器を支配し且つシステム内の全ての制御器の動作を制御
することが可能である。
【０００９】しかしながら、このマスター及びスレーブ
形態は、マルチ電源システムの構成及び製造をある意味
で制限することとなる。第一に、マスター制御器及びス
レーブ制御器は、好適には、異なったタイプのものであ
るので（即ち、異なった動作仕様）、両方のタイプの制
御器が製造上の在庫として維持されねばならず、システ
ムの製造を複雑化させる。第二に、この様な構成におい
ては、マスター制御器及びスレーブ制御器のオシレータ
周波数がオーバーラップするものでないことが必要であ
り、そうでないと、スレーブ制御器はエキストラなパル
スを発生することとなる。このことは、システム内のタ
イミング要素がそうでない場合に必要であるものの２倍
の精度であることを必要とし、更に、スレーブ制御器の
周波数公差限界（±１０％の程度）を考慮に入れるため
に、該制御器の一方又は両方の動作がその完全な性能仕
様から幾分減少したものに保持することを必要とし、こ
れらの各効果は、そうでない場合に、与えられたシステ
ム仕様に対して必要とされるものよりも一層コスト高の
要素を使用することとなる。更に、これらの従来のマス
ター／スレーブ構成は、ファンアウトを制限しており、
従って許容されるスレーブ制御器の数は制限されている
。この様な構成は、更に、接地ノイズにより発生される
誤ったトリガ動作に対して影響を受ける蓋然性が高く、
それにより、調整された電源出力に対してジターが印加
されることとなる。
形態は、マルチ電源システムの構成及び製造をある意味
で制限することとなる。第一に、マスター制御器及びス
レーブ制御器は、好適には、異なったタイプのものであ
るので（即ち、異なった動作仕様）、両方のタイプの制
御器が製造上の在庫として維持されねばならず、システ
ムの製造を複雑化させる。第二に、この様な構成におい
ては、マスター制御器及びスレーブ制御器のオシレータ
周波数がオーバーラップするものでないことが必要であ
り、そうでないと、スレーブ制御器はエキストラなパル
スを発生することとなる。このことは、システム内のタ
イミング要素がそうでない場合に必要であるものの２倍
の精度であることを必要とし、更に、スレーブ制御器の
周波数公差限界（±１０％の程度）を考慮に入れるため
に、該制御器の一方又は両方の動作がその完全な性能仕
様から幾分減少したものに保持することを必要とし、こ
れらの各効果は、そうでない場合に、与えられたシステ
ム仕様に対して必要とされるものよりも一層コスト高の
要素を使用することとなる。更に、これらの従来のマス
ター／スレーブ構成は、ファンアウトを制限しており、
従って許容されるスレーブ制御器の数は制限されている
。この様な構成は、更に、接地ノイズにより発生される
誤ったトリガ動作に対して影響を受ける蓋然性が高く、
それにより、調整された電源出力に対してジターが印加
されることとなる。
【００１０】更に、この様なマスター／スレーブ構成は
、マスター制御器の故障により影響を受け、その場合に
は、スレーブ制御器の同期が失われる（即ち、スレーブ
制御器は動作不能状態となる）。従って、この構成を使
用した場合には、上述した如き所望の冗長度は完全に達
成されることはない。
、マスター制御器の故障により影響を受け、その場合に
は、スレーブ制御器の同期が失われる（即ち、スレーブ
制御器は動作不能状態となる）。従って、この構成を使
用した場合には、上述した如き所望の冗長度は完全に達
成されることはない。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、マルチ電源システムにおいて自動的同
期を与える電源制御器を提供することである。本発明の
別の目的とするところは、この様な制御器を複数個組込
んだシステムを提供することである。本発明の更に別の
目的とするところは、システム内に存在する最も速いオ
シレータに対して全ての制御器を同期させるシステムを
提供することである。本発明の更に別の目的とするとこ
ろは、システム内の全ての制御器が同一のタイプである
システムを提供することである。本発明の更に別の目的
とするところは、全ての制御器に対しシングルエンデド
同期パルスを供給するシステムを提供することである。 本発明の更に別の目的とするところは、ノイズに対する
免疫性を改善するために差動的同期信号を供給するシス
テムを提供することである。
とするところは、マルチ電源システムにおいて自動的同
期を与える電源制御器を提供することである。本発明の
別の目的とするところは、この様な制御器を複数個組込
んだシステムを提供することである。本発明の更に別の
目的とするところは、システム内に存在する最も速いオ
シレータに対して全ての制御器を同期させるシステムを
提供することである。本発明の更に別の目的とするとこ
ろは、システム内の全ての制御器が同一のタイプである
システムを提供することである。本発明の更に別の目的
とするところは、全ての制御器に対しシングルエンデド
同期パルスを供給するシステムを提供することである。 本発明の更に別の目的とするところは、ノイズに対する
免疫性を改善するために差動的同期信号を供給するシス
テムを提供することである。
【００１２】
【課題を解決するための手段】本発明は、オシレータ電
圧が第一スレッシュホールドレベルに到達すると、同期
パルス及び一層高い充電用電流を発生するオシレータを
有するパルス幅変調型（ＰＷＭ）制御器において具現す
ることが可能である。該同期パルスは、システム内のそ
の他の同様な制御器へ供給することが可能であり、その
場合には、該同期パルスを発生すべき第一オシレータが
、他の制御器をしてそれと同期させる。その結果、最も
高い自走型オシレータ周波数を有する制御器が、システ
ム内の他の制御器の動作を制御する。該同期パルスは、
更に、各制御器内において内部的に使用され、同期期間
中に出力をディスエーブルさせ且つ比較器をマスクし、
従ってジターが減少される。該同期パルスは、シングル
エンデド型又は差動型の何れかとすることが可能である
。
圧が第一スレッシュホールドレベルに到達すると、同期
パルス及び一層高い充電用電流を発生するオシレータを
有するパルス幅変調型（ＰＷＭ）制御器において具現す
ることが可能である。該同期パルスは、システム内のそ
の他の同様な制御器へ供給することが可能であり、その
場合には、該同期パルスを発生すべき第一オシレータが
、他の制御器をしてそれと同期させる。その結果、最も
高い自走型オシレータ周波数を有する制御器が、システ
ム内の他の制御器の動作を制御する。該同期パルスは、
更に、各制御器内において内部的に使用され、同期期間
中に出力をディスエーブルさせ且つ比較器をマスクし、
従ってジターが減少される。該同期パルスは、シングル
エンデド型又は差動型の何れかとすることが可能である
。
【００１３】
【実施例】図１を参照すると、本発明の第一実施例に基
づいて構成された電流モードＰＷＭ電源制御器２が示さ
れている。注意すべきことであるが、本発明は制御器２
などのような電流モード制御器に対して特に有用なもの
であるが、本明細書に記載する同期技術は、電圧モード
ＰＷＭ電源制御器に対しても同様に適用可能なものであ
る。更に、本明細書に記載する制御器の各実施例は、好
適には、低コスト及び良好な部品パラメータマッチング
のために、単一の集積回路として製造することが可能な
ものであることに注意すべきである。
づいて構成された電流モードＰＷＭ電源制御器２が示さ
れている。注意すべきことであるが、本発明は制御器２
などのような電流モード制御器に対して特に有用なもの
であるが、本明細書に記載する同期技術は、電圧モード
ＰＷＭ電源制御器に対しても同様に適用可能なものであ
る。更に、本明細書に記載する制御器の各実施例は、好
適には、低コスト及び良好な部品パラメータマッチング
のために、単一の集積回路として製造することが可能な
ものであることに注意すべきである。
【００１４】制御器（コントローラ）２は、例えば、エ
スジーエス−トムソンマイクロエレクトロニクス、イン
コーポレイテッドにより製造販売されているＵＣ１８４
２／２８４２／３８４２シリーズの制御器、及びユニト
ロード社により製造販売されているＵＣ３８２５制御器
などのような電流モードＰＷＭ電源制御器に対して実質
的に従来の態様で構成されているが、以下に詳細に説明
する如く、オシレータ１０及びその出力及び比較の制御
に関する構成はこれら従来のものと異なる部分である。 従って、制御器２は、比較器４を有しており、比較器４
は、端子ＣＳＥＮＳＥにおいて受取られる電圧を、エラ
ー増幅器６の出力と比較する。電流モードＰＷＭ制御器
の場合に慣用されている如く、端子ＣＳＥＮＳＥにおけ
る電圧は、制御器２の出力端子ＯＵＴと通常は変圧器の
一次側コイルであるそれに対して印加される負荷との間
に直列接続されている小さな検知用抵抗を横断してとら
れる電圧である。そうであるから、比較器４は、制御器
２の出力端子ＯＵＴにおいて与えられる電流に対応する
信号を一つの入力端において受取る。
スジーエス−トムソンマイクロエレクトロニクス、イン
コーポレイテッドにより製造販売されているＵＣ１８４
２／２８４２／３８４２シリーズの制御器、及びユニト
ロード社により製造販売されているＵＣ３８２５制御器
などのような電流モードＰＷＭ電源制御器に対して実質
的に従来の態様で構成されているが、以下に詳細に説明
する如く、オシレータ１０及びその出力及び比較の制御
に関する構成はこれら従来のものと異なる部分である。 従って、制御器２は、比較器４を有しており、比較器４
は、端子ＣＳＥＮＳＥにおいて受取られる電圧を、エラ
ー増幅器６の出力と比較する。電流モードＰＷＭ制御器
の場合に慣用されている如く、端子ＣＳＥＮＳＥにおけ
る電圧は、制御器２の出力端子ＯＵＴと通常は変圧器の
一次側コイルであるそれに対して印加される負荷との間
に直列接続されている小さな検知用抵抗を横断してとら
れる電圧である。そうであるから、比較器４は、制御器
２の出力端子ＯＵＴにおいて与えられる電流に対応する
信号を一つの入力端において受取る。
【００１５】エラー増幅器６は、端子ＲＥＦにおいて受
取られる（又は、制御器２へ印加される基準電圧に基づ
いてチップ上で発生される）基準レベルと、電流モード
ＰＷＭ制御器２に対して慣用されている如く、制御器２
の出力に基づいて端子ＦＢへ印加されるフィードバック
電圧との間の差異に対応する出力を供給する差動増幅器
である。理解すべきことであるが、幾つかの従来の電流
モードＰＷＭ制御器は、エラー増幅器６の出力を、比較
器４による比較のために適したレベルへ調節するための
受動要素を有している。エラー増幅器６により発生され
且つ比較器４へ印加されるコマンドされたレベルは、基
準値であり、それに対して、検知された出力電流が比較
される。
取られる（又は、制御器２へ印加される基準電圧に基づ
いてチップ上で発生される）基準レベルと、電流モード
ＰＷＭ制御器２に対して慣用されている如く、制御器２
の出力に基づいて端子ＦＢへ印加されるフィードバック
電圧との間の差異に対応する出力を供給する差動増幅器
である。理解すべきことであるが、幾つかの従来の電流
モードＰＷＭ制御器は、エラー増幅器６の出力を、比較
器４による比較のために適したレベルへ調節するための
受動要素を有している。エラー増幅器６により発生され
且つ比較器４へ印加されるコマンドされたレベルは、基
準値であり、それに対して、検知された出力電流が比較
される。
【００１６】注意すべきことであるが、エラー増幅器６
は、更に、好適には、エラー増幅器制御回路７によって
示される、当該技術分野において公知のある付加的な機
能に基づいて制御される。例えば、端子ＳＳは、エラー
増幅器６をイネーブルさせる前に「ソフトスタート」時
定数を与えるための従来の態様で外部コンデンサへ接続
させることが可能であり、この様なソフトスタート機能
は、出力電流がその負荷をパワーアップを開始する場合
に制御された割合でランプアップ即ち傾斜勾配で上昇す
ることを可能とし、その際に大きなパワーアップ過渡的
状態が発生することを回避している。過小電圧ロックア
ウト回路３も、エラー増幅器制御回路７へ入力を供給し
、端子Ｖｃｃにおいて受取られた入力電圧がある下限以
下のものである場合に、エラー増幅器６をディスエーブ
ルさせ、過小電圧ロックアウト回路３は、更に、この時
間期間中制御器２の出力をディスエーブルさせる（ＮＯ
Ｒゲート９をディスエーブルさせることにより）。図示
していないこれら及びその他の付加的な特徴は当該技術
分野における電流モードＰＷＭ電源制御器にとって慣用
されているものであり且つ制御器２内に設けることが可
能である。
は、更に、好適には、エラー増幅器制御回路７によって
示される、当該技術分野において公知のある付加的な機
能に基づいて制御される。例えば、端子ＳＳは、エラー
増幅器６をイネーブルさせる前に「ソフトスタート」時
定数を与えるための従来の態様で外部コンデンサへ接続
させることが可能であり、この様なソフトスタート機能
は、出力電流がその負荷をパワーアップを開始する場合
に制御された割合でランプアップ即ち傾斜勾配で上昇す
ることを可能とし、その際に大きなパワーアップ過渡的
状態が発生することを回避している。過小電圧ロックア
ウト回路３も、エラー増幅器制御回路７へ入力を供給し
、端子Ｖｃｃにおいて受取られた入力電圧がある下限以
下のものである場合に、エラー増幅器６をディスエーブ
ルさせ、過小電圧ロックアウト回路３は、更に、この時
間期間中制御器２の出力をディスエーブルさせる（ＮＯ
Ｒゲート９をディスエーブルさせることにより）。図示
していないこれら及びその他の付加的な特徴は当該技術
分野における電流モードＰＷＭ電源制御器にとって慣用
されているものであり且つ制御器２内に設けることが可
能である。
【００１７】比較器４の出力端はＰＷＭフリップフロッ
プ８のセット入力端へ結合されており、該フリップフロ
ップは従来のＲ−Ｓフリップフロップ（セット支配的）
である。このＰＷＭフリップフロップ８のリセット入力
端は、オシレータ１０からの信号をラインＯＬ上で受取
る。オシレータ１０は、外部受動的回路網へ結合されて
おり、それは、以下に詳細に説明する如く、振動周波数
を決定する。オシレータ１０からの制御ラインＭＳＫは
比較器４の制御入力端へ接続されており、従ってオシレ
ータ１０は、以下に更に詳細に説明する如く、比較器４
がイネーブルされるか否かを制御する（この例において
は、比較器４はラインＭＳＫ上の高レベルでイネーブル
される）。
プ８のセット入力端へ結合されており、該フリップフロ
ップは従来のＲ−Ｓフリップフロップ（セット支配的）
である。このＰＷＭフリップフロップ８のリセット入力
端は、オシレータ１０からの信号をラインＯＬ上で受取
る。オシレータ１０は、外部受動的回路網へ結合されて
おり、それは、以下に詳細に説明する如く、振動周波数
を決定する。オシレータ１０からの制御ラインＭＳＫは
比較器４の制御入力端へ接続されており、従ってオシレ
ータ１０は、以下に更に詳細に説明する如く、比較器４
がイネーブルされるか否かを制御する（この例において
は、比較器４はラインＭＳＫ上の高レベルでイネーブル
される）。
【００１８】ＯＲゲート７は、一方の入力端において、
ＰＷＭフリップフロップ８からのＱ＿出力を受取り、且
つその他方の入力端においてラインＯＬ上のリセット信
号を受取る。ＯＲゲート７の出力端はトグルフリップフ
ロップ５のＴ入力端へ接続されると共にＮＯＲゲート９
の入力端へ接続されており、ＮＯＲゲート９への他の入
力端はＴフリップフロップ５からのＱ出力を受取る。Ｎ
ＯＲゲート９の出力はプシュプルドライバ１１を制御し
、該ドライバの出力は出力端子ＯＵＴに供給される。 注意すべきことであるが、幾つかの電流モードＰＷＭ電
源制御器にとって慣用されている如く、マルチ並列プシ
ュプルドライバ１１を設けることが可能であり、その各
々が別個の出力端子を駆動することが可能である。
ＰＷＭフリップフロップ８からのＱ＿出力を受取り、且
つその他方の入力端においてラインＯＬ上のリセット信
号を受取る。ＯＲゲート７の出力端はトグルフリップフ
ロップ５のＴ入力端へ接続されると共にＮＯＲゲート９
の入力端へ接続されており、ＮＯＲゲート９への他の入
力端はＴフリップフロップ５からのＱ出力を受取る。Ｎ
ＯＲゲート９の出力はプシュプルドライバ１１を制御し
、該ドライバの出力は出力端子ＯＵＴに供給される。 注意すべきことであるが、幾つかの電流モードＰＷＭ電
源制御器にとって慣用されている如く、マルチ並列プシ
ュプルドライバ１１を設けることが可能であり、その各
々が別個の出力端子を駆動することが可能である。
【００１９】次に、図２を参照して、本発明の第一実施
例に基づく外部回路１２と関連したオシレータ１０の構
成について詳細に説明する。外部回路網１２は、接地と
制御器２のＲｔ 端子との間に接続されている抵抗Ｒｔ
を有すると共に、一方のプレートが接地接続されてお
り且つ他方のプレートが制御器２の端子ＭＤＬＹ及び制
御器２の端子Ｃｔ へ接続されている直列抵抗Ｒｓｙｎ
ｃへ接続されているコンデンサＣｔ を有している。コ
ンデンサＣｔ と抵抗Ｒｔ の値の積は、従来の態様で
、オシレータ１０の振動の充電用時定数を決定する。直
列抵抗Ｒｓｙｎｃは比較的小型の抵抗（例えば、５Ωの
程度）である。
例に基づく外部回路１２と関連したオシレータ１０の構
成について詳細に説明する。外部回路網１２は、接地と
制御器２のＲｔ 端子との間に接続されている抵抗Ｒｔ
を有すると共に、一方のプレートが接地接続されてお
り且つ他方のプレートが制御器２の端子ＭＤＬＹ及び制
御器２の端子Ｃｔ へ接続されている直列抵抗Ｒｓｙｎ
ｃへ接続されているコンデンサＣｔ を有している。コ
ンデンサＣｔ と抵抗Ｒｔ の値の積は、従来の態様で
、オシレータ１０の振動の充電用時定数を決定する。直
列抵抗Ｒｓｙｎｃは比較的小型の抵抗（例えば、５Ωの
程度）である。
【００２０】端子Ｒｔ は電流源１４へ接続されており
、該電流源１４は電源Ｖｃｃからバイアスされており且
つその出力端は端子ＭＤＬＹへ接続されると共にトラン
ジスタ１６のコレクタへ接続されている。電流源１４は
、好適には、電流ミラーであって、それは、その出力端
から端子ＭＤＬＹへ電流ＩＲ を供給し、その電流は抵
抗Ｒｔ を介して端子Ｒｔ から接地への電流ＩＲ と
マッチしている。この様な電流ミラー回路は当該技術分
野において公知である。
、該電流源１４は電源Ｖｃｃからバイアスされており且
つその出力端は端子ＭＤＬＹへ接続されると共にトラン
ジスタ１６のコレクタへ接続されている。電流源１４は
、好適には、電流ミラーであって、それは、その出力端
から端子ＭＤＬＹへ電流ＩＲ を供給し、その電流は抵
抗Ｒｔ を介して端子Ｒｔ から接地への電流ＩＲ と
マッチしている。この様な電流ミラー回路は当該技術分
野において公知である。
【００２１】第二電流源１８も電源ノードＶｃｃからバ
イアスされており、且つその出力端は端子ＭＤＬＹへ及
びトランジスタ１６のコレクタへ接続されている。電流
源１８は従来の電流源であり、それはイネーブル入力及
びディスエーブル入力により制御されて、イネーブルさ
れた場合に、電流ＩＲの整数倍、例えば電流４ＩＲ の
電流をソース即ち供給する。ディスエーブルされると、
電流源１８は端子ＭＤＬＹに対して高インピーダンスを
与える。
イアスされており、且つその出力端は端子ＭＤＬＹへ及
びトランジスタ１６のコレクタへ接続されている。電流
源１８は従来の電流源であり、それはイネーブル入力及
びディスエーブル入力により制御されて、イネーブルさ
れた場合に、電流ＩＲの整数倍、例えば電流４ＩＲ の
電流をソース即ち供給する。ディスエーブルされると、
電流源１８は端子ＭＤＬＹに対して高インピーダンスを
与える。
【００２２】端子Ｃｔ は比較器２０の非反転入力端へ
接続されており、尚該比較器は従来の比較器である。比
較器２０の反転入力端は調整電圧へ結合されており、該
調整電圧は以下に更に詳細に説明する如く、オシレータ
の第一スレッシュホールド電圧を設定する。この調整電
圧は、この実施例においては、約３Ｖであり、好適には
、制御器２からの調整された出力から発生される。ノー
ドＡにおける比較器２０の出力端は電流源１８のイネー
ブル入力端へ結合されており、同期パルス回路２２の入
力端へ結合されており、且つ出力ラッチ２４及びマスク
ラッチ２６のリセット入力端へ結合されている。この実
施例においては、本明細書において使用される論理記号
の使用例のために、出力ラッチ２４はそのＱ＿出力でラ
インＯＬを駆動し且つマスクラッチ２４はそのＱ出力で
ラインＭＳＫを駆動する。
接続されており、尚該比較器は従来の比較器である。比
較器２０の反転入力端は調整電圧へ結合されており、該
調整電圧は以下に更に詳細に説明する如く、オシレータ
の第一スレッシュホールド電圧を設定する。この調整電
圧は、この実施例においては、約３Ｖであり、好適には
、制御器２からの調整された出力から発生される。ノー
ドＡにおける比較器２０の出力端は電流源１８のイネー
ブル入力端へ結合されており、同期パルス回路２２の入
力端へ結合されており、且つ出力ラッチ２４及びマスク
ラッチ２６のリセット入力端へ結合されている。この実
施例においては、本明細書において使用される論理記号
の使用例のために、出力ラッチ２４はそのＱ＿出力でラ
インＯＬを駆動し且つマスクラッチ２４はそのＱ出力で
ラインＭＳＫを駆動する。
【００２３】端子ＭＤＬＹは比較器３０の非反転入力端
へ接続されている。比較器３０は、好適には、その伝達
特性においてヒステリシスを有する従来の比較器であり
、この様な比較器の従来公知な例はシュミットトリガで
ある。比較器２０の場合における如く、比較器３０の反
転入力端は調整電圧を受取る。比較器３０の反転入力端
へ印加される調整電圧は、非反転入力端における上昇エ
ッジに対するトリガ電圧が、例えば、約３．５Ｖの比較
器２０のスレッシュホールド電圧よりも大きく、且つ非
反転入力端における下降エッジに対するトリガ電圧が、
例えば、約２．０Ｖの比較器２０のスレッシュホールド
電圧よりも小さいように選択されている。ノードＢにお
ける比較器３０の出力端は電流源１８のディスエーブル
入力端へ接続されると共に、同期パルス回路２２の第二
入力端へ接続されており、出力ラッチ２４及び（インバ
ータ３１を介して）マスクラッチ２６のセット入力端へ
接続されており、且つトランジスタ１６のベースへ接続
されている。トランジスタ１６は、そのエミッタが接地
へ結合されている。
へ接続されている。比較器３０は、好適には、その伝達
特性においてヒステリシスを有する従来の比較器であり
、この様な比較器の従来公知な例はシュミットトリガで
ある。比較器２０の場合における如く、比較器３０の反
転入力端は調整電圧を受取る。比較器３０の反転入力端
へ印加される調整電圧は、非反転入力端における上昇エ
ッジに対するトリガ電圧が、例えば、約３．５Ｖの比較
器２０のスレッシュホールド電圧よりも大きく、且つ非
反転入力端における下降エッジに対するトリガ電圧が、
例えば、約２．０Ｖの比較器２０のスレッシュホールド
電圧よりも小さいように選択されている。ノードＢにお
ける比較器３０の出力端は電流源１８のディスエーブル
入力端へ接続されると共に、同期パルス回路２２の第二
入力端へ接続されており、出力ラッチ２４及び（インバ
ータ３１を介して）マスクラッチ２６のセット入力端へ
接続されており、且つトランジスタ１６のベースへ接続
されている。トランジスタ１６は、そのエミッタが接地
へ結合されている。
【００２４】同期パルス回路２２は、コンデンサＣｔ
における電圧Ｖｃｔが比較器２０のスレッシュホールド
電圧よりも高いが比較器３０の上側ヒステリシススレッ
シュホールド電圧よりも低い時間期間中に、端子ＭＤＬ
Ｙに高レベルパルスを発生させるためのものである。従
って、同期パルス回路２２は、論理機能から構成するこ
とが可能であり（この実施例においては、高論理レベル
にあるノードＡと低論理レベルにあるノードＢの論理的
ＡＮＤ）、且つ端子Ｃｔ のみならず、後述する如く、
同一のシステム内の他の制御器２と関連する多数の端子
Ｃｔ を高状態へプルするのに十分な駆動電流を供給す
る。この様なドライバの一つの例は、ノードＡ及びＢの
論理的組合わせに応答すべく形態とされたエミッタホロ
ワ回路である。
における電圧Ｖｃｔが比較器２０のスレッシュホールド
電圧よりも高いが比較器３０の上側ヒステリシススレッ
シュホールド電圧よりも低い時間期間中に、端子ＭＤＬ
Ｙに高レベルパルスを発生させるためのものである。従
って、同期パルス回路２２は、論理機能から構成するこ
とが可能であり（この実施例においては、高論理レベル
にあるノードＡと低論理レベルにあるノードＢの論理的
ＡＮＤ）、且つ端子Ｃｔ のみならず、後述する如く、
同一のシステム内の他の制御器２と関連する多数の端子
Ｃｔ を高状態へプルするのに十分な駆動電流を供給す
る。この様なドライバの一つの例は、ノードＡ及びＢの
論理的組合わせに応答すべく形態とされたエミッタホロ
ワ回路である。
【００２５】次に、図３を参照して、サイクルの充電部
分の期間中から開始する、オシレータ１０の動作につい
て説明する。時間ｔ０ において、コンデンサＣｔ に
おける電圧Ｖｃｔは、比較器３０の下側のヒステリシス
スレッシュホールドより高いが、比較器２０のスレッシ
ュホールドよりも低い。従って、この時において、ノー
ドＡ及びＢは両方とも低であり、従って同期パルス回路
２２、電流源１８及びトランジスタ１６は全てオフであ
る。本発明のこの実施例における論理的記号の使用法に
従って、出力ラッチ２４のＱ＿出力端におけるラインＯ
Ｌは低であり、且つマスクラッチ２６のＱ出力端におけ
るラインＭＳＫは高である。なぜならば、ラッチ２４，
２６の各々は最後にセットされており且ついまだにリセ
ットされていないからである。
分の期間中から開始する、オシレータ１０の動作につい
て説明する。時間ｔ０ において、コンデンサＣｔ に
おける電圧Ｖｃｔは、比較器３０の下側のヒステリシス
スレッシュホールドより高いが、比較器２０のスレッシ
ュホールドよりも低い。従って、この時において、ノー
ドＡ及びＢは両方とも低であり、従って同期パルス回路
２２、電流源１８及びトランジスタ１６は全てオフであ
る。本発明のこの実施例における論理的記号の使用法に
従って、出力ラッチ２４のＱ＿出力端におけるラインＯ
Ｌは低であり、且つマスクラッチ２６のＱ出力端におけ
るラインＭＳＫは高である。なぜならば、ラッチ２４，
２６の各々は最後にセットされており且ついまだにリセ
ットされていないからである。
【００２６】電流源１８及びトランジスタ１６がオフで
あるので、電流ミラー１４は、コンデンサＣｔ を、端
子ＭＤＬＹを介しての電流ＩＲ で充電する。更に、図
２及び図３と共に図１を参照すると、コンデンサＣｔ
の充電時間期間中の時間ｔ０ において、ラインＯＬは
低であり、従ってＰＷＭラッチ８は比較器４の出力に応
答し、且つラインＭＳＫは高であり、従って比較器４は
エラー増幅器６の出力端におけるコマンドされたレベル
と相対的にラインＣＳＥＮＳＥにおける電流検知入力に
応答する。検知された電流がコマンドされたレベル以下
であることを表わす比較器４の出力に応答して、１個の
パルスがＰＷＭラッチ８へ供給されて、そのＱ出力端を
セットし、ＮＯＲゲート９の出力端をしてプシュプルド
ライバ１１をイネーブルさせて端子ＯＵＴにおいて１個
のパルスを発生させる。このパルスは、次に図２及び図
３に関して説明する如く、端子ＯＵＴからの電流が十分
であるか（即ち、端子ＣＳＥＮＳＥにおける電圧がコマ
ンドされたレベルに到達する）又はラインＯＬが高へ移
行するような時間の何れか速いほうの時間まで維持され
る。時間ｔ１ において、コンデンサＣｔ の電圧Ｖｃ
ｔが比較器２０のスレッシュホールド電圧に到達してお
り、尚この場合におけるそのスレッシュホールド電圧は
約３．０Ｖである。注意すべきことであるが、比較器２
０の非反転入力端の高インピーダンスと相対的に抵抗Ｒ
ｓｙｎｃの寸法が小さいことは、実効的に、比較器２０
に対して完全なコンデンサ電圧を供給している。電圧Ｖ
ｃｔが比較器２０のスレッシュホールドレベルを超える
と、高レベルがノードＡにおいて比較器２０により駆動
される。ノードＡ上の高レベルは、出力ラッチ２４及び
マスクラッチ２６の両方をリセットする。その結果、図
１のＰＷＭラッチ８がリセットされ、且つラインＯＬ上
の高論理レベルがトグルラッチ５、ＮＯＲゲート９及び
ドライバ１１へ送給され、出力端子ＯＵＴにおける該パ
ルスを終了させる。 更に、マスクラッチ２６のリセットは、ラインＭＳＫ上
に低論理レベルを駆動させ、比較器４をディスエーブル
させる。
あるので、電流ミラー１４は、コンデンサＣｔ を、端
子ＭＤＬＹを介しての電流ＩＲ で充電する。更に、図
２及び図３と共に図１を参照すると、コンデンサＣｔ
の充電時間期間中の時間ｔ０ において、ラインＯＬは
低であり、従ってＰＷＭラッチ８は比較器４の出力に応
答し、且つラインＭＳＫは高であり、従って比較器４は
エラー増幅器６の出力端におけるコマンドされたレベル
と相対的にラインＣＳＥＮＳＥにおける電流検知入力に
応答する。検知された電流がコマンドされたレベル以下
であることを表わす比較器４の出力に応答して、１個の
パルスがＰＷＭラッチ８へ供給されて、そのＱ出力端を
セットし、ＮＯＲゲート９の出力端をしてプシュプルド
ライバ１１をイネーブルさせて端子ＯＵＴにおいて１個
のパルスを発生させる。このパルスは、次に図２及び図
３に関して説明する如く、端子ＯＵＴからの電流が十分
であるか（即ち、端子ＣＳＥＮＳＥにおける電圧がコマ
ンドされたレベルに到達する）又はラインＯＬが高へ移
行するような時間の何れか速いほうの時間まで維持され
る。時間ｔ１ において、コンデンサＣｔ の電圧Ｖｃ
ｔが比較器２０のスレッシュホールド電圧に到達してお
り、尚この場合におけるそのスレッシュホールド電圧は
約３．０Ｖである。注意すべきことであるが、比較器２
０の非反転入力端の高インピーダンスと相対的に抵抗Ｒ
ｓｙｎｃの寸法が小さいことは、実効的に、比較器２０
に対して完全なコンデンサ電圧を供給している。電圧Ｖ
ｃｔが比較器２０のスレッシュホールドレベルを超える
と、高レベルがノードＡにおいて比較器２０により駆動
される。ノードＡ上の高レベルは、出力ラッチ２４及び
マスクラッチ２６の両方をリセットする。その結果、図
１のＰＷＭラッチ８がリセットされ、且つラインＯＬ上
の高論理レベルがトグルラッチ５、ＮＯＲゲート９及び
ドライバ１１へ送給され、出力端子ＯＵＴにおける該パ
ルスを終了させる。 更に、マスクラッチ２６のリセットは、ラインＭＳＫ上
に低論理レベルを駆動させ、比較器４をディスエーブル
させる。
【００２７】該サイクルにおけるこの時点においてのＰ
ＷＭラッチ８及び比較器４のディスエーブル動作は、本
発明のこの実施例に基づく制御器２の動作及び安定性に
おいて著しい利点を与えている。従来の電流モードＰＷ
Ｍ制御器における如く、パルス幅変調出力の周波数は、
内部オシレータ（即ち、比較器２０及びコンデンサＣｔ
）により制御される。ラインＭＳＫ上の該低論理レベ
ルによりこの時点における比較器４のディスエーブル動
作は、付加的に、誤ったトリガ動作を発生する可能性の
あるシステム内の接地ノイズ及びその他のノイズに対す
る免疫性を与えている。このことは、本発明のこの実施
例において特に有用である。なぜならば、該システム内
の全ての制御器の同期は、該サイクルにおけるこの時点
において発揮されるからである（この点においては以下
に説明する）。この様な同期は、必然的に、システム内
にある量のスイッチング過渡的状態を発生し、この時間
期間中の比較器４のディスエーブル動作は、このノイズ
及び出力端子ＯＵＴにおけるパルスの終了により発生さ
れる過渡的状態に起因する誤ったトリガ動作が発生する
ことがないことを確保している。
ＷＭラッチ８及び比較器４のディスエーブル動作は、本
発明のこの実施例に基づく制御器２の動作及び安定性に
おいて著しい利点を与えている。従来の電流モードＰＷ
Ｍ制御器における如く、パルス幅変調出力の周波数は、
内部オシレータ（即ち、比較器２０及びコンデンサＣｔ
）により制御される。ラインＭＳＫ上の該低論理レベ
ルによりこの時点における比較器４のディスエーブル動
作は、付加的に、誤ったトリガ動作を発生する可能性の
あるシステム内の接地ノイズ及びその他のノイズに対す
る免疫性を与えている。このことは、本発明のこの実施
例において特に有用である。なぜならば、該システム内
の全ての制御器の同期は、該サイクルにおけるこの時点
において発揮されるからである（この点においては以下
に説明する）。この様な同期は、必然的に、システム内
にある量のスイッチング過渡的状態を発生し、この時間
期間中の比較器４のディスエーブル動作は、このノイズ
及び出力端子ＯＵＴにおけるパルスの終了により発生さ
れる過渡的状態に起因する誤ったトリガ動作が発生する
ことがないことを確保している。
【００２８】又、ノードＡが時間ｔ１ において高レベ
ルへ移行すると、電流源１８はイネーブルされる。電流
源１８のイネーブル動作は、電流充電用コンデンサＣｔ
を、抵抗Ｒｔ の値により決定されるレベルＩＲ か
ら、例えば、５ＩＲ である著しく一層高いレベルへ増
加される。従って、充電用時定数は、著しく減少され、
この実施例においては、図３においてＶｃｔの勾配にお
いて示される如く、５倍程度減少される。
ルへ移行すると、電流源１８はイネーブルされる。電流
源１８のイネーブル動作は、電流充電用コンデンサＣｔ
を、抵抗Ｒｔ の値により決定されるレベルＩＲ か
ら、例えば、５ＩＲ である著しく一層高いレベルへ増
加される。従って、充電用時定数は、著しく減少され、
この実施例においては、図３においてＶｃｔの勾配にお
いて示される如く、５倍程度減少される。
【００２９】更に、同期パルス回路２２がイネーブルさ
れて、コンデンサＣｔ から抵抗Ｒｓｙｎｃの反対側上
で、端子Ｃｔ においてパルスを発生し、そのパルスは
、コンデンサＣｔ における電圧における漸増と実質的
にマッチするような十分な大きさのものである。コンデ
ンサＣｔ へ直接的に印加される場合には該パルスのス
イッチング速度が制限されるので、抵抗Ｒｓｙｎｃは、
このパルスが端子Ｃｔにおいて直ぐに表われることを可
能としている。同期パルス回路２２は、制御器２内のオ
シレータ１０と同一又は同様のオシレータを持った付加
的な制御器の同期において特に有用である。システム内
の複数個の制御器２の同期について図４及び図５を参照
して説明する。
れて、コンデンサＣｔ から抵抗Ｒｓｙｎｃの反対側上
で、端子Ｃｔ においてパルスを発生し、そのパルスは
、コンデンサＣｔ における電圧における漸増と実質的
にマッチするような十分な大きさのものである。コンデ
ンサＣｔ へ直接的に印加される場合には該パルスのス
イッチング速度が制限されるので、抵抗Ｒｓｙｎｃは、
このパルスが端子Ｃｔにおいて直ぐに表われることを可
能としている。同期パルス回路２２は、制御器２内のオ
シレータ１０と同一又は同様のオシレータを持った付加
的な制御器の同期において特に有用である。システム内
の複数個の制御器２の同期について図４及び図５を参照
して説明する。
【００３０】図４は、調整されたパワーを発生するため
の二つの制御器２１ 及び２２ を具備するシステムを
示しており、該システム内の付加的な制御器２は同一の
態様で同期され、従って、これら二つの制御器２の同期
に関する説明が多数の制御器の同期の説明に対して十分
なものであると思われる。制御器２１ 及び２２ の各
々は、図１に関して上述した如くに構成されており、そ
の中に設けられるオシレータ１０は図２に関して説明し
た如くに構成されている。制御器２１ 及び２２ の各
々は、図２に関して上述したのと同一の態様で接続され
た抵抗Ｒｔ 及びＲｓｙｎｃ及びコンデンサＣｔ から
なる外部回路網を有している。受動要素の値は、好適に
は、各外部回路網１２に対するものと公称的には同一で
ある。
の二つの制御器２１ 及び２２ を具備するシステムを
示しており、該システム内の付加的な制御器２は同一の
態様で同期され、従って、これら二つの制御器２の同期
に関する説明が多数の制御器の同期の説明に対して十分
なものであると思われる。制御器２１ 及び２２ の各
々は、図１に関して上述した如くに構成されており、そ
の中に設けられるオシレータ１０は図２に関して説明し
た如くに構成されている。制御器２１ 及び２２ の各
々は、図２に関して上述したのと同一の態様で接続され
た抵抗Ｒｔ 及びＲｓｙｎｃ及びコンデンサＣｔ から
なる外部回路網を有している。受動要素の値は、好適に
は、各外部回路網１２に対するものと公称的には同一で
ある。
【００３１】上述した如く、電圧Ｖｃｔが時間ｔ１ に
おいて制御器２１ 内の比較器２０のスレッシュホール
ドレベルに到達すると、制御器２内のノードＡは高論理
レベルへ駆動され、同期パルス回路２２により１個のパ
ルスをその端子Ｃｔ へ印加させ、従って制御器２２
の端子Ｃｔ へ印加させる（且つ、それに接続されてい
るシステム内の任意のその他の制御器２の端子へ印加さ
れる）。図４のシステムにおいては、一層高いオシレー
タ周波数（即ち、最も低い充電用時定数）を持った制御
器２が、各サイクルにおいて速くにこのスレッシュホー
ルドレベルに到達する。例えば、制御器２１ は制御器
２２ よりも一層小さな時定数を有している場合には、
図５のタイミング線図に示した如く、その電圧Ｖｃｔ１
が、コンデンサ電圧Ｖｃｔ２ が該スレッシュホール
ド電圧に到達する前に、そのスレッシュホールド値に到
達する。従って、制御器２１ 内の同期パルス回路２２
が、その端子Ｃｔ において同期パルスを発生させ、そ
の同期パルスは、制御器２２ の端子Ｃｔ における電
圧Ｖｃｔ２ をしてその比較器２０のスレッシュホール
ドレベルを超えさせるのに十分な駆動能力を有している
ものである。その端子Ｃｔ を制御器２のものと共通接
続させているシステムにおいて、全てのその他の制御器
２に対して同一のことが発生する。制御器２２ 内の比
較器２０は、制御器２１ の同期パルス回路２２の出力
端における該パルスに応答して、その出力ノードＡにお
いて高レベルを駆動する。該システム内の制御器２の各
々における付加的な電流源１８がイネーブルされて、同
期された態様で、それぞれのコンデンサＣｔ に対して
増加された充電用電流を供給する。
おいて制御器２１ 内の比較器２０のスレッシュホール
ドレベルに到達すると、制御器２内のノードＡは高論理
レベルへ駆動され、同期パルス回路２２により１個のパ
ルスをその端子Ｃｔ へ印加させ、従って制御器２２
の端子Ｃｔ へ印加させる（且つ、それに接続されてい
るシステム内の任意のその他の制御器２の端子へ印加さ
れる）。図４のシステムにおいては、一層高いオシレー
タ周波数（即ち、最も低い充電用時定数）を持った制御
器２が、各サイクルにおいて速くにこのスレッシュホー
ルドレベルに到達する。例えば、制御器２１ は制御器
２２ よりも一層小さな時定数を有している場合には、
図５のタイミング線図に示した如く、その電圧Ｖｃｔ１
が、コンデンサ電圧Ｖｃｔ２ が該スレッシュホール
ド電圧に到達する前に、そのスレッシュホールド値に到
達する。従って、制御器２１ 内の同期パルス回路２２
が、その端子Ｃｔ において同期パルスを発生させ、そ
の同期パルスは、制御器２２ の端子Ｃｔ における電
圧Ｖｃｔ２ をしてその比較器２０のスレッシュホール
ドレベルを超えさせるのに十分な駆動能力を有している
ものである。その端子Ｃｔ を制御器２のものと共通接
続させているシステムにおいて、全てのその他の制御器
２に対して同一のことが発生する。制御器２２ 内の比
較器２０は、制御器２１ の同期パルス回路２２の出力
端における該パルスに応答して、その出力ノードＡにお
いて高レベルを駆動する。該システム内の制御器２の各
々における付加的な電流源１８がイネーブルされて、同
期された態様で、それぞれのコンデンサＣｔ に対して
増加された充電用電流を供給する。
【００３２】注意すべきことであるが、図４に示した同
期は、各オシレータサイクルにおいて繰返され、最も高
い周波数の制御器２が最初にそのスレッシュホールド周
波数に到達し且つ同期パルスを発生して、システム内の
他の制御器２の各々における比較器２０をトリップさせ
る同期信号を発生する。このことは各オシレータサイク
ル期間中に行なわれるので、複数個の制御器２を持った
システムは最も高い周波数の電源制御器２の故障により
影響を受ける程度は少ない。なぜならば、次に高い周波
数の制御器２が最初に、相継ぐサイクルにおいてその同
期パルス発生器回路２２と共に該同期パルスを発生する
ことが可能であり、システム内のその他の全ての制御器
２はそれに対して同期する。
期は、各オシレータサイクルにおいて繰返され、最も高
い周波数の制御器２が最初にそのスレッシュホールド周
波数に到達し且つ同期パルスを発生して、システム内の
他の制御器２の各々における比較器２０をトリップさせ
る同期信号を発生する。このことは各オシレータサイク
ル期間中に行なわれるので、複数個の制御器２を持った
システムは最も高い周波数の電源制御器２の故障により
影響を受ける程度は少ない。なぜならば、次に高い周波
数の制御器２が最初に、相継ぐサイクルにおいてその同
期パルス発生器回路２２と共に該同期パルスを発生する
ことが可能であり、システム内のその他の全ての制御器
２はそれに対して同期する。
【００３３】図２及び図３を再度参照して、制御器２（
及び、システム内の他の制御器２）におけるオシレータ
１０の動作をオシレータサイクルの残部に対して説明す
る。時間ｔ２ において、電圧Ｖｃｔが比較器３０の上
側ヒステリシススレッシュホールドに到達しており、尚
、この実施例においてはそのスレッシュホールドは３．
５Ｖであり、且つ比較器３０は、それに応答して、その
出力端においてノードＢを高論理レベルへ駆動する。高
レベルにあるノードＢは電流源１８をディスエーブルさ
せて、端子ＭＤＬＹにおけるノードへ高インピーダンス
を与える。更に、ノードＢにおける高レベルは同期パル
ス回路２２をターンオフさせ、端子Ｃｔ における同期
パルスを終了させるノードＢにおける高レベルは出力ラ
ッチ２４のセット入力端へ供給される。この高レベルは
、Ｑ＿出力端をして低論理レベルへ移行させ、そのこと
はＰＷＭラッチ８を再度イネーブルさせて、比較器４の
出力に応答する。しかしながら、インバータ３１が存在
しているので、マスクラッチ２６のセット入力端は上昇
エッジを受取ることはなく、従ってラインＭＳＫはこの
時間期間中継続して比較器４をディスエーブルさせる。
及び、システム内の他の制御器２）におけるオシレータ
１０の動作をオシレータサイクルの残部に対して説明す
る。時間ｔ２ において、電圧Ｖｃｔが比較器３０の上
側ヒステリシススレッシュホールドに到達しており、尚
、この実施例においてはそのスレッシュホールドは３．
５Ｖであり、且つ比較器３０は、それに応答して、その
出力端においてノードＢを高論理レベルへ駆動する。高
レベルにあるノードＢは電流源１８をディスエーブルさ
せて、端子ＭＤＬＹにおけるノードへ高インピーダンス
を与える。更に、ノードＢにおける高レベルは同期パル
ス回路２２をターンオフさせ、端子Ｃｔ における同期
パルスを終了させるノードＢにおける高レベルは出力ラ
ッチ２４のセット入力端へ供給される。この高レベルは
、Ｑ＿出力端をして低論理レベルへ移行させ、そのこと
はＰＷＭラッチ８を再度イネーブルさせて、比較器４の
出力に応答する。しかしながら、インバータ３１が存在
しているので、マスクラッチ２６のセット入力端は上昇
エッジを受取ることはなく、従ってラインＭＳＫはこの
時間期間中継続して比較器４をディスエーブルさせる。
【００３４】更に、この時点において、コンデンサＣｔ
はトランジスタ１６をターンオンさせているノードＢ
における高レベルに起因して放電を開始する。コンデン
サＣｔの上部プレートは、端子ＭＤＬＹを介して、接地
に対して非常に低い直列抵抗を与えるトランジスタ１６
のコレクタへ結合されているので、コンデンサＣｔ は
、それが充電された場合よりも一層迅速に放電する。コ
ンデンサＣｔ が比較器２０のスレッシュホールド以下
に放電すると、ノードＡは、次のサイクルの準備として
低レベルへ復帰する。時間ｔ３ において、コンデンサ
Ｃｔ は比較器３０の下側ヒステリシススレッシュホー
ルドへ放電されており、この場合には、そのスレッシュ
ホールドは約２．０Ｖである。
はトランジスタ１６をターンオンさせているノードＢ
における高レベルに起因して放電を開始する。コンデン
サＣｔの上部プレートは、端子ＭＤＬＹを介して、接地
に対して非常に低い直列抵抗を与えるトランジスタ１６
のコレクタへ結合されているので、コンデンサＣｔ は
、それが充電された場合よりも一層迅速に放電する。コ
ンデンサＣｔ が比較器２０のスレッシュホールド以下
に放電すると、ノードＡは、次のサイクルの準備として
低レベルへ復帰する。時間ｔ３ において、コンデンサ
Ｃｔ は比較器３０の下側ヒステリシススレッシュホー
ルドへ放電されており、この場合には、そのスレッシュ
ホールドは約２．０Ｖである。
【００３５】電圧Ｖｃｔが時間ｔ３ において比較器３
０の下側ヒステリシススレッシュホールドに到達すると
、比較器３０は、再度、ノードＢにおいてその出力を低
状態へ駆動する。このことは、トランジスタ１６をター
ンオフさせ、コンデンサＣｔ が電流ミラー１４から再
度充電されることを可能とする。更に、ノードＢにおけ
る高から低への遷移が、インバータ３１を介して、マス
クラッチ２６のセット入力端へ伝達され、そのＱ出力及
びラインＭＳＫをして高レベルへ移行させ、制御器２内
の比較器４をイネーブルさせる。従って、サイクルが再
び開始する。
０の下側ヒステリシススレッシュホールドに到達すると
、比較器３０は、再度、ノードＢにおいてその出力を低
状態へ駆動する。このことは、トランジスタ１６をター
ンオフさせ、コンデンサＣｔ が電流ミラー１４から再
度充電されることを可能とする。更に、ノードＢにおけ
る高から低への遷移が、インバータ３１を介して、マス
クラッチ２６のセット入力端へ伝達され、そのＱ出力及
びラインＭＳＫをして高レベルへ移行させ、制御器２内
の比較器４をイネーブルさせる。従って、サイクルが再
び開始する。
【００３６】注意すべきことであるが、５Ω乃至１０Ω
の程度の値を持った小型の抵抗を、コンデンサＣｔ の
上部プレートと、端子ＭＤＬＹとの間に直列的に配置さ
せて、コンデンサＣｔ の放電時定数を増加させ、従っ
て比較器４がマスクされる間の時間を増加させることが
可能である（図３における時間ｔ２ と時間ｔ３ との
間の時間を増加させることにより）。この比較的小型の
抵抗は、比較器２０の非反転入力端と直列な抵抗Ｒｓｙ
ｎｃと同様に、比較器３０のスイッチングスレッシュホ
ールドに影響を与えることはない。しかしながら、この
様な抵抗は、放電時定数に強い影響を有している。なぜ
ならば、トランジスタ１６のコレクタ・エミッタオン抵
抗は極めて低いからである。コンデンサＣｔ の放電時
定数は、この様に、システムのノイズ特性及び比較器４
のノイズ免疫性のレベルに依存して調節させることが可
能である。
の程度の値を持った小型の抵抗を、コンデンサＣｔ の
上部プレートと、端子ＭＤＬＹとの間に直列的に配置さ
せて、コンデンサＣｔ の放電時定数を増加させ、従っ
て比較器４がマスクされる間の時間を増加させることが
可能である（図３における時間ｔ２ と時間ｔ３ との
間の時間を増加させることにより）。この比較的小型の
抵抗は、比較器２０の非反転入力端と直列な抵抗Ｒｓｙ
ｎｃと同様に、比較器３０のスイッチングスレッシュホ
ールドに影響を与えることはない。しかしながら、この
様な抵抗は、放電時定数に強い影響を有している。なぜ
ならば、トランジスタ１６のコレクタ・エミッタオン抵
抗は極めて低いからである。コンデンサＣｔ の放電時
定数は、この様に、システムのノイズ特性及び比較器４
のノイズ免疫性のレベルに依存して調節させることが可
能である。
【００３７】注意すべきことであるが、図５に示した如
く、システム内の一層遅い制御器２が、最も高い周波数
の制御器２よりも一層大きな時定数で再度チャージアッ
プする。最も高い周波数の制御器２の同期パルス回路２
２による同期パルスの発生は、以下に説明する如く、各
サイクルにおける同一の時間においてシステム内におけ
る全ての制御器２を繰返し同期させる。更に注意すべき
ことであるが、最も高い周波数の制御器２内の同期パル
ス回路２２の出力端に与えられる負荷は比較的小さい。 なぜならば、比較器２０の入力端は、この様な比較器に
とって慣用されている如く、極めて高いインピーダンス
であり、且つ抵抗Ｒｓｙｎｃの各々を横断しての電圧降
下は、各々が電流ミラー１４と電流源１８とによりタン
デムに迅速に充電されるコンデンサＣｔ に起因して比
較的小さいからである。従って、実効的な「マスター」
制御器２のファンアウトは極めて高い。
く、システム内の一層遅い制御器２が、最も高い周波数
の制御器２よりも一層大きな時定数で再度チャージアッ
プする。最も高い周波数の制御器２の同期パルス回路２
２による同期パルスの発生は、以下に説明する如く、各
サイクルにおける同一の時間においてシステム内におけ
る全ての制御器２を繰返し同期させる。更に注意すべき
ことであるが、最も高い周波数の制御器２内の同期パル
ス回路２２の出力端に与えられる負荷は比較的小さい。 なぜならば、比較器２０の入力端は、この様な比較器に
とって慣用されている如く、極めて高いインピーダンス
であり、且つ抵抗Ｒｓｙｎｃの各々を横断しての電圧降
下は、各々が電流ミラー１４と電流源１８とによりタン
デムに迅速に充電されるコンデンサＣｔ に起因して比
較的小さいからである。従って、実効的な「マスター」
制御器２のファンアウトは極めて高い。
【００３８】再度図１を参照すると、比較器４が制御器
２内のラインＭＳＫが低状態へ復帰することによりイネ
ーブルされると、端子ＣＳＥＮＳＥにおける検知された
電流レベルが、再度、エラー増幅器６からのコマンドさ
れたレベルと比較される。ラインＯＬが低状態であった
期間中のサイクルの部分の期間中において、ドライバ１
１は最も最近にオフされているので、検知された電流は
、この時点において、コマンドされているレベルよりも
低い。従って、比較器４はＰＷＭラッチ８のセット入力
端へ１個のパルスを供給し、そのＱ＿出力端において低
論理レベルを駆動し、その結果、ＮＯＲゲート９の出力
端に高論理レベルが発生され、ドライバ１１をイネーブ
ルして出力端子ＯＵＴを駆動する。ラインＯＬが高状態
へ移行するか又は比較器４が状態を変化するかの何れか
速いほうのものまで、該パルスは端子ＯＵＴにおいて維
持される。従って、本発明のこの実施例に従って、パル
ス幅変調出力駆動が制御器２により与えられている。
２内のラインＭＳＫが低状態へ復帰することによりイネ
ーブルされると、端子ＣＳＥＮＳＥにおける検知された
電流レベルが、再度、エラー増幅器６からのコマンドさ
れたレベルと比較される。ラインＯＬが低状態であった
期間中のサイクルの部分の期間中において、ドライバ１
１は最も最近にオフされているので、検知された電流は
、この時点において、コマンドされているレベルよりも
低い。従って、比較器４はＰＷＭラッチ８のセット入力
端へ１個のパルスを供給し、そのＱ＿出力端において低
論理レベルを駆動し、その結果、ＮＯＲゲート９の出力
端に高論理レベルが発生され、ドライバ１１をイネーブ
ルして出力端子ＯＵＴを駆動する。ラインＯＬが高状態
へ移行するか又は比較器４が状態を変化するかの何れか
速いほうのものまで、該パルスは端子ＯＵＴにおいて維
持される。従って、本発明のこの実施例に従って、パル
ス幅変調出力駆動が制御器２により与えられている。
【００３９】次に、図６を参照して、差動同期パルスが
複数個の電流モードＰＷＭ制御器を同期させる場合の本
発明の別の実施例に基づく制御器３８について説明する
。図６から明らかな如く、制御器３８は、図１の制御器
２と同様に構成されており、但し、付加的な端子ＳＹＮ
Ｃ及びＳＹＮＣ＿が設けられている点が異なっており、
それらの端子を介して、オシレータ４０は、差動同期信
号をシステム内の他の制御器３８へ供給し且つそれらか
ら該信号を受取る。本発明のこの別の実施例によれば、
複数個の制御器３８がシステム内に設けられており、全
ての制御器３８の端子ＳＹＮＣは、全ての制御器３８の
端子ＳＹＮＣ＿と同じく、共通接続されており、本発明
のこの実施例に基づく場合には、端子Ｃｔ の接続は必
要ではない。
複数個の電流モードＰＷＭ制御器を同期させる場合の本
発明の別の実施例に基づく制御器３８について説明する
。図６から明らかな如く、制御器３８は、図１の制御器
２と同様に構成されており、但し、付加的な端子ＳＹＮ
Ｃ及びＳＹＮＣ＿が設けられている点が異なっており、
それらの端子を介して、オシレータ４０は、差動同期信
号をシステム内の他の制御器３８へ供給し且つそれらか
ら該信号を受取る。本発明のこの別の実施例によれば、
複数個の制御器３８がシステム内に設けられており、全
ての制御器３８の端子ＳＹＮＣは、全ての制御器３８の
端子ＳＹＮＣ＿と同じく、共通接続されており、本発明
のこの実施例に基づく場合には、端子Ｃｔ の接続は必
要ではない。
【００４０】次に、図７を参照して、本発明のこの実施
例に基づく制御器３８内のオシレータ４０の構成につい
て詳細に説明する。オシレータ１０と４０との間の対応
する要素には同一の参照番号を付してある。これらの図
面から明らかな如く、オシレータ１０及び４０の構成は
それらの動作と同じく極めて類似しており、特に、コン
デンサＣｔ の充電及び放電動作に関して且つラインＯ
Ｌ及びＭＳＫ上の信号の発生及び信号に関してそのこと
がいえる。
例に基づく制御器３８内のオシレータ４０の構成につい
て詳細に説明する。オシレータ１０と４０との間の対応
する要素には同一の参照番号を付してある。これらの図
面から明らかな如く、オシレータ１０及び４０の構成は
それらの動作と同じく極めて類似しており、特に、コン
デンサＣｔ の充電及び放電動作に関して且つラインＯ
Ｌ及びＭＳＫ上の信号の発生及び信号に関してそのこと
がいえる。
【００４１】しかしながら、同期パルス回路２２の代わ
りに、オシレータ４０は差動同期パルス回路４２を有し
ている。同期パルス回路４２は、ノードＡから入力を受
取り、且つラインＯＳＹＮＣ上を出力を比較器２０の非
反転入力端へ供給する。更に、同期パルス回路４２は双
方向端子ＳＹＮＣ及びＳＹＮＣ＿へ接続されており、そ
こにおいて差動同期信号を供給し且つ受取る。前述した
如く、本発明のこの実施例に基づく複数個の制御器３８
は、それらのＳＹＮＣ及びＳＹＮＣ＿端子を、それぞれ
、互いに共通接続させている。
りに、オシレータ４０は差動同期パルス回路４２を有し
ている。同期パルス回路４２は、ノードＡから入力を受
取り、且つラインＯＳＹＮＣ上を出力を比較器２０の非
反転入力端へ供給する。更に、同期パルス回路４２は双
方向端子ＳＹＮＣ及びＳＹＮＣ＿へ接続されており、そ
こにおいて差動同期信号を供給し且つ受取る。前述した
如く、本発明のこの実施例に基づく複数個の制御器３８
は、それらのＳＹＮＣ及びＳＹＮＣ＿端子を、それぞれ
、互いに共通接続させている。
【００４２】次に、図８を参照して、同期パルス回路４
２の構成及び動作について詳細に説明する。ノードＡが
トランジスタ４６のベースへ接続されている。トランジ
スタ４６は、そのコレクタをＶｃｃでバイアスしており
、且つそのエミッタを、電流源４９を介して、接地へ結
合させている。該回路の反対側においては、トランジス
タ５０が、そのコレクタをＶｃｃへバイアスしており、
且つそのエミッタを電流源４９＿を介して接地へ結合し
ており、電流源４９及び４９＿は互いにマッチされてお
り、好適には電流ミラーとして構成されている。これら
トランジスタ４６及び５０のパラメータも好適には互い
にマッチされている。端子ＳＹＮＣ及びＳＹＮＣ＿は、
それぞれ、トランジスタ４６及び５０のエミッタへ接続
されている。
２の構成及び動作について詳細に説明する。ノードＡが
トランジスタ４６のベースへ接続されている。トランジ
スタ４６は、そのコレクタをＶｃｃでバイアスしており
、且つそのエミッタを、電流源４９を介して、接地へ結
合させている。該回路の反対側においては、トランジス
タ５０が、そのコレクタをＶｃｃへバイアスしており、
且つそのエミッタを電流源４９＿を介して接地へ結合し
ており、電流源４９及び４９＿は互いにマッチされてお
り、好適には電流ミラーとして構成されている。これら
トランジスタ４６及び５０のパラメータも好適には互い
にマッチされている。端子ＳＹＮＣ及びＳＹＮＣ＿は、
それぞれ、トランジスタ４６及び５０のエミッタへ接続
されている。
【００４３】電流源４７及び４７＿も互いにマッチされ
ており、且つそれらはそれぞれＶｃｃとトランジスタ５
２及び５２＿のコレクタとの間に結合されている。トラ
ンジスタ５２及び５２＿は、電流源５２を介して、エミ
ッタ結合型態様で接地へ接続されている。トランジスタ
５２及び５２＿のベースは、それぞれ、端子ＳＹＮＣ及
びＳＹＮＣ＿へ接続されている。更に、トランジスタ５
２のコレクタはトランジスタ５０のゲートへ接続されて
いる。
ており、且つそれらはそれぞれＶｃｃとトランジスタ５
２及び５２＿のコレクタとの間に結合されている。トラ
ンジスタ５２及び５２＿は、電流源５２を介して、エミ
ッタ結合型態様で接地へ接続されている。トランジスタ
５２及び５２＿のベースは、それぞれ、端子ＳＹＮＣ及
びＳＹＮＣ＿へ接続されている。更に、トランジスタ５
２のコレクタはトランジスタ５０のゲートへ接続されて
いる。
【００４４】ラインＯＳＹＮＣ上の出力信号が、トラン
ジスタ４８を介して発生され、トランジスタ４８のエミ
ッタはトランジスタ５２＿のコレクタへ接続されており
、トランジスタ４８は共通ベース形態でその高速のスイ
ッチングを与える。従って、トランジスタ４８のベース
は、好適には制御器３８の出力から発生された調整電圧
５５によりバイアスされる。電流源５３が、トランジス
タ４８のコレクタを接地へ結合しており、且つラインＯ
ＳＹＮＣはトランジスタ４８のコレクタにより駆動され
る。
ジスタ４８を介して発生され、トランジスタ４８のエミ
ッタはトランジスタ５２＿のコレクタへ接続されており
、トランジスタ４８は共通ベース形態でその高速のスイ
ッチングを与える。従って、トランジスタ４８のベース
は、好適には制御器３８の出力から発生された調整電圧
５５によりバイアスされる。電流源５３が、トランジス
タ４８のコレクタを接地へ結合しており、且つラインＯ
ＳＹＮＣはトランジスタ４８のコレクタにより駆動され
る。
【００４５】同期パルス回路４２の動作について、最初
に、端子ＳＹＮＣ及びＳＹＮＣ＿における同期パルス信
号の発生に関連して説明する。この動作モードは、シス
テムにおける単一の制御器３８の場合に発生するか、又
は図４及び５のシステムに関連して上述した如く最も高
いオシレータ周波数を持った幾つかの制御器３８のうち
の一つの場合において発生する。図９をも参照すると、
図９は、本発明のこの実施例に基づく制御器３８におけ
るオシレータ４０の動作を示したタイミング線図である
。
に、端子ＳＹＮＣ及びＳＹＮＣ＿における同期パルス信
号の発生に関連して説明する。この動作モードは、シス
テムにおける単一の制御器３８の場合に発生するか、又
は図４及び５のシステムに関連して上述した如く最も高
いオシレータ周波数を持った幾つかの制御器３８のうち
の一つの場合において発生する。図９をも参照すると、
図９は、本発明のこの実施例に基づく制御器３８におけ
るオシレータ４０の動作を示したタイミング線図である
。
【００４６】コンデンサＣｔ が充電中であるサイクル
の部分の期間中、ノードＡは、前述した如く、低論理レ
ベルにあり、この時間期間中、同期パルス回路４２内の
トランジスタ４６をオフ状態に維持する。トランジスタ
４６がオフであるので、電流源４９はトランジスタ５２
をターンオフさせ且つ、図９に示した如く、端子ＳＹＮ
Ｃを低レベルへプルする。トランジスタ５２がオフであ
るので、電流源４７からの電流がトランジスタ５０をタ
ーンオンさせ、そのことは、トランジスタ５２＿をター
ンオンさせ、従って電流源５１の電流が、トランジスタ
５２＿を介してのみ通過する。なぜならば、トランジス
タ５２はオフ状態を維持するからである。電流源４７に
よりターンオンされたトランジスタ５０のエミッタホロ
ワ形態が、時間ｔ０ において、図９に示した如く、端
子ＳＹＮＣ＿をＶｃｃ近傍の電圧へ駆動する。更に、ト
ランジスタ５２＿がオンであるので、トランジスタ４８
のエミッタ内への電流は小さく、従って電流源５８はラ
インＯＳＹＮＣを低レベルへ放電させる。
の部分の期間中、ノードＡは、前述した如く、低論理レ
ベルにあり、この時間期間中、同期パルス回路４２内の
トランジスタ４６をオフ状態に維持する。トランジスタ
４６がオフであるので、電流源４９はトランジスタ５２
をターンオフさせ且つ、図９に示した如く、端子ＳＹＮ
Ｃを低レベルへプルする。トランジスタ５２がオフであ
るので、電流源４７からの電流がトランジスタ５０をタ
ーンオンさせ、そのことは、トランジスタ５２＿をター
ンオンさせ、従って電流源５１の電流が、トランジスタ
５２＿を介してのみ通過する。なぜならば、トランジス
タ５２はオフ状態を維持するからである。電流源４７に
よりターンオンされたトランジスタ５０のエミッタホロ
ワ形態が、時間ｔ０ において、図９に示した如く、端
子ＳＹＮＣ＿をＶｃｃ近傍の電圧へ駆動する。更に、ト
ランジスタ５２＿がオンであるので、トランジスタ４８
のエミッタ内への電流は小さく、従って電流源５８はラ
インＯＳＹＮＣを低レベルへ放電させる。
【００４７】時間ｔ１ において、電圧Ｖｃｔが比較器
２０のスレッシュホールドに到達すると、ノードＡが高
論理レベルへ移行し、トランジスタ４６をターンオンさ
せ、そのことはトランジスタ５２をターンオンさせ且つ
トランジスタ５０をターンオフさせる。トランジスタ４
６がオンであり且つトランジスタ５０がオフであるので
、端子ＳＹＮＣは高レベルへ駆動され且つ端子ＳＹＮＣ
＿は、ノードＡが高状態へ移行することに応答して、低
論理レベルへ駆動される。
２０のスレッシュホールドに到達すると、ノードＡが高
論理レベルへ移行し、トランジスタ４６をターンオンさ
せ、そのことはトランジスタ５２をターンオンさせ且つ
トランジスタ５０をターンオフさせる。トランジスタ４
６がオンであり且つトランジスタ５０がオフであるので
、端子ＳＹＮＣは高レベルへ駆動され且つ端子ＳＹＮＣ
＿は、ノードＡが高状態へ移行することに応答して、低
論理レベルへ駆動される。
【００４８】従来のエミッタ結合型態様において、トラ
ンジスタ５２がターンオンされると、トランジスタ５２
＿もターンオフする。両方のトランジスタ５０及び５２
＿がオフであると、電流源４７＿からの電流が共通ベー
ス形態のトランジスタ４８のエミッタ内に流れ込み、ト
ランジスタ４８のコレクタ電流が電流源５３の電流を超
える。従って、ラインＯＳＹＮＣが高レベルへ駆動され
、端子Ｃｔ を高状態へ駆動してノードＡが高状態へ移
行することによって発生する電流源１８からのコンデン
サＣｔ の高速の充電動作とマッチさせる。
ンジスタ５２がターンオンされると、トランジスタ５２
＿もターンオフする。両方のトランジスタ５０及び５２
＿がオフであると、電流源４７＿からの電流が共通ベー
ス形態のトランジスタ４８のエミッタ内に流れ込み、ト
ランジスタ４８のコレクタ電流が電流源５３の電流を超
える。従って、ラインＯＳＹＮＣが高レベルへ駆動され
、端子Ｃｔ を高状態へ駆動してノードＡが高状態へ移
行することによって発生する電流源１８からのコンデン
サＣｔ の高速の充電動作とマッチさせる。
【００４９】コンデンサＣｔ が比較器２０のスレッシ
ュホールドレベル以下に放電される時間まで、即ち、時
間ｔ２ においてコンデンサＣｔ がそれを介して放電
するトランジスタ１６を比較器３０がターンオンさせる
後まで、端子ＳＹＮＣ、ＳＹＮＣ＿及びＯＳＹＮＣにお
ける同期パルスは残存する。電圧Ｖｃｔが時間ｔ３ に
おいて比較器２０のスレッシュホールドレベル以下に降
下すると、トランジスタ４６がターンオフし、端子ＳＹ
ＮＣ及びラインＯＳＹＮＣの両方が低状態であり且つ端
子ＳＹＮＣ＿が高状態であるその前の状態に同期パルス
回路４２をリセットさせる。従って、差動同期パルスが
完了する。
ュホールドレベル以下に放電される時間まで、即ち、時
間ｔ２ においてコンデンサＣｔ がそれを介して放電
するトランジスタ１６を比較器３０がターンオンさせる
後まで、端子ＳＹＮＣ、ＳＹＮＣ＿及びＯＳＹＮＣにお
ける同期パルスは残存する。電圧Ｖｃｔが時間ｔ３ に
おいて比較器２０のスレッシュホールドレベル以下に降
下すると、トランジスタ４６がターンオフし、端子ＳＹ
ＮＣ及びラインＯＳＹＮＣの両方が低状態であり且つ端
子ＳＹＮＣ＿が高状態であるその前の状態に同期パルス
回路４２をリセットさせる。従って、差動同期パルスが
完了する。
【００５０】しかしながら、最も高いオシレータ周波数
を有するものでないマルチ制御器システム内の制御器３
８の場合には、それらの入力ノードＡが高レベルへ移行
する前に、同期パルスが端子ＳＹＮＣ及びＳＹＮＣ＿に
おいて受取られる。端子ＳＹＮＣ及びＳＹＮＣ＿におけ
る外部的に供給された差動同期信号に応答してのこの様
な制御器３８における同期パルス回路４２の動作につい
て説明する。
を有するものでないマルチ制御器システム内の制御器３
８の場合には、それらの入力ノードＡが高レベルへ移行
する前に、同期パルスが端子ＳＹＮＣ及びＳＹＮＣ＿に
おいて受取られる。端子ＳＹＮＣ及びＳＹＮＣ＿におけ
る外部的に供給された差動同期信号に応答してのこの様
な制御器３８における同期パルス回路４２の動作につい
て説明する。
【００５１】外部差動同期パルスが受取られる時間にお
いて、同期パルス回路４２は時間ｔ０ に対して上述し
た状態にあり、トランジスタ４６，４８，５２はオフで
あり且つトランジスタ５０及び５２＿はオンである。端
子ＳＹＮＣ＿と相対的に端子ＳＹＮＣ上で受取られる正
のパルスの差動同期信号は、エミッタ結合対をして従来
の態様で状態を変化させる。トランジスタ５２がオンで
あると、トランジスタ５０はターンオフされる。前の場
合における如く、トランジスタ５０及び５２＿の両方が
オフであると、電流源４７＿からの電流はトランジスタ
４８のエミッタ内に強制的に流され、ラインＯＳＹＮＣ
を高状態へ駆動させる。
いて、同期パルス回路４２は時間ｔ０ に対して上述し
た状態にあり、トランジスタ４６，４８，５２はオフで
あり且つトランジスタ５０及び５２＿はオンである。端
子ＳＹＮＣ＿と相対的に端子ＳＹＮＣ上で受取られる正
のパルスの差動同期信号は、エミッタ結合対をして従来
の態様で状態を変化させる。トランジスタ５２がオンで
あると、トランジスタ５０はターンオフされる。前の場
合における如く、トランジスタ５０及び５２＿の両方が
オフであると、電流源４７＿からの電流はトランジスタ
４８のエミッタ内に強制的に流され、ラインＯＳＹＮＣ
を高状態へ駆動させる。
【００５２】図４及び５のシステムの場合における如く
、ラインＯＳＹＮＣ上の高レベルが、差動同期信号を受
取る制御器３８内の比較器２０をしてそのノードＡを高
状態へ駆動させる。その端子ＳＹＮＣ及びＳＹＮＣ＿上
に差動同期信号を供給した制御器３８と同期した態様で
、上述したサイクルの残部と同様に、その外部コンデン
サＣｔ の迅速な充電動作及びラッチ２４及び２６のリ
セット動作の機能が発生する。
、ラインＯＳＹＮＣ上の高レベルが、差動同期信号を受
取る制御器３８内の比較器２０をしてそのノードＡを高
状態へ駆動させる。その端子ＳＹＮＣ及びＳＹＮＣ＿上
に差動同期信号を供給した制御器３８と同期した態様で
、上述したサイクルの残部と同様に、その外部コンデン
サＣｔ の迅速な充電動作及びラッチ２４及び２６のリ
セット動作の機能が発生する。
【００５３】図６乃至９に関して上述した差動同期方法
の付加的な利点は、同期端子ＳＹＮＣ及びＳＹＮＣ＿に
おける共通モードノイズが拒否され、且つ端子ＳＹＮＣ
及びＳＹＮＣ＿において信号を受取るトランジスタ５２
及び５２＿のエミッタ結合対に起因して、制御器３８の
動作に影響を与えることがないということである。この
様な共通モードノイズは、電源制御器間に比較的長いリ
ード長を有するシステムにおいてしばしば頻繁に発生す
る。従って、共通接続した同期端子上でのノイズに対す
る制御器３８の免疫性が改善されている。
の付加的な利点は、同期端子ＳＹＮＣ及びＳＹＮＣ＿に
おける共通モードノイズが拒否され、且つ端子ＳＹＮＣ
及びＳＹＮＣ＿において信号を受取るトランジスタ５２
及び５２＿のエミッタ結合対に起因して、制御器３８の
動作に影響を与えることがないということである。この
様な共通モードノイズは、電源制御器間に比較的長いリ
ード長を有するシステムにおいてしばしば頻繁に発生す
る。従って、共通接続した同期端子上でのノイズに対す
る制御器３８の免疫性が改善されている。
【００５４】上述した各実施例において、上述した如く
、最も高い内在的なオシレータ周波数を有するコントロ
ーラ即ち制御器が他の制御器を制御するので、コントロ
ーラ即ち制御器のうちの一つがマスターとして機能し且
つその他がスレーブとして機能すべく設計することなし
に、同一の電源制御器を使用するマルチ電源制御器シス
テムを構成することが可能である。従って、この様なシ
ステムの製造は簡単化されている。なぜならば、別々の
制御器タイプの在庫を維持する必要性がないからである
。更に、本システムの信頼性は著しく改善されている。 なぜならば、「マスター」制御器の故障は、単に、その
次に高い周波数の制御器が他の制御器の同期を制御する
ことを可能としており、スイッチング又はこの様な同期
のその他の制御を必要とすることがないからである。更
に、スレーブである制御器のオシレータ公差は考慮に入
れる必要がなく、従って制御器がそれらの性能仕様めい
一杯で動作させることを可能とし、従ってシステム仕様
により必要とされるもの以外のコスト高な要素を購入す
る必要性を防止している。
、最も高い内在的なオシレータ周波数を有するコントロ
ーラ即ち制御器が他の制御器を制御するので、コントロ
ーラ即ち制御器のうちの一つがマスターとして機能し且
つその他がスレーブとして機能すべく設計することなし
に、同一の電源制御器を使用するマルチ電源制御器シス
テムを構成することが可能である。従って、この様なシ
ステムの製造は簡単化されている。なぜならば、別々の
制御器タイプの在庫を維持する必要性がないからである
。更に、本システムの信頼性は著しく改善されている。 なぜならば、「マスター」制御器の故障は、単に、その
次に高い周波数の制御器が他の制御器の同期を制御する
ことを可能としており、スイッチング又はこの様な同期
のその他の制御を必要とすることがないからである。更
に、スレーブである制御器のオシレータ公差は考慮に入
れる必要がなく、従って制御器がそれらの性能仕様めい
一杯で動作させることを可能とし、従ってシステム仕様
により必要とされるもの以外のコスト高な要素を購入す
る必要性を防止している。
【００５５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 本発明の第一実施例に基づく電流モードＰ
ＷＭ電源制御器を示した概略ブロック図。
ＷＭ電源制御器を示した概略ブロック図。
【図２】 図１の制御器のオシレータの概略図。
【図３】 図２のオシレータの動作を示したタイミン
グ線図。
グ線図。
【図４】 図１のマルチ制御器を持ったシステムを示
した概略ブロック図。
した概略ブロック図。
【図５】 図４のシステムにおける制御器の同期状態
を示したタイミング線図。
を示したタイミング線図。
【図６】 本発明の第二実施例に基づく電流モードＰ
ＷＭ電源制御器を示した概略ブロック図。
ＷＭ電源制御器を示した概略ブロック図。
【図７】 図１の制御器のオシレータの概略図。
【図８】 図７の回路における差動同期パルス回路の
概略図。
概略図。
【図９】 図７のオシレータの動作を示したタイミン
グ線図。
グ線図。
２ ＰＷＭ電源制御器
４ 比較器
６ エラー増幅器
７ エラー増幅器制御回路
８ ＰＷＭフリップフロップ
１０ オシレータ
Claims (20)
- 【請求項１】 複数個の電源制御器を有するシステム
において、各電源制御器が、フィードバック信号をコマ
ンドしたレベルと比較するＰＷＭ比較器と、前記ＰＷＭ
比較器の出力に応答してパルス幅変調した信号を発生し
且つそれを前記電源制御器の出力端へ印加する回路と、
コンデンサと、オシレータとを有しており、前記オシレ
ータが、前記コンデンサへ結合されている第一端子へ結
合されている入力端を具備しており前記第一端子におけ
る電圧を受取り且つ前記電圧と第一スレッシュホールド
レベルとの比較に対応する出力を発生する第一比較器、
前記コンデンサへ結合されている第二端子へ結合されて
いる入力端を具備しており前記第二端子における電圧を
受取り且つその入力端における電圧と第二及び第三スレ
ッシュホールドレベルとの比較に対応する出力を発生す
る第二比較器、尚前記第二比較器はその入力端における
電圧が前記第二スレッシュホールドレベルを超えること
に応答してその出力を第一状態へ駆動し且つその入力端
における電圧が前記第三スレッシュホールドレベル以下
に降下するまで前記第一状態を維持し、前記第二スレッ
シュホールドレベルは前記第一スレッシュホールドレベ
ルよりも高く、且つ前記第三スレッシュホールドレベル
は前記第一スレッシュホールドレベルよりも低く、前記
第一及び第二比較器に応答して前記コンデンサへ充電用
電流を印加する充電回路、尚前記充電回路は前記第一比
較器の入力端における電圧が前記第一スレッシュホール
ドレベルを超えることに応答してイネーブルされ且つ前
記第二比較器の出力が前記第一状態にあることに応答し
てディスエーブルされ、前記第一比較器の入力端に結合
されている出力端を具備しており前記第一比較器の入力
端における電圧が前記第一スレッシュホールドレベルを
超えることに応答して同期パルスを発生するパルス発生
器回路、を有しており、前記電源制御器が、前記複数個
の電源制御器のうちの第一のものにより発生される前記
同期パルスが前記複数個の電源制御器のうちの第二のも
のにより受取られるような態様で互いに接続されている
ことを特徴とするシステム。 - 【請求項２】 請求項１において、前記パルス発生器
回路が、前記第一比較器の入力が前記第一スレッシュホ
ールドレベルを超えることに応答して前記第一端子へ前
記同期パルスを印加し、前記同期パルスは前記第一スレ
ッシュホールドレベルを超えた電圧を有しており、前記
複数個の電源制御器の前記第一端子が、前記複数個の電
源制御器のうちの第一のものにより印加される同期パル
スが前記複数個の電源制御器のうちの別のものの第一端
子において受取られるような態様で互いに接続されてい
ることを特徴とするシステム。 - 【請求項３】 請求項１において、前記パルス発生器
回路が、前記第一比較器の入力端における電圧が前記第
一スレッシュホールドレベルを超えることに応答して第
一及び第二同期端子へ差動同期パルスを印加し、且つ前
記複数個の電源制御器のうちの前記第一同期端子が互い
に共通接続されており、且つ前記複数個の電源制御器の
前記第二同期端子が互いに共通接続されていることを特
徴とするシステム。 - 【請求項４】 請求項３において、前記パルス発生器
回路が、差動増幅器を有しており、その入力端は前記第
一及び第二同期端子へ結合されており且つその出力端は
前記第一比較器の前記入力端へ結合されており、そこに
おいて、前記差動増幅器が前記第一及び第二同期端子に
おいて差動同期パルスを受取ることに応答して前記第一
スレッシュホールドレベルよりも高い電圧のパルスが発
生されることを特徴とするシステム。 - 【請求項５】 請求項１において、更に、前記複数個
の電源制御器の各々に対して、前記第一端子と前記コン
デンサとの間に結合して第一抵抗が設けられており、前
記第一抵抗は更に前記第一及び第二端子の間に結合され
ており、前記第二端子に結合されており前記第二比較器
の出力が前記第一状態にあることに応答してそこにおけ
る電圧を放電させる放電回路が設けられていることを特
徴とするシステム。 - 【請求項６】 請求項５において、更に、前記複数個
の電源制御器の各々に対して、前記コンデンサと前記第
二端子との間に結合して第二抵抗が設けられていること
を特徴とするシステム。 - 【請求項７】 請求項１において、更に、前記複数個
の電源制御器の各々に対して、マスク回路が設けられて
おり、その出力端は前記ＰＷＭ比較器の制御入力端へ結
合しており且つその入力端は前記第一比較器の出力端へ
結合しており、前記マスク回路は、前記第一比較器の入
力端における電圧が前記第一スレッシュホールドレベル
を超えることに応答して前記ＰＷＭ比較器をディスエー
ブルさせることを特徴とするシステム。 - 【請求項８】 請求項７において、前記マスク回路は
、更に、前記第二比較器の出力端へ結合されている入力
端を有しており、且つ前記第二端子における電圧が前記
第三スレッシュホールドレベル以下に降下することに応
答して前記ＰＷＭ比較器をイネーブルさせることを特徴
とするシステム。 - 【請求項９】 請求項１において、更に、前記複数個
の電源制御器の各々に対して、ディスエーブル回路が設
けられており、前記ディスエーブル回路はパルス幅変調
信号を発生するために前記回路の制御入力端へ結合され
ている出力端を具備しており、前記第一比較器の出力端
へ結合されている入力端を具備すると共に前記第二比較
器の出力端へ結合されている入力端を具備しており、前
記ディスエーブル回路は、前記第一比較器の入力端にお
ける電圧が前記第一スレッシュホールドレベルを超える
ことに応答して前記発生器回路をディスエーブルさせ且
つ前記第二端子における電圧が前記第二スレッシュホー
ルドレベルを超えることに応答して前記発生器回路をイ
ネーブルさせることを特徴とするシステム。 - 【請求項１０】 電源制御器において、フィードバッ
ク信号をコマンドしたレベルと比較するためのＰＷＭ比
較器が設けられており、前記ＰＷＭ比較器の出力に応答
してパルス幅変調信号を発生し且つそれを本電源制御器
の出力端へ印加する回路が設けられており、且つオシレ
ータが設けられており、前記オシレータにおいて、第一
端子における電圧を受取るために第一端子に結合されて
いる入力端を具備すると共に前記電圧と第一スレッシュ
ホールドレベルとの比較に対応した出力を発生する第一
比較器が設けられており、第二端子における電圧を受取
るために第二端子に結合されている入力端を具備してお
り且つその入力端における電圧と第二及び第三スレッシ
ュホールドレベルとの比較に対応する出力を発生する第
二比較器が設けられており、前記第二比較器はその入力
端における電圧が前記第二スレッシュホールドレベルを
超えることに応答してその出力を第一状態へ駆動し且つ
その入力端における電圧が前記第三スレッシュホールド
レベル以下に降下するまで前記第一状態を維持し、前記
第二スレッシュホールドレベルは前記第一スレッシュホ
ールドレベルよりも高く、且つ前記第三スレッシュホー
ルドレベルは前記第一スレッシュホールドレベルよりも
低く、前記第一及び第二比較器に応答して前記第一端子
に対して充電用電流を印加する充電回路が設けられてお
り、前記充電回路は前記第一比較器の入力端における電
圧が前記第一スレッシュホールドレベルを超えることに
応答してイネーブルされ、且つ前記第二比較器の出力が
前記第一状態にあることに応答してディスエーブルされ
、前記第一比較器の入力端へ結合した出力端を具備して
おり前記第一端子における電圧が前記第一スレッシュホ
ールドレベルを超えることに応答して同期パルスを発生
するパルス発生器回路が設けられている、ことを特徴と
する電源制御器。 - 【請求項１１】 請求項１０において、更に、前記第
一及び第二端子に結合してコンデンサが設けられている
ことを特徴とする電源制御器。 - 【請求項１２】 請求項１１において、更に、前記第
一端子と前記コンデンサとの間に接続して第一抵抗が設
けられており、前記第一抵抗が前記第一及び第二端子の
間に接続されるような態様で前記第二端子が前記コンデ
ンサへ結合されていることを特徴とする電源制御器。 - 【請求項１３】 請求項１０において、更に、前記第
二端子に結合されており前記第二比較器の出力が前記第
一状態にあることに応答して前記第二端子における電圧
を放電させる放電回路が設けられていることを特徴とす
る電源制御器。 - 【請求項１４】 請求項１３において、更に、前記第
一及び第二端子に結合してコンデンサが設けられており
、前記第一端子と前記コンデンサとの間に接続して第一
抵抗が設けられており、前記第一抵抗が前記第一及び第
二端子の間に接続される態様で前記第二端子が前記コン
デンサへ結合されていることを特徴とする電源制御器。 - 【請求項１５】 請求項１４において、更に、前記コ
ンデンサと前記第二端子との間に接続して第二抵抗が設
けられていることを特徴とする電源制御器。 - 【請求項１６】 請求項１０において、更に、前記Ｐ
ＷＭ比較器の制御入力端へ結合されている出力端を具備
しており且つ前記第一比較器の出力端へ結合されている
入力端を具備しており前記第一比較器の入力端における
電圧が前記第一スレッシュホールドレベルを超えること
に応答して前記ＰＷＭ比較器をディスエーブルさせるマ
スク回路が設けられていることを特徴とする電源制御器
。 - 【請求項１７】 請求項１６において、前記マスク回
路は、更に、前記第二比較器の出力端へ結合されている
入力端を具備しており、且つ、前記第二端子における電
圧が前記第三スレッシュホールドレベル以下に降下する
ことに応答して前記ＰＷＭ比較器をイネーブルさせるこ
とを特徴とする電源制御器。 - 【請求項１８】 請求項１０において、前記パルス発
生器回路が、前記第一比較器の入力端における電圧が前
記第一スレッシュホールドレベルを超えることに応答し
て、前記第一端子へ前記同期パルスを印加することを特
徴とする電源制御器。 - 【請求項１９】 請求項１０において、前記パルス発
生器回路が、前記第一比較器の入力端における電圧が前
記第一スレッシュホールドレベルを超えることに応答し
て差動同期パルスを第一及び第二同期端子へ印加するこ
とを特徴とする電源制御器。 - 【請求項２０】 請求項１９において、前記パルス発
生器回路が差動増幅器を有しており、前記差動増幅器は
、前記第一及び第二同期端子へ結合されている入力端を
具備すると共に前記第一比較器の入力端へ結合されてい
る出力端を具備しており、そこにおいて、前記差動増幅
器が前記第一及び第二同期端子において差動同期パルス
を受取ることに応答して前記第一スレッシュホールドレ
ベルよりも高い電圧パルスが発生されることを特徴とす
る電源制御器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/665,813 US5142217A (en) | 1991-03-07 | 1991-03-07 | Synchronizable power supply controller and a system incorporating the same |
| US665813 | 1991-03-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355660A true JPH04355660A (ja) | 1992-12-09 |
Family
ID=24671667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048929A Pending JPH04355660A (ja) | 1991-03-07 | 1992-03-05 | 同期可能な電源制御器及びそれを組込んだシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5142217A (ja) |
| EP (1) | EP0503806B1 (ja) |
| JP (1) | JPH04355660A (ja) |
| KR (1) | KR920018559A (ja) |
| DE (1) | DE69229076T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006121065A1 (ja) * | 2005-05-11 | 2006-11-16 | Murata Manufacturing Co., Ltd. | Ｄｃ－ｄｃコンバータおよび電源装置 |
| JP2017520998A (ja) * | 2014-06-23 | 2017-07-27 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多チャネル電源コントローラにおけるアクティブクロストーク低減回路及び方法 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355077A (en) * | 1992-04-27 | 1994-10-11 | Dell U.S.A., L.P. | High efficiency regulator with shoot-through current limiting |
| US5672988A (en) * | 1994-04-15 | 1997-09-30 | Linear Technology Corporation | High-speed switching regulator drive circuit |
| US5508650A (en) * | 1995-03-30 | 1996-04-16 | Maxim Integrated Products, Inc. | Dual feature input/timing pin |
| US5781058A (en) * | 1995-08-30 | 1998-07-14 | Cherry Semiconductor Corporation | Totem pole driver with cross conduction protection and default low impedance state output |
| US5841313A (en) * | 1995-08-30 | 1998-11-24 | Cherry Semiconductor Corporation | Switch with programmable delay |
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