JP3104718B2 - Shift register and image sensor using the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、データパルスをシフ
ト動作により移動させるシフトレジスタに係り、特に、
ファクシミリやイメージスキャナ等のイメージセンサの
駆動回路として用いられるシフトレジスタの改良に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register for moving a data pulse by a shift operation, and more particularly, to a shift register.
The present invention relates to improvement of a shift register used as a driving circuit of an image sensor such as a facsimile or an image scanner.

【０００２】[0002]

【従来の技術】従来、パルス信号を時系列的にシフトさ
せて出力する装置としてシフトレジスタが用いられてい
るが、例えば、受光素子が一列に配設された一次元イメ
ージセンサを駆動する場合のように、数百〜数千ビット
もの極めて多数のシフトパルス出力端子を必要とする分
野では、複数のシフトレジスタチップを用い、各シフト
レジスタチップ間でデータ入力とデータ出力とを接続す
る所謂カスケード接続構成とし、所望のシフトパルス出
力数が得られるシフトレジスタユニットを実現してい
る。2. Description of the Related Art Conventionally, a shift register has been used as a device for shifting a pulse signal in time series and outputting the signal. For example, a shift register is used for driving a one-dimensional image sensor in which light receiving elements are arranged in a line. In a field requiring an extremely large number of shift pulse output terminals of hundreds to thousands of bits, a so-called cascade connection is used in which a plurality of shift register chips are used and data input and data output are connected between the shift register chips. With this configuration, a shift register unit that can obtain a desired number of shift pulse outputs is realized.

【０００３】このようなシフトレジスタユニットにおい
て、１つのシフトレジスタチップの内部構成は、図１１
に示すように、複数のＤフリップフロップ３１を順次直
列接続したものである。そして、各Ｄフリップフロップ
３１はデータ入力端子Ｄ、クロック入力端子ＣＫ及びシ
フト出力端子Ｑを備え、後段のＤフリップフロップ３１
のデータ入力端子Ｄと前段のＤフリップフロップ３１の
シフト出力端子Ｑとが夫々接続され、各Ｄフリップフロ
ップ３１のクロック入力端子ＣＫは共通化されてバッフ
ァ５１の出力端子ＯＵＴに接続されている。In such a shift register unit, the internal structure of one shift register chip is shown in FIG.
As shown in FIG. 1, a plurality of D flip-flops 31 are connected in series. Each of the D flip-flops 31 has a data input terminal D, a clock input terminal CK, and a shift output terminal Q.
The data input terminal D is connected to the shift output terminal Q of the preceding D flip-flop 31, and the clock input terminal CK of each D flip-flop 31 is shared and connected to the output terminal OUT of the buffer 51.

【０００４】更に、先頭のＤフリップフロップのデータ
入力端子Ｄはチップの入力端子Ａに接続され、最終のＤ
フリップフロップのシフト出力端子Ｑはチップの出力端
子Ｂに接続され、バッファ５１の入力端子ＩＮはチップ
の入力端子ＣＫＩＮに接続されている。また、各Ｄフリ
ップフロップのシフト出力端子Ｑは、チップの出力端子
Ｑ１〜Ｑｎに接続されてシフトレジスタチップを構成し
ている。更に、各シフトレジスタチップのチップ出力端
子Ｂとチップ入力端子Ａとが夫々接続され、チップ入力
端子ＣＫＩＮが共通化されてクロック信号ＳＹＳＣＫが
入力されると共に、先頭のチップ入力端子Ａにはスター
ト信号が入力されるようになっている。Further, the data input terminal D of the first D flip-flop is connected to the input terminal A of the chip,
The shift output terminal Q of the flip-flop is connected to the output terminal B of the chip, and the input terminal IN of the buffer 51 is connected to the input terminal CKIN of the chip. The shift output terminal Q of each D flip-flop is connected to the output terminals Q1 to Qn of the chip to form a shift register chip. Further, a chip output terminal B and a chip input terminal A of each shift register chip are respectively connected, a chip input terminal CKIN is shared, a clock signal SYSCK is input, and a start signal is input to the first chip input terminal A. Is entered.

【０００５】このような従来のシフトレジスタユニット
によれば、図１２のタイミングチャートに示すように、
前記バッファ５１の入力端子ＩＮ及び任意のＤフリップ
フロップ３１のデータ入力端子Ｄに、クロック６１及び
データ入力パルス６２が夫々入力されると、当該Ｄフリ
ップフロップ３１のシフト出力端子Ｑからは前記データ
入力パルス６２をシフトしたデータ出力パルス６３が出
力され、このデータ出力パルス６３が次段のＤフリップ
フロップ３１のデータ入力となり、次段のデータ出力パ
ルス６４が出力される。According to such a conventional shift register unit, as shown in a timing chart of FIG.
When a clock 61 and a data input pulse 62 are input to the input terminal IN of the buffer 51 and the data input terminal D of an arbitrary D flip-flop 31, respectively, the data input from the shift output terminal Q of the D flip-flop 31 is performed. A data output pulse 63 obtained by shifting the pulse 62 is output, and this data output pulse 63 becomes a data input of the D flip-flop 31 of the next stage, and a data output pulse 64 of the next stage is output.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、データ
出力パルスが出力されているのは全てのシフトレジスタ
チップ中１チップの１ビットのみで、それ以外のチップ
は出力が全てグランドにもかかわらず、チップ内部のバ
ッファ５１が常時クロック入力されているために永続的
に動作している。このとき、バッファ５１では、図１２
の波形６７のように、クロックの立ち上がり及び立ち下
がりでの電流消費がスイッチングノイズとなって発生す
るが、全てのシフトレジスタチップにおいても逐次発生
するため、同時期に総チップ数分のスイッチングノイズ
が重なり合うことになり、システムのＳ／Ｎ比を低下さ
せるという技術的課題が生じてしまう。However, the data output pulse is output only to one bit of one chip among all the shift register chips, and the other chips output the data pulse even though the output is all ground. Since the internal buffer 51 is always clocked, it operates permanently. At this time, in the buffer 51, FIG.
As shown in waveform 67, the current consumption at the rise and fall of the clock occurs as switching noise, but also occurs sequentially in all shift register chips, so that switching noise for the total number of chips is generated at the same time. The overlap causes the technical problem of lowering the S / N ratio of the system.

【０００７】また、上述した従来のシフトレジスタをイ
メージセンサに適用した場合には、シフトレジスタで発
生する前記スイッチングノイズが画像信号に重畳してイ
メージセンサ出力のＳ／Ｎ比が悪くなるという技術的課
題につながってしまう。Further, when the above-mentioned conventional shift register is applied to an image sensor, the switching noise generated in the shift register is superimposed on an image signal, and the S / N ratio of the image sensor output deteriorates. It leads to an issue.

【０００８】この発明は上記実情に鑑みてなされたもの
で、複数個のシフトレジスタチップを用いて任意のビッ
ト数分のシフトパルス出力を時系列的に得るシフトレジ
スタユニットに対し、スイッチングノイズを低減させ、
システムのＳ／Ｎ比を高めるようにしたシフトレジスタ
及びこれを用いたＳ／Ｎ比の高いイメージセンサを提供
するものである。The present invention has been made in view of the above circumstances, and reduces switching noise in a shift register unit that obtains a shift pulse output of an arbitrary number of bits in a time series using a plurality of shift register chips. Let
It is an object of the present invention to provide a shift register for improving the S / N ratio of a system and an image sensor having a high S / N ratio using the shift register.

【０００９】[0009]

【課題を解決するための手段】すなわち、この発明に係
るシフトレジスタは、図１に示すように、データ入力端
子Ｄ、クロック入力端子ＣＫ及び出力端子Ｑを有するＤ
フリップフロップＤＦＦを多段配列し、前段側のＤフリ
ップフロップＤＦＦの出力端子Ｑと後段側のＤフリップ
フロップＤＦＦのデータ入力端子Ｄとを順次接続すると
共に、各ＤフリップフロップＤＦＦのクロック入力端子
ＣＫを共通にした複数のシフトレジスタチップからなる
シフトレジスタを前提とし、各シフトレジスタチップに
は、シフト動作の先頭のＤフリップフロップＤＦＦのデ
ータ入力端子Ｄへの入力パルスによって各Ｄフリップフ
ロップＤＦＦへクロックを供給するクロック供給制御手
段１と、外部からの入力停止パルスにより各Ｄフリップ
フロップＤＦＦへのクロック供給を停止するクロック供
給停止制御手段２とを備えるものを前提としている。そ
して、一のシフトレジスタチップ（ｋ）への入力停止パ
ルスは、次のシフトレジスタチップ（ｋ+１）のＤフリ
ップフロップ（ＤＤＦ）の出力信号（Ｑ）であるもの、
好ましくは、一のシフトレジスタチップ（ｋ）への入力
停止パルスは、次のシフトレジスタチップ（ｋ+１）の
二段目のＤフリップフロップ（ＤＤＦ）の出力信号（Ｑ
２）であるものである。 That is, as shown in FIG. 1, a shift register according to the present invention has a data input terminal D, a clock input terminal CK and an output terminal Q.
The flip-flops DFF are arranged in multiple stages, the output terminal Q of the preceding D flip-flop DFF and the data input terminal D of the succeeding D flip-flop DFF are sequentially connected, and the clock input terminal CK of each D flip-flop DFF is connected. Assuming a shift register including a plurality of common shift register chips, each shift register chip applies a clock to each D flip-flop DFF by an input pulse to the data input terminal D of the first D flip-flop DFF of the shift operation. and supplies the clock supply control means 1, it is assumed shall a clock supply stop control means (2) for stopping the clock supply to each D flip-flops DFF by input stop pulses from the outside. So
To stop input to one shift register chip (k).
Lus is the D free of the next shift register chip (k + 1).
An output signal (Q) of a flip-flop (DDF),
Preferably, an input to one shift register chip (k)
The stop pulse is applied to the next shift register chip (k + 1).
The output signal (Q) of the second-stage D flip-flop (DDF)
2).

【００１０】このような技術的手段においては、上述し
たシフトレジスタを利用し、基板上に配設された受光素
子アレイの各受光素子に対する駆動パルスを発生させる
ようにしたイメージセンサを構成することが可能であ
る。In such a technical means, an image sensor which generates a drive pulse for each light receiving element of a light receiving element array provided on a substrate by utilizing the above-described shift register may be constituted. It is possible.

【００１１】[0011]

【作用】上述したような技術的手段によれば、シフトレ
ジスタを構成する各シフトレジスタチップにおいては、
クロック供給制御手段１がシフト動作の先頭のＤフリッ
プフロップのデータ入力端子への入力パルスによって各
Ｄフリップフロップへクロックを供給し、クロック供給
停止制御手段２が外部からの入力停止パルスにより各Ｄ
フリップフロップへのクロック供給を停止する。このた
め、複数のシフトレジスタチップを用いても、クロック
供給の必要ないシフトレジスタチップに対してクロック
の供給を停止することが可能になり、最大限、パルスの
シフト動作をしているシフトレジスタチップ（必要に応
じてこれに隣接して接続されているシフトレジスタチッ
プ）のみクロックを供給するようにすればよく、その
分、クロックが供給されているシフトレジスタチップし
かスイッチングノイズが発生せず、スイッチングノイズ
が低減する。According to the technical means as described above, in each shift register chip constituting the shift register,
The clock supply control means 1 supplies a clock to each D flip-flop by an input pulse to the data input terminal of the first D flip-flop in the shift operation, and the clock supply stop control means 2 supplies each D flip-flop by an external input stop pulse.
Stop the clock supply to the flip-flop. Therefore, even if a plurality of shift register chips are used, the supply of the clock to the shift register chip that does not need the clock supply can be stopped, and the shift register chip performing the pulse shift operation to the maximum can be provided. (If necessary, only the shift register chip connected adjacent to the shift register chip) needs to supply the clock, and only the shift register chip to which the clock is supplied generates switching noise. Noise is reduced.

【００１２】[0012]

【実施例】以下、添付図面に示す実施例に基づいてこの
発明を詳細に説明する。図２はこの発明が適用されるシ
フトレジスタチップの一実施例を示す。同図において、
シフトレジスタチップは、Ｄフリップフロップ３１（デ
ータ入力端子Ｄ，クロック入力端子ＣＫ，シフト出力端
子Ｑを具備）を複数個直列に接続し、各Ｄフリップフロ
ップ３１のクロック入力端子ＣＫを共通化し、各クロッ
ク入力端子ＣＫと、図３に示される回路構成をとる付加
回路３２のＯＵＴ端子とを接続した構成となっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the embodiments shown in the accompanying drawings. FIG. 2 shows an embodiment of a shift register chip to which the present invention is applied. In the figure,
The shift register chip has a plurality of D flip-flops 31 (including a data input terminal D, a clock input terminal CK, and a shift output terminal Q) connected in series, and a common clock input terminal CK of each D flip-flop 31. The configuration is such that the clock input terminal CK is connected to the OUT terminal of the additional circuit 32 having the circuit configuration shown in FIG.

【００１３】また、この実施例におけるシフトレジスタ
チップの入出力端子としては、シフトパルス出力端子Ｑ
１〜Ｑｎ、データ入力端子Ａ、Ｑ２の出力を分岐して別
端子として設けたＣＳＡ、Ｑｎの出力を分岐して別端子
として設けたデータ出力端子Ｂ、クロック入力端子ＣＫ
ＩＮ、Ｄフリップフロップ３１へのクロック供給を停止
させるためのパルスを入力する端子ＣＳＢ、並びに、付
加回路３２の初期設定を行うパルスを入力する端子ＣＬ
Ｒがある。The input / output terminals of the shift register chip in this embodiment include a shift pulse output terminal Q
1 to Qn, CSA provided by branching outputs of data input terminals A and Q2 and provided as separate terminals, data output terminal B provided by branching outputs of Qn and provided as separate terminals, and clock input terminal CK
A terminal CSB for inputting a pulse for stopping clock supply to the IN and D flip-flops 31 and a terminal CL for inputting a pulse for initializing the additional circuit 32
There is R.

【００１４】更に、上記付加回路３２の具体的構成を図
３に示す。同図において、ＩＮ端子がインバータ３２１
を介してＮＯＲ回路３２４の一方の入力端子に直列接続
され、ＮＯＲ回路３２４のもう一方の端子にはＮＯＲ回
路３２３及びＮＯＲ回路３２８にて構成されるＳＲラッ
チ３２９の出力ｂが入力されており、ＮＯＲ回路３２４
の出力端がＯＵＴ端子に接続されている。ここで、Ａ端
子はインバータ３２５を介してＮＯＲ回路３２２の一方
の入力端子に接続されると共に、ＩＮ端子から分岐した
信号がＮＯＲ回路３２２の他の入力端子に入力され、Ｎ
ＯＲ回路３２２の出力が上記ＮＯＲ回路３２３の一方の
入力（セット入力に相当する）になっている。また、Ｃ
ＳＢ端子はインバータ３２６及び３２７を介してＮＯＲ
回路３２８の３つの内の一つの入力端子に接続され、Ｃ
ＬＲ端子はＮＯＲ回路３２８の３つの内の他の一つ入力
端子に接続され、ＣＳＢ端子及びＣＬＲ端子からの信号
がＮＯＲ回路３２８の入力（リセット入力に相当する）
になっている。尚、ＮＯＲ回路３２４はバッファとして
の役割を果たすよう電流供給能力が大きくなる回路構成
をとっている。FIG. 3 shows a specific configuration of the additional circuit 32. In the figure, an IN terminal is connected to an inverter 321.
Is connected in series to one input terminal of a NOR circuit 324, and the other terminal of the NOR circuit 324 receives an output b of an SR latch 329 composed of a NOR circuit 323 and a NOR circuit 328. NOR circuit 324
Are connected to the OUT terminal. Here, the A terminal is connected to one input terminal of the NOR circuit 322 via the inverter 325, and a signal branched from the IN terminal is input to the other input terminal of the NOR circuit 322.
The output of the OR circuit 322 is one input (corresponding to a set input) of the NOR circuit 323. Also, C
The SB terminal is NOR via inverters 326 and 327.
Connected to one of three input terminals of circuit 328,
The LR terminal is connected to another one of the three input terminals of the NOR circuit 328, and signals from the CSB terminal and the CLR terminal are input to the NOR circuit 328 (corresponding to a reset input).
It has become. The NOR circuit 324 has a circuit configuration in which the current supply capability is increased so as to play a role as a buffer.

【００１５】そしてまた、上記付加回路３２のＩＮ端子
は、前記シフトレジスタチップのＣＫＩＮ端子に接続さ
れ、Ａ端子は前記データ入力端子Ａに、ＣＳＢ端子は前
記クロック停止パルス入力端子ＣＳＢに、ＣＬＲ端子は
前記初期設定パルス入力端子ＣＬＲに夫々接続されてい
る。The IN terminal of the additional circuit 32 is connected to the CKIN terminal of the shift register chip, the A terminal is connected to the data input terminal A, the CSB terminal is connected to the clock stop pulse input terminal CSB, and the CLR terminal. Are respectively connected to the initial setting pulse input terminal CLR.

【００１６】次に、このシフトレジスタチップの動作に
ついて図４のタイミングチャートを参照しながら説明す
る。動作に先立ち、端子Ａ及び端子ＣＳＢへの入力が共
に［Ｌ（Ｌｏｗの略，以下同様）］で信号１１のパルス
が図３のＣＬＲ端子に入力されると、ＳＲラッチ３２９
はリセット動作となり、ｂ点は［Ｈ（Ｈｉｇｈの略，以
下同様）］となる。Next, the operation of the shift register chip will be described with reference to the timing chart of FIG. Prior to the operation, when both the input to the terminal A and the input to the terminal CSB are [L (abbreviation of Low, the same applies hereinafter)] and the pulse of the signal 11 is input to the CLR terminal of FIG.
Is a reset operation, and point b becomes [H (abbreviation of High, the same applies hereinafter)].

【００１７】この状態において、データパルス１３が端
子Ａに入力すると、ＮＯＲ回路３２２によりクロック１
２が［Ｌ］且つデータパルス１３が［Ｈ］の時のみパル
スが発生する。従って、ａ点には波形１５が現れ、ＳＲ
ラッチ３２９がセット動作となり、ｂ点は［Ｌ］とな
る。In this state, when the data pulse 13 is input to the terminal A, the NOR circuit 322 outputs the clock 1
A pulse is generated only when 2 is [L] and the data pulse 13 is [H]. Therefore, the waveform 15 appears at the point a,
The latch 329 performs the set operation, and the point b becomes [L].

【００１８】このとき、ＮＯＲ回路３２４によりクロッ
ク１２の反転波形（図示せず）とｂ点の波形（波形１
６）のＮＯＲにより、波形１７のように、ＯＵＴ端子に
クロックに相当する波形が出力される。この信号が各Ｄ
フリップフロップ３１のシフトクロックとなるので、ｂ
点が［Ｌ］となった時点から所謂シフトレジスタとして
の動作を開始することとなる。尚、図４の波形１８〜２
１はシフト動作をしているパルスを表している。At this time, the inverted waveform of the clock 12 (not shown) and the waveform at the point b (waveform 1)
By the NOR of 6), a waveform corresponding to the clock is output to the OUT terminal as shown by a waveform 17. This signal is
Since it becomes the shift clock of the flip-flop 31, b
The operation as a so-called shift register is started from the point when the point becomes [L]. The waveforms 18 to 2 in FIG.
1 represents a pulse performing a shift operation.

【００１９】次に、シフト動作をしているシフトレジス
タチップにおいて、１４に示すパルスが付加回路３２の
ＣＳＢ端子に入力されると、当該信号はインバータ３２
６、３２７を介してＮＯＲ回路３２８に入力されること
になり、この結果、ＳＲラッチ３２９はリセット動作と
なり、ｂ点は［Ｈ］となる。このため、出力端子ＯＵＴ
は［Ｌ］となり、各Ｄフリップフロップ３１へのクロッ
ク供給が停止される。Next, in the shift register chip performing the shift operation, when the pulse shown at 14 is input to the CSB terminal of the additional circuit 32, the signal is applied to the inverter 32.
6 and 327 to the NOR circuit 328. As a result, the SR latch 329 performs a reset operation, and the point b becomes [H]. Therefore, the output terminal OUT
Becomes [L], and the clock supply to each D flip-flop 31 is stopped.

【００２０】この実施例において、ＣＳＢ端子に入力す
るパルスのタイミングは、シフト動作の途中でパルスを
入力すると、Ｄフリップフロップ３１の動作が保持され
てしまうので、シフトレジスタチップの最終出力Ｑｎに
現れるパルスが立ち下がってから、望ましくは、１クロ
ック分後に立ち上がるようなパルスを入力するのがよ
い。このようなパルスは次段のシフトレジスタチップの
Ｑ２出力にほかならないので、このＱ２の信号が分岐さ
れてＣＳＡ端子に出力され、前段のシフトレジスタチッ
プのＣＳＢ端子に入力されるようになっている。In this embodiment, the timing of the pulse input to the CSB terminal appears on the final output Qn of the shift register chip because the operation of the D flip-flop 31 is maintained if the pulse is input during the shift operation. It is preferable to input a pulse which rises one clock after the pulse falls. Since such a pulse is nothing but the output of Q2 of the shift register chip of the next stage, the signal of Q2 is branched and output to the CSA terminal, and is input to the CSB terminal of the previous shift register chip. .

【００２１】次に、上述した構成のシフトレジスタチッ
プを複数用いて構成された任意のビット数のシフトレジ
スタユニットの具体例を図５に示す。同図において、各
シフトレジスタチップ４１同士は、端子ＣＳＢと端子Ｃ
ＳＡ、及び、端子Ｂと端子Ａとを夫々接続し、ＣＬＲ端
子及びＣＫＩＮ端子を夫々共通化して接続したものにな
っている。そして、スタートパルスは端子４５に、クリ
アパルスは端子４６に、クロックパルスは端子４７に夫
々入力される。また、端子４８には該シフトレジスタチ
ップの最終出力Ｑｎに現れるパルスが立ち下がってか
ら、望ましくは１クロック分後に立ち上がるようなパル
ス（この実施例では次段のシフトレジスタチップのＱ２
出力）が入力される。尚、端子４８に入力されるパルス
と同タイミングで反転出力されたパルスを端子４６に入
力するようにしてもよい。Next, FIG. 5 shows a specific example of a shift register unit having an arbitrary number of bits configured by using a plurality of shift register chips having the above-described configuration. In the figure, each shift register chip 41 has a terminal CSB and a terminal C
The terminal SA is connected to the terminal B and the terminal A, and the CLR terminal and the CKIN terminal are connected in common. The start pulse is input to the terminal 45, the clear pulse is input to the terminal 46, and the clock pulse is input to the terminal 47. A pulse which appears at the terminal 48 after a pulse appearing at the final output Qn of the shift register chip falls and preferably rises one clock later (in this embodiment, Q2 of the shift register chip of the next stage).
Output) is input. Note that a pulse inverted and output at the same timing as the pulse input to the terminal 48 may be input to the terminal 46.

【００２２】このようなシフトレジスタユニットにおい
て、端子４５より入力されたパルスがクロックに同期し
てシフト動作を行い、シフトパルスは端子４２に出力さ
れる。各シフトレジスタチップの最終ビットにシフトパ
ルスが出力された後に続く動作は、カスケード接続され
ているために、あるチップから次のチップへ（端子Ｂか
ら次チップの端子Ａへ）データが渡された後に、次チッ
プからクロック停止用パルスが戻されて（次チップＣＳ
Ａ端子から前チップＣＳＢ端子へ）前チップのクロック
を停止する。このため、同時期に付加回路３２がクロッ
クを各Ｄフリップフロップ３１へ供給しているシフトレ
ジスタチップの数は総チップ中最大２チップである。す
なわち、次のチップへデータを渡してクロック供給停止
になるまでの約２クロック分の期間のみ２チップ同時に
動作することになり、通常は１チップしか動作していな
い。In such a shift register unit, a pulse input from a terminal 45 performs a shift operation in synchronization with a clock, and a shift pulse is output to a terminal 42. In the operation following the output of the shift pulse to the last bit of each shift register chip, data is passed from one chip to the next chip (from terminal B to terminal A of the next chip) because of the cascade connection. Later, the clock stop pulse is returned from the next chip (next chip CS
(From terminal A to previous chip CSB terminal) Stop the clock of the previous chip. For this reason, the number of shift register chips for which the additional circuit 32 supplies the clock to each D flip-flop 31 at the same time is a maximum of two chips among the total chips. That is, two chips are simultaneously operated only for a period of about two clocks from when data is transferred to the next chip until the clock supply is stopped, and normally only one chip is operated.

【００２３】従って、従来、スイッチングノイズがチッ
プ内部のクロックバッファによって同時期に発生して重
なり合い、シフトレジスタチップの使用数に従い増大し
ていたが、この実施例にあっては、チップ数に関わらず
最大２チップ分となり、大幅に低減することができる。
その結果、シフトレジスタユニットを用いたシステムの
Ｓ／Ｎ比を向上させることが可能である。Therefore, conventionally, switching noise is generated and overlapped at the same time by the clock buffer inside the chip and increases according to the number of shift register chips used. In this embodiment, however, the switching noise is increased regardless of the number of chips. This is a maximum of two chips, which can be greatly reduced.
As a result, it is possible to improve the S / N ratio of the system using the shift register unit.

【００２４】次に、この実施例に係るシフトレジスタユ
ニットを用いたイメージセンサの具体例を図６，図７に
示す。同図において、イメージセンサの受光素子４９は
通常数千ビット等多数個配列されており、各受光素子４
９はフォトダイオードＰＤとブロッキングダイオードＢ
Ｄとを互いに逆極性になるように対向接続したものであ
る。そして、これらの受光素子４９を駆動するシフトパ
ルス発生装置としてのシフトレジスタユニットは図５に
示す構成（複数のシフトレジスタチップをカスケード接
続したもの）を採用している。Next, a specific example of an image sensor using the shift register unit according to this embodiment is shown in FIGS. In the figure, a large number of light receiving elements 49 of the image sensor are usually arranged, for example, several thousand bits.
9 is a photodiode PD and a blocking diode B
And D are oppositely connected to each other so as to have opposite polarities. A shift register unit as a shift pulse generator for driving these light receiving elements 49 employs the configuration shown in FIG. 5 (a plurality of shift register chips cascaded).

【００２５】この実施例において、各受光素子４９のブ
ロッキングダイオードＢＤは各シフトレジスタチップ４
１のシフトパルス出力端子と個別電極４２を介して接続
され、また、各受光素子４９のフォトダイオードＰＤは
共通電極４３を介して電荷読出回路４４に出力されてい
る。In this embodiment, the blocking diode BD of each light receiving element 49 is connected to each shift register chip 4
One shift pulse output terminal is connected via the individual electrode 42, and the photodiode PD of each light receiving element 49 is output to the charge readout circuit 44 via the common electrode 43.

【００２６】このような構成のイメージセンサにおい
て、駆動パルスが時系列的に各受光素子４９に印加され
ることで、光電変換による光電流が共通電極４３に流
れ、電荷読出回路４４を介して画像信号が取り出され
る。このとき、上述した構成のシフトレジスタユニット
を採用したため、従来、スイッチングノイズがチップ内
部のクロックバッファによって同時期に発生して重なり
合い、シフトレジスタチップの使用数に従い増大して画
像信号に重畳していたが、この実施例に係るイメージセ
ンサにあっては、チップ数にかかわらず最大シフトレジ
スタチップの２チップ分となり、大幅に低減されイメー
ジセンサの画像出力のＳ／Ｎ比の向上を図ることができ
る。In the image sensor having such a configuration, when a driving pulse is applied to each light receiving element 49 in a time series, a photocurrent due to photoelectric conversion flows to the common electrode 43, and the image is transmitted through the charge readout circuit 44. The signal is extracted. At this time, since the shift register unit having the above-described configuration is employed, conventionally, switching noise is generated and overlapped by the clock buffer inside the chip at the same time, and the switching noise increases according to the number of shift register chips used and is superimposed on the image signal. However, in the image sensor according to the present embodiment, the maximum number of shift register chips is two chips regardless of the number of chips, which is greatly reduced and the S / N ratio of the image output of the image sensor can be improved. .

【００２７】また、上記実施例に係るシフトレジスタユ
ニットあっては、最大限、シフトレジスタチップ２チッ
プにクロックが供給されて当該２チップが同時に動作す
るようになっているが、これに限られるものではなく、
例えばシフトレジスタチップ１チップのみクロックを供
給し、他のシフトレジスタチップへのクロック供給を停
止するようなシステム（変形例）を構築することも可能
である。In the shift register unit according to the above-described embodiment, the clock is supplied to the two shift register chips at the maximum and the two chips operate simultaneously, but the present invention is not limited to this. not,
For example, it is also possible to construct a system (modification) in which a clock is supplied to only one shift register chip and clock supply to other shift register chips is stopped.

【００２８】この場合、例えば付加回路３２のクロック
停止信号端子へシフトレジスタチップの最終出力Ｑｎを
フィードバックするようにし、付加回路３２で同期クリ
ア信号を作り、各フリップフロップの出力Ｑｉ（ｉ＝１
〜ｎ）をクリア動作により立ち下げるようにすればよ
い。In this case, for example, the final output Qn of the shift register chip is fed back to the clock stop signal terminal of the additional circuit 32, a synchronous clear signal is generated by the additional circuit 32, and the output Qi of each flip-flop (i = 1)
To n) may be caused to fall by a clear operation.

【００２９】具体的な回路例を図８及び図９に示す。
尚、実施例と同様な構成要素については実施例と同様な
符号を付してここではその詳細な説明を省略する。同図
において、付加回路３２は、Ｄフリップフロップ３３
０、インバータ３３１，３３２、３３３、ＮＯＲ回路３
３４〜３３８、ＯＲ回路３３９にて構成されており、上
記インバータ３３２にシフトレジスタチップの最終出力
Ｑｎを入力する一方、上記Ｄフリップフロップ３３０の
クロック入力端子ＣＫにクロック信号を、そのデータ入
力端子ＤにはＮＯＲ回路３３４出力を、出力端子Ｑから
の出力信号をＯＲ回路３３９の一方の入力端子に入力す
るようにし、上記ＯＲ回路３３９の出力ＣＬＲＯＵＴを
同期クリア信号として取り出すようにしたものである。
尚、この回路の各部の具体的な動作タイミングを図１０
に示す。FIGS. 8 and 9 show specific circuit examples.
The same components as those of the embodiment are denoted by the same reference numerals as those of the embodiment, and the detailed description thereof will be omitted. In the figure, an additional circuit 32 includes a D flip-flop 33
0, inverters 331, 332, 333, NOR circuit 3
34 to 338 and an OR circuit 339. The final output Qn of the shift register chip is input to the inverter 332, a clock signal is input to the clock input terminal CK of the D flip-flop 330, and the data input terminal D , The output signal of the NOR circuit 334, the output signal from the output terminal Q is input to one input terminal of the OR circuit 339, and the output CLROUT of the OR circuit 339 is extracted as a synchronous clear signal.
The specific operation timing of each part of this circuit is shown in FIG.
Shown in

【００３０】ここで、実施例と変形例との性能を評価す
ると、変形例にあっては、シフトレジスタチップの最終
出力Ｑｎのみ立下りがシフト動作によるものではなく、
クリア動作によるので、立下り特性が他出力と若干異な
るが、実施例にあっては、シフトレジスタチップの最終
出力Ｑｎの立下り特性もシフト動作によるものにするこ
とができる分、シフトレジスタチップのシフト動作を安
定させることができる。Here, when the performances of the embodiment and the modified example are evaluated, in the modified example, the falling of only the final output Qn of the shift register chip is not caused by the shift operation.
Although the fall characteristic is slightly different from other outputs because of the clear operation, in the embodiment, the fall characteristic of the final output Qn of the shift register chip can be made by the shift operation, so that the shift register chip has The shift operation can be stabilized.

【００３１】また、変形例にあっては、同期クリア信号
を作るＤフリップフロップ３３０が常時動作し続けるの
で、その分、クロックノイズの発生原因になる可能性を
包含しているが、実施例にあっては、変形例のようなＤ
フリップフロップ３３０を具備していないので、そのよ
うな懸念は全くない。Further, in the modified example, the D flip-flop 330 for generating the synchronous clear signal always operates, so that the possibility of causing clock noise is included. If so, D
Since there is no flip-flop 330, there is no such concern.

【００３２】[0032]

【発明の効果】以上説明してきたように、本発明によれ
ば、複数のシフトレジスタチップからなるシフトレジス
タにおいて、クロック供給の不要なシフトレジスタチツ
プに対するクロックの供給を停止させるようにしたの
で、複数個のシフトレジスタチップを用いても、クロッ
ク供給の必要なシフトレジスタチップのみにクロック供
給を選択的に行うことができ、その分、クロック供給に
伴って発生するスイッチングノイズを低減させることが
でき、システムのＳ／Ｎ比を向上させることができる。As described above, according to the present invention, in a shift register composed of a plurality of shift register chips, the supply of a clock to a shift register chip that does not need to supply a clock is stopped. Even if the number of shift register chips is used, the clock supply can be selectively performed only to the shift register chip that needs the clock supply, and accordingly, the switching noise generated due to the clock supply can be reduced, The S / N ratio of the system can be improved.

【００３３】また、請求項２記載の発明によれば、請求
項１記載のシフトレジスタをイメージセンサの駆動パル
ス発生器として採用したので、イメージセンサを駆動す
る際の画像出力のＳ／Ｎ比を大幅に向上させることがで
き、高品質な画像を得ることができる。According to the second aspect of the present invention, since the shift register according to the first aspect is employed as a drive pulse generator for an image sensor, the S / N ratio of an image output when driving the image sensor is reduced. The quality can be greatly improved, and a high-quality image can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明に係るシフトレジスタの概略を示す
説明図である。FIG. 1 is an explanatory view schematically showing a shift register according to the present invention.

【図２】 この発明が適用されたシフトレジスタチップ
の一実施例を示す説明図である。FIG. 2 is an explanatory diagram showing one embodiment of a shift register chip to which the present invention is applied.

【図３】 実施例で用いられる付加回路の詳細を示す説
明図である。FIG. 3 is an explanatory diagram showing details of an additional circuit used in the embodiment.

【図４】 実施例に係るシフトレジスタチップの動作過
程を示すタイミングチャートである。FIG. 4 is a timing chart showing an operation process of the shift register chip according to the embodiment.

【図５】 実施例に係るシフトレジスタチップを複数利
用したシフトレジスタユニットの具体例を示す説明図で
ある。FIG. 5 is an explanatory diagram showing a specific example of a shift register unit using a plurality of shift register chips according to the embodiment.

【図６】 図５のシフトレジスタユニットを利用したイ
メージセンサの具体例を示す説明図である。6 is an explanatory diagram showing a specific example of an image sensor using the shift register unit of FIG.

【図７】 図６の受光素子アレイ部分の詳細を示す説明
図である。FIG. 7 is an explanatory diagram showing details of a light receiving element array portion in FIG. 6;

【図８】 変形例に係るシフトレジスタチップを示す説
明図である。FIG. 8 is an explanatory diagram showing a shift register chip according to a modification.

【図９】 変形例で用いられる付加回路の詳細を示す説
明図である。FIG. 9 is an explanatory diagram showing details of an additional circuit used in a modified example.

【図１０】 変形例に係るシフトレジスタチップの動作
過程を示すタイミングチャートである。FIG. 10 is a timing chart showing an operation process of a shift register chip according to a modification.

【図１１】 従来のシフトレジスタチップの一例を示す
説明図である。FIG. 11 is an explanatory diagram illustrating an example of a conventional shift register chip.

【図１２】 図８のシフトレジスタチップの動作過程を
示すタイミングチャートである。FIG. 12 is a timing chart showing an operation process of the shift register chip of FIG.

【符号の説明】[Explanation of symbols]

ＤＦＦ…Ｄフリップフロップ，Ｄ…データ入力端子，Ｃ
Ｋ…クロック入力端子，Ｑ…出力端子，１…クロック供
給制御手段，２…クロック供給停止制御手段DFF: D flip-flop, D: Data input terminal, C
K: clock input terminal, Q: output terminal, 1: clock supply control means, 2: clock supply stop control means

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 19/00 G11C 19/28 H04N 1/028 ＷＰＩ（ＤＩＡＬＯＧ)Continued on the front page (58) Fields investigated (Int. Cl. ⁷ , DB name) G11C 19/00 G11C 19/28 H04N 1/028 WPI (DIALOG)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 データ入力端子（Ｄ）、クロック入力端
子（ＣＫ）及び出力端子（Ｑ）を有するＤフリップフロ
ップ（ＤＦＦ）を多段配列し、前段側のＤフリップフロ
ップ（ＤＦＦ）の出力端子（Ｑ）と後段側のＤフリップ
フロップ（ＤＦＦ）のデータ入力端子（Ｄ）とを順次接
続すると共に、各Ｄフリップフロップ（ＤＦＦ）のクロ
ック入力端子（ＣＫ）を共通にした複数のシフトレジス
タチップからなり、各シフトレジスタチップには、シフ
ト動作の先頭のＤフリップフロップ（ＤＦＦ）のデータ
入力端子（Ｄ）への入力パルスによって各Ｄフリップフ
ロップ（ＤＦＦ）へクロックを供給するクロック供給制
御手段（１）と、外部からの入力停止パルスにより各Ｄ
フリップフロップ（ＤＦＦ）へのクロック供給を停止す
るクロック供給停止制御手段（２）とを備えるシフトレ
ジスタにおいて、 一のシフトレジスタチップ（ｋ）への入力停止パルス
は、次のシフトレジスタチップ（ｋ+１）のＤフリップ
フロップ（ＤＤＦ）の出力信号（Ｑ）である ことを特徴
とするシフトレジスタ。1. A D flip-flop (DFF) having a data input terminal (D), a clock input terminal (CK) and an output terminal (Q) is arranged in multiple stages, and an output terminal (DFF) of a preceding D flip-flop (DFF) is arranged. Q) and thereby sequentially connecting the data input terminal (D) of the subsequent stage of the D flip-flop (DFF), a plurality of shift registers chips in common clock input terminal of the D flip-flop (DFF) (CK) In each shift register chip, clock supply control means (1) for supplying a clock to each D flip-flop (DFF) by an input pulse to the data input terminal (D) of the first D flip-flop (DFF) in the shift operation. ) And an external input stop pulse
Shifutore and a flip-flop clock supply stop control means for stopping the clock supply to the (DFF) (2)
In register, input stop pulse to one shift register chips (k)
Is the D flip of the next shift register chip (k + 1)
A shift register, which is an output signal (Q) of a flop (DDF) . 【請求項２】 一のシフトレジスタチップ（ｋ）への入
力停止パルスは、次のシフトレジスタチップ（ｋ+１）
の二段目のＤフリップフロップ（ＤＤＦ）の出力信号
（Ｑ２）である請求項１記載のシフトレジスタ。 2. An input to one shift register chip (k).
The force stop pulse is the next shift register chip (k + 1)
Output signal of the second stage D flip-flop (DDF)
The shift register according to claim 1, wherein (Q2). 【請求項３】 基板上に配設された受光素子アレイと、
前記各受光素子に対する駆動パルスを発生する請求項１
又は２に記載のシフトレジスタとを備えたことを特徴と
するイメージセンサ。3. A light-receiving element array provided on a substrate,
2. A driving pulse for each of said light receiving elements is generated.
Or an image sensor comprising the shift register according to 2 .