JP3319445B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3319445B2 JP3319445B2 JP26171899A JP26171899A JP3319445B2 JP 3319445 B2 JP3319445 B2 JP 3319445B2 JP 26171899 A JP26171899 A JP 26171899A JP 26171899 A JP26171899 A JP 26171899A JP 3319445 B2 JP3319445 B2 JP 3319445B2
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- Japan
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。
【０００２】
【背景技術】半導体装置においては、静電気などのサー
ジにより入出力回路部等が静電破壊されないようにする
ため、保護回路部が設けられている。保護回路部として
は、電界効果トランジスタの形成の際にできる寄生バイ
ポーラトランジスタを用いたものが知られている。すな
わち、このバイポーラトランジスタは、電界効果トラン
ジスタのチャネル形成領域をベース領域とし、一方のソ
ース／ドレイン領域をコレクタ領域とし、他方のソース
／ドレイン領域をエミッタ領域としている。この電界効
果トランジスタは、通常、入出力回路の一部として機能
する。そして、静電気が入出力回路部に入り込んだと
き、この電界効果トランジスタの寄生バイポーラトラン
ジスタが動作し、保護回路部として機能する。
ジにより入出力回路部等が静電破壊されないようにする
ため、保護回路部が設けられている。保護回路部として
は、電界効果トランジスタの形成の際にできる寄生バイ
ポーラトランジスタを用いたものが知られている。すな
わち、このバイポーラトランジスタは、電界効果トラン
ジスタのチャネル形成領域をベース領域とし、一方のソ
ース／ドレイン領域をコレクタ領域とし、他方のソース
／ドレイン領域をエミッタ領域としている。この電界効
果トランジスタは、通常、入出力回路の一部として機能
する。そして、静電気が入出力回路部に入り込んだと
き、この電界効果トランジスタの寄生バイポーラトラン
ジスタが動作し、保護回路部として機能する。
【０００３】この保護回路部の動作を説明する。一方の
ソース／ドレイン領域（コレクタ領域）に静電気などの
サージが印加されると、一方のソース／ドレイン領域
（コレクタ領域）とチャネル形成領域（ベース領域）と
で構成される寄生ダイオードが、アバランシェブレーク
ダウンする。よって、電流はこの寄生ダイオードを流れ
る。これによる電圧降下でバイポーラトランジスタがＯ
Ｎ状態になり、電流は他方のソース／ドレイン領域（エ
ミッタ領域）を通り外部に放電される。
ソース／ドレイン領域（コレクタ領域）に静電気などの
サージが印加されると、一方のソース／ドレイン領域
（コレクタ領域）とチャネル形成領域（ベース領域）と
で構成される寄生ダイオードが、アバランシェブレーク
ダウンする。よって、電流はこの寄生ダイオードを流れ
る。これによる電圧降下でバイポーラトランジスタがＯ
Ｎ状態になり、電流は他方のソース／ドレイン領域（エ
ミッタ領域）を通り外部に放電される。
【０００４】ところで、半導体装置において、半導体回
路部および保護回路部がシリサイド構造を有しているも
のがある。シリサイド構造は、半導体装置の高速動作に
寄与するものである。このシリサイド構造により、バイ
ポーラトランジスタのコレクタ領域およびエミッタ領域
上に、シリサイド層が、形成されていることになる。
路部および保護回路部がシリサイド構造を有しているも
のがある。シリサイド構造は、半導体装置の高速動作に
寄与するものである。このシリサイド構造により、バイ
ポーラトランジスタのコレクタ領域およびエミッタ領域
上に、シリサイド層が、形成されていることになる。
【０００５】
【発明が解決しようとする課題】コレクタ領域およびエ
ミッタ領域上にシリサイド層が形成されていることの問
題を、コレクタ領域上にシリサイド層が形成されている
場合を例として説明する。ここで、コレクタ領域とは、
シリサイド層を含まず、不純物領域のみを意味してい
る。
ミッタ領域上にシリサイド層が形成されていることの問
題を、コレクタ領域上にシリサイド層が形成されている
場合を例として説明する。ここで、コレクタ領域とは、
シリサイド層を含まず、不純物領域のみを意味してい
る。
【０００６】シリサイド層の抵抗は、コレクタ領域の抵
抗より小さいので、静電気などのサージによる電流は、
コレクタ領域を流れずにシリサイド層を流れる。よっ
て、ベース領域とコレクタ領域との接合部のうち、シリ
サイド層の近傍に位置する部分に電流が集中し、この部
分で絶縁破壊を生じることがある。
抗より小さいので、静電気などのサージによる電流は、
コレクタ領域を流れずにシリサイド層を流れる。よっ
て、ベース領域とコレクタ領域との接合部のうち、シリ
サイド層の近傍に位置する部分に電流が集中し、この部
分で絶縁破壊を生じることがある。
【０００７】このように、電界効果トランジスタの形成
の際にできる寄生バイポーラトランジスタを保護回路部
とした場合、電界効果トランジスタがシリサイド構造を
していると、保護回路部として機能するとき、シリサイ
ド層が原因で絶縁破壊の可能性がある。
の際にできる寄生バイポーラトランジスタを保護回路部
とした場合、電界効果トランジスタがシリサイド構造を
していると、保護回路部として機能するとき、シリサイ
ド層が原因で絶縁破壊の可能性がある。
【０００８】本発明は、このような課題を解決するため
になされたものであり、その目的は、保護回路部のバイ
ポーラトランジスタが絶縁破壊しにくい構造をした半導
体装置を提供することである。
になされたものであり、その目的は、保護回路部のバイ
ポーラトランジスタが絶縁破壊しにくい構造をした半導
体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
形成された半導体回路部と、前記半導体回路部にあり、
前記半導体回路部のサージ破壊を防止するための保護回
路部と、を備えた半導体装置であって、前記半導体回路
部は、電界効果トランジスタを含み、前記電界効果トラ
ンジスタは、サリサイド構造を有し、前記保護回路部
は、電界効果トランジスタ構造体を含み、前記電界効果
トランジスタ構造体は、第１導電型の第１領域と、第１
導電型の第２領域と、前記第１領域と前記第２領域との
間に形成された第２導電型の第３領域と、前記第３領域
上にゲート酸化層を介して形成されたゲート電極と、前
記ゲート電極の側面に形成されたサイドウォール絶縁層
と、を有し、前記第１領域、前記第２領域および前記第
３領域でバイポーラトランジスタが構成され、前記第１
領域には、配線層が電気的に接続され、前記第１領域上
には、シリサイド層が形成され、前記シリサイド層は、
第１シリサイド層および第２シリサイド層を含み、前記
第１シリサイド層は、前記サイドウォール絶縁層に隣接
し、前記第１シリサイド層の長さは、細線効果が生じる
長さである。上記構造をした本発明にかかる半導体装置
が、保護回路部のバイポーラトランジスタの絶縁破壊を
防止することができる理由を説明する。本発明にかかる
半導体装置によれば、第１領域上の前記第１シリサイド
層の長さは、細線効果が生じる長さである、半導体装置
である。ここで、細線効果とは、シリサイド層の長さが
小さくなるにしたがい、このシリサイド層を電流が急激
に流れにくくなることである。この細線効果のために、
静電気などのサージによる電流は、前記第１シリサイド
層を流れず、第１領域を流れる。したがって、第１領域
と第３領域との接合部のうち、前記第１シリサイド層近
傍の部分に電流が集中することはない。よって、本発明
にかかる半導体装置によれば、保護回路部のバイポーラ
トランジスタの絶縁破壊を防止することが可能となる。
形成された半導体回路部と、前記半導体回路部にあり、
前記半導体回路部のサージ破壊を防止するための保護回
路部と、を備えた半導体装置であって、前記半導体回路
部は、電界効果トランジスタを含み、前記電界効果トラ
ンジスタは、サリサイド構造を有し、前記保護回路部
は、電界効果トランジスタ構造体を含み、前記電界効果
トランジスタ構造体は、第１導電型の第１領域と、第１
導電型の第２領域と、前記第１領域と前記第２領域との
間に形成された第２導電型の第３領域と、前記第３領域
上にゲート酸化層を介して形成されたゲート電極と、前
記ゲート電極の側面に形成されたサイドウォール絶縁層
と、を有し、前記第１領域、前記第２領域および前記第
３領域でバイポーラトランジスタが構成され、前記第１
領域には、配線層が電気的に接続され、前記第１領域上
には、シリサイド層が形成され、前記シリサイド層は、
第１シリサイド層および第２シリサイド層を含み、前記
第１シリサイド層は、前記サイドウォール絶縁層に隣接
し、前記第１シリサイド層の長さは、細線効果が生じる
長さである。上記構造をした本発明にかかる半導体装置
が、保護回路部のバイポーラトランジスタの絶縁破壊を
防止することができる理由を説明する。本発明にかかる
半導体装置によれば、第１領域上の前記第１シリサイド
層の長さは、細線効果が生じる長さである、半導体装置
である。ここで、細線効果とは、シリサイド層の長さが
小さくなるにしたがい、このシリサイド層を電流が急激
に流れにくくなることである。この細線効果のために、
静電気などのサージによる電流は、前記第１シリサイド
層を流れず、第１領域を流れる。したがって、第１領域
と第３領域との接合部のうち、前記第１シリサイド層近
傍の部分に電流が集中することはない。よって、本発明
にかかる半導体装置によれば、保護回路部のバイポーラ
トランジスタの絶縁破壊を防止することが可能となる。
【００１０】細線効果が生じる前記第１シリサイド層の
長さとしては、例えば、次の二つがある。一つは、前記
第１シリサイド層の長さが、前記電界効果トランジスタ
のゲート長より小さい。もう一つは、前記第１シリサイ
ド層の長さが、前記第１領域または前記第２領域と、前
記電界効果トランジスタのソース／ドレイン領域と、を
電気的に接続する接続領域の幅より小さい。
長さとしては、例えば、次の二つがある。一つは、前記
第１シリサイド層の長さが、前記電界効果トランジスタ
のゲート長より小さい。もう一つは、前記第１シリサイ
ド層の長さが、前記第１領域または前記第２領域と、前
記電界効果トランジスタのソース／ドレイン領域と、を
電気的に接続する接続領域の幅より小さい。
【００１１】上記のように、本発明にかかる半導体装置
によれば、サージによる電流は、第１領域上の前記第１
シリサイド層を流れずに、前記第１領域から前記第３領
域を通り、前記第２領域に流れる。
によれば、サージによる電流は、第１領域上の前記第１
シリサイド層を流れずに、前記第１領域から前記第３領
域を通り、前記第２領域に流れる。
【００１２】なお、電界効果トランジスタ構造体とは、
電界効果トランジスタと同様な構造をしたものである。
電界効果トランジスタ構造体は、電界効果トランジスタ
として機能する場合と、機能しない場合と、がある。電
界効果トランジスタ構造体が、電界効果トランジスタと
して機能する場合とは、保護回路部の電界効果トランジ
スタ構造体が、半導体回路の一部を構成する場合であ
る。一方、電界効果トランジスタ構造体が、電界効果ト
ランジスタとして機能しない場合とは、次の場合であ
る。例えば、ゲートアレイのように、複数の電界効果ト
ランジスタが配置された構造において、半導体回路とし
て使われない電界効果トランジスタが存在することがあ
る。この電界効果トランジスタを、電界効果トランジス
タ構造体とする場合である。
電界効果トランジスタと同様な構造をしたものである。
電界効果トランジスタ構造体は、電界効果トランジスタ
として機能する場合と、機能しない場合と、がある。電
界効果トランジスタ構造体が、電界効果トランジスタと
して機能する場合とは、保護回路部の電界効果トランジ
スタ構造体が、半導体回路の一部を構成する場合であ
る。一方、電界効果トランジスタ構造体が、電界効果ト
ランジスタとして機能しない場合とは、次の場合であ
る。例えば、ゲートアレイのように、複数の電界効果ト
ランジスタが配置された構造において、半導体回路とし
て使われない電界効果トランジスタが存在することがあ
る。この電界効果トランジスタを、電界効果トランジス
タ構造体とする場合である。
【００１３】本発明にかかる半導体装置において、前記
第２領域には、他の配線層が電気的に接続され、前記第
２領域上には、他のシリサイド層が形成され、前記他の
シリサイド層は、第３シリサイド層および第４シリサイ
ド層を含み、該第３シリサイド層と該第４シリサイド層
とは分離し、前記第３シリサイド層は、前記ゲート電極
の側面に形成された他のサイドウォール絶縁層に隣接
し、前記第３シリサイド層の長さは、細線効果が生じる
長さである、のが望ましい。
第２領域には、他の配線層が電気的に接続され、前記第
２領域上には、他のシリサイド層が形成され、前記他の
シリサイド層は、第３シリサイド層および第４シリサイ
ド層を含み、該第３シリサイド層と該第４シリサイド層
とは分離し、前記第３シリサイド層は、前記ゲート電極
の側面に形成された他のサイドウォール絶縁層に隣接
し、前記第３シリサイド層の長さは、細線効果が生じる
長さである、のが望ましい。
【００１４】これによれば、静電気などのサージによる
電流が、第２領域からバイポーラトランジスタに流れ込
んでも、電流は、前記第３シリサイド層を流れず、第２
領域を流れる。したがって、第２領域と第３領域との接
合部のうち、前記第３シリサイド層近傍の部分に電流が
集中することはない。よって、本発明にかかる半導体装
置によれば、静電気などのサージによる電流が、第２領
域からバイポーラトランジスタに流れ込んだ場合でも、
バイポーラトランジスタの絶縁破壊を防止することが可
能となる。
電流が、第２領域からバイポーラトランジスタに流れ込
んでも、電流は、前記第３シリサイド層を流れず、第２
領域を流れる。したがって、第２領域と第３領域との接
合部のうち、前記第３シリサイド層近傍の部分に電流が
集中することはない。よって、本発明にかかる半導体装
置によれば、静電気などのサージによる電流が、第２領
域からバイポーラトランジスタに流れ込んだ場合でも、
バイポーラトランジスタの絶縁破壊を防止することが可
能となる。
【００１５】本発明にかかる半導体装置おいて、前記半
導体回路部は、入出力回路部、入力回路部、出力回路部
を含む、のが望ましい。
導体回路部は、入出力回路部、入力回路部、出力回路部
を含む、のが望ましい。
【００１６】本発明にかかる半導体装置おいて、前記半
導体装置は、電極部を備え、前記電極部は、前記半導体
基板に形成され前記電極部は、ボンディングにより外部
配線と電気的に接続されるものであり、前記半導体回路
部の前記電界効果トランジスタと前記電極部とは、前記
保護回路部を介して電気的に接続されている、のが望ま
しい。
導体装置は、電極部を備え、前記電極部は、前記半導体
基板に形成され前記電極部は、ボンディングにより外部
配線と電気的に接続されるものであり、前記半導体回路
部の前記電界効果トランジスタと前記電極部とは、前記
保護回路部を介して電気的に接続されている、のが望ま
しい。
【００１７】半導体装置は、電極部を介して外部素子と
電気的に接続されるので、静電気などのサージによる電
流は、電極部を介して半導体装置に流れ込む。これによ
れば、半導体回路部の電界効果トランジスタと電極部と
は、保護回路部を介して電気的に接続されているので、
電極部を介して半導体装置に流れ込んだ電流が、半導体
回路部の電界効果トランジスタに流れるのを防ぐことが
できる。
電気的に接続されるので、静電気などのサージによる電
流は、電極部を介して半導体装置に流れ込む。これによ
れば、半導体回路部の電界効果トランジスタと電極部と
は、保護回路部を介して電気的に接続されているので、
電極部を介して半導体装置に流れ込んだ電流が、半導体
回路部の電界効果トランジスタに流れるのを防ぐことが
できる。
【００１８】
【発明の実施の形態】［第１の実施の形態］ ｛デバイスの構造｝図１（ａ）は、本発明の第１の実施
の形態にかかる半導体装置の入出力回路部のＭＯＳトラ
ンジスタ構造体の平面図である。図１（ｂ）は、図１
（ａ）のＭＯＳトランジスタ構造体のＸ−Ｘ線に沿った
断面図である。図２は、本発明の第１の実施の形態にか
かる半導体装置の平面図である。図３は、入出力回路部
の等価回路図である。これらの図面を用いて、第１の実
施の形態にかかる半導体装置の構造を説明する。
の形態にかかる半導体装置の入出力回路部のＭＯＳトラ
ンジスタ構造体の平面図である。図１（ｂ）は、図１
（ａ）のＭＯＳトランジスタ構造体のＸ−Ｘ線に沿った
断面図である。図２は、本発明の第１の実施の形態にか
かる半導体装置の平面図である。図３は、入出力回路部
の等価回路図である。これらの図面を用いて、第１の実
施の形態にかかる半導体装置の構造を説明する。
【００１９】図２に示すように、半導体装置６００はチ
ップ状をしている。半導体装置６００は論理回路部５０
０、入出力回路部３００およびパッド４００を備える。
論理回路部５００、入出力回路部３００およびパッド４
００は、半導体基板の一例であるシリコン基板に形成さ
れている。
ップ状をしている。半導体装置６００は論理回路部５０
０、入出力回路部３００およびパッド４００を備える。
論理回路部５００、入出力回路部３００およびパッド４
００は、半導体基板の一例であるシリコン基板に形成さ
れている。
【００２０】論理回路部５００は、シリコン基板の表面
の中央部に位置している。
の中央部に位置している。
【００２１】入出力回路部３００は複数あり、論理回路
部５００を囲むようにシリコン基板の表面に位置してい
る。入出力回路部３００は半導体回路部の一例である。
部５００を囲むようにシリコン基板の表面に位置してい
る。入出力回路部３００は半導体回路部の一例である。
【００２２】パッド４００は複数あり、入出力回路部３
００よりさらに外側のシリコン基板の表面に位置してい
る。各パッド４００はそれぞれ、各入出力回路部３００
と対応している。パッド４００にはボンディングがなさ
れる。パッド４００は電極部の一例である。
００よりさらに外側のシリコン基板の表面に位置してい
る。各パッド４００はそれぞれ、各入出力回路部３００
と対応している。パッド４００にはボンディングがなさ
れる。パッド４００は電極部の一例である。
【００２３】次に、図３を用いて、入出力回路部３００
の等価回路を説明する。パッド４００からの配線（配線
層）３６ａは、入出力回路部３００に電気的に接続され
ている。入出力回路部３００は、保護回路部１００およ
びトランジスタ形成部２００を含む。トランジスタ形成
部２００は、保護回路部１００を含んでいる。
の等価回路を説明する。パッド４００からの配線（配線
層）３６ａは、入出力回路部３００に電気的に接続され
ている。入出力回路部３００は、保護回路部１００およ
びトランジスタ形成部２００を含む。トランジスタ形成
部２００は、保護回路部１００を含んでいる。
【００２４】トランジスタ形成部２００には、複数のｎ
ＭＯＳトランジスタおよび複数のｐＭＯＳトランジスタ
が形成されている。これらを組み合わせることにより、
入出力回路が構成される。
ＭＯＳトランジスタおよび複数のｐＭＯＳトランジスタ
が形成されている。これらを組み合わせることにより、
入出力回路が構成される。
【００２５】保護回路部１００は、ＭＯＳトランジスタ
構造体４を含む。ＭＯＳトランジスタ構造体４は、電界
効果トランジスタ構造体の一例である。ＭＯＳトランジ
スタ構造体４は、通常の動作時において、ｎＭＯＳトラ
ンジスタとして機能し、入出力回路の構成要素となる。
また、ＭＯＳトランジスタ構造体４は、静電気などのサ
ージによる電流が流れてきたとき、バイポーラトランジ
スタとして機能し、保護回路の構成要素となる。このよ
うに、ｎＭＯＳトランジスタをＭＯＳトランジスタ構造
体４としているので、保護回路部１００の構成要素であ
るバイポーラトランジスタを別個に設ける必要がない。
よって、入出力回路部３００の面積を縮小することがで
きる。
構造体４を含む。ＭＯＳトランジスタ構造体４は、電界
効果トランジスタ構造体の一例である。ＭＯＳトランジ
スタ構造体４は、通常の動作時において、ｎＭＯＳトラ
ンジスタとして機能し、入出力回路の構成要素となる。
また、ＭＯＳトランジスタ構造体４は、静電気などのサ
ージによる電流が流れてきたとき、バイポーラトランジ
スタとして機能し、保護回路の構成要素となる。このよ
うに、ｎＭＯＳトランジスタをＭＯＳトランジスタ構造
体４としているので、保護回路部１００の構成要素であ
るバイポーラトランジスタを別個に設ける必要がない。
よって、入出力回路部３００の面積を縮小することがで
きる。
【００２６】次に、図１（ａ）、（ｂ）を用いて、ＭＯ
Ｓトランジスタ構造体４の具体的構成について説明す
る。
Ｓトランジスタ構造体４の具体的構成について説明す
る。
【００２７】ＭＯＳトランジスタ構造体４は、ゲート電
極２２、ｎ+型不純物領域２６ａ、ｐ型領域１５ａおよ
びｎ+型不純物領域２６ｂを備えている。ｎ+型不純物領
域２６ａ、ｎ+型不純物領域２６ｂは、互いに間隔を設
けて、ｐ-型シリコン基板１０のｐ型ウェル１５内に形
成されている。ｎ+型不純物領域２６ａ、ｎ+型不純物領
域２６ｂは、それぞれＬＤＤ構造をしている。ｐ型領域
１５ａは、ｎ+型不純物領域２６ａとｎ+型不純物領域２
６ｂとの間にあるｐ型ウェル１５である。
極２２、ｎ+型不純物領域２６ａ、ｐ型領域１５ａおよ
びｎ+型不純物領域２６ｂを備えている。ｎ+型不純物領
域２６ａ、ｎ+型不純物領域２６ｂは、互いに間隔を設
けて、ｐ-型シリコン基板１０のｐ型ウェル１５内に形
成されている。ｎ+型不純物領域２６ａ、ｎ+型不純物領
域２６ｂは、それぞれＬＤＤ構造をしている。ｐ型領域
１５ａは、ｎ+型不純物領域２６ａとｎ+型不純物領域２
６ｂとの間にあるｐ型ウェル１５である。
【００２８】ＭＯＳトランジスタ構造体４がｎＭＯＳト
ランジスタ４ａとして機能するとき、ｎ+型不純物領域
２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６ｂは、
それぞれ、ドレイン領域、チャネル形成領域、ソース領
域となる。一方、ＭＯＳトランジスタ構造体４がバイポ
ーラトランジスタ４ｂとして機能するとき、ｎ+型不純
物領域２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６
ｂは、それぞれ、コレクタ領域、ベース領域、エミッタ
領域となる。なお、ｎ+型不純物領域２６ａは、第１領
域の一例である。ｎ+型不純物領域２６ｂは、第２領域
の一例である。ｐ型領域１５ａは、第３領域の一例であ
る。
ランジスタ４ａとして機能するとき、ｎ+型不純物領域
２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６ｂは、
それぞれ、ドレイン領域、チャネル形成領域、ソース領
域となる。一方、ＭＯＳトランジスタ構造体４がバイポ
ーラトランジスタ４ｂとして機能するとき、ｎ+型不純
物領域２６ａ、ｐ型領域１５ａ、ｎ+型不純物領域２６
ｂは、それぞれ、コレクタ領域、ベース領域、エミッタ
領域となる。なお、ｎ+型不純物領域２６ａは、第１領
域の一例である。ｎ+型不純物領域２６ｂは、第２領域
の一例である。ｐ型領域１５ａは、第３領域の一例であ
る。
【００２９】ゲート電極２２は、ｐ型領域１５ａ上にゲ
ート酸化層２８を介して位置している。ゲート電極２２
は、ポリシリコン層２４と、ポリシリコン層２４上に位
置するシリサイド層２０ｂと、が積層された構造をして
いる。ゲート電極２２の一方の側面、他方の側面には、
それぞれサイドウォール酸化層３０ａ、３０ｂが形成さ
れている。
ート酸化層２８を介して位置している。ゲート電極２２
は、ポリシリコン層２４と、ポリシリコン層２４上に位
置するシリサイド層２０ｂと、が積層された構造をして
いる。ゲート電極２２の一方の側面、他方の側面には、
それぞれサイドウォール酸化層３０ａ、３０ｂが形成さ
れている。
【００３０】ｎ+型不純物領域２６ａ、ｎ+型不純物領域
２６ｂ上には、それぞれシリサイド層２０ａ、２０ｃが
形成されている。シリサイド層２０ｃは、ｎ+型不純物
領域２６ｂの全面上に形成されている。一方、シリサイ
ド層２０ａは、ｎ+型不純物領域２６ａの一部表面に形
成されている。
２６ｂ上には、それぞれシリサイド層２０ａ、２０ｃが
形成されている。シリサイド層２０ｃは、ｎ+型不純物
領域２６ｂの全面上に形成されている。一方、シリサイ
ド層２０ａは、ｎ+型不純物領域２６ａの一部表面に形
成されている。
【００３１】シリサイド層２０ａは、シリサイド層（第
１シリサイド層）２０ａ１およびシリサイド層（第２シ
リサイド層）２０ａ２を含む。シリサイド層２０ａ１と
シリサイド層２０ａ２とは、分離している。シリサイド
層２０ａ１は、サイドウオール酸化層３０ａと隣接して
いる。シリサイド層２０ａ２は、フィールド酸化層１８
ａと隣接している。
１シリサイド層）２０ａ１およびシリサイド層（第２シ
リサイド層）２０ａ２を含む。シリサイド層２０ａ１と
シリサイド層２０ａ２とは、分離している。シリサイド
層２０ａ１は、サイドウオール酸化層３０ａと隣接して
いる。シリサイド層２０ａ２は、フィールド酸化層１８
ａと隣接している。
【００３２】シリサイド層２０ａ１の長さＬ２は、例え
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ａ１には、細線効果が生じる。
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ａ１には、細線効果が生じる。
【００３３】なお、シリサイド層のパターンニングのと
き、シリサイド層２０ａ１を除去できれば、電流集中を
防ぐことができる。すなわち、矢印Ａは、ベース領域
（ｐ型領域１５ａ）とコレクタ領域（ｎ+型不純物領域
２６ａ）との接合部のうち、シリサイド層の近傍に位置
する部分を示している。この矢印Ａで示す部分に電流が
集中し、この部分で絶縁破壊が生じるのを防ぐことがで
きるのである。
き、シリサイド層２０ａ１を除去できれば、電流集中を
防ぐことができる。すなわち、矢印Ａは、ベース領域
（ｐ型領域１５ａ）とコレクタ領域（ｎ+型不純物領域
２６ａ）との接合部のうち、シリサイド層の近傍に位置
する部分を示している。この矢印Ａで示す部分に電流が
集中し、この部分で絶縁破壊が生じるのを防ぐことがで
きるのである。
【００３４】しかし、シリサイド層２０ａ１を完全に除
去するようにすると、フォト工程におけるマスク合わせ
誤差などにより、シリサイド層２０ｂのうち、サイドウ
ォール酸化層３０ａ近傍に位置する部分が削れるという
現象が不可避的に生じる。シリサイド層２０ｂは、ゲー
ト電極２２の一部なので、ゲート電極２２の抵抗が大き
くなるという問題が生じる。
去するようにすると、フォト工程におけるマスク合わせ
誤差などにより、シリサイド層２０ｂのうち、サイドウ
ォール酸化層３０ａ近傍に位置する部分が削れるという
現象が不可避的に生じる。シリサイド層２０ｂは、ゲー
ト電極２２の一部なので、ゲート電極２２の抵抗が大き
くなるという問題が生じる。
【００３５】ＭＯＳトランジスタ構造体４の構成の説明
に戻る。ｐ型ウェル１５を覆うように、シリコン酸化層
３２が形成されている。シリコン酸化層３２には、シリ
サイド層２０ａ２の一部を露出させるコンタクトホール
３４ａ、シリサイド層２０ｃの一部を露出させるコンタ
クトホール３４ｂが、それぞれ形成されている。
に戻る。ｐ型ウェル１５を覆うように、シリコン酸化層
３２が形成されている。シリコン酸化層３２には、シリ
サイド層２０ａ２の一部を露出させるコンタクトホール
３４ａ、シリサイド層２０ｃの一部を露出させるコンタ
クトホール３４ｂが、それぞれ形成されている。
【００３６】シリコン酸化層３２上には、配線層３６
ａ、３６ｂが位置している。配線層３６ａ、３６ｂは、
例えば、アルミニウム合金からなる。配線層３６ａは、
パッド４００と電気的に接続されている。配線層３６ａ
は、コンタクトホール３４ａに埋め込まれており、シリ
サイド層２０ａ２を介してｎ+型不純物領域２６ａと電
気的に接続されている。配線層３６ｂは、接地されてい
る。配線層３６ｂは、コンタクトホール３４ｂに埋め込
まれており、シリサイド層２０ｃを介してｎ+型不純物
領域２６ｂと電気的に接続されている。
ａ、３６ｂが位置している。配線層３６ａ、３６ｂは、
例えば、アルミニウム合金からなる。配線層３６ａは、
パッド４００と電気的に接続されている。配線層３６ａ
は、コンタクトホール３４ａに埋め込まれており、シリ
サイド層２０ａ２を介してｎ+型不純物領域２６ａと電
気的に接続されている。配線層３６ｂは、接地されてい
る。配線層３６ｂは、コンタクトホール３４ｂに埋め込
まれており、シリサイド層２０ｃを介してｎ+型不純物
領域２６ｂと電気的に接続されている。
【００３７】｛保護回路の動作｝保護回路部１００の動
作を、図１（ｂ）を用いて説明する。静電気などのサー
ジによる電流は、パッド４００および配線層３６ａを流
れ、シリサイド層２０ａ２を介して、ｎ+型不純物領域
２６ａに流れる。
作を、図１（ｂ）を用いて説明する。静電気などのサー
ジによる電流は、パッド４００および配線層３６ａを流
れ、シリサイド層２０ａ２を介して、ｎ+型不純物領域
２６ａに流れる。
【００３８】シリサイド層２０ａ１の長さＬ２は、細線
効果を生じる大きさなので、電流の大部分（または全
部）は、シリサイド層２０ａ１を経由することなく、ｎ
+型不純物領域２６ａからｐ型領域１５ａの方へ流れ
る。これにより、ｎ+型不純物領域２６ａとｐ型領域１
５ａとの接合部がアバランシェブレークダウンする。そ
して、これによる電圧降下でバイポーラトランジスタ４
ｂがＯＮ状態になり、電流はｎ+型不純物領域２６ｂを
通り外部に放電される。以上の動作により、トランジス
タ形成部２００のＭＯＳトランジスタの静電破壊を防い
でいる。
効果を生じる大きさなので、電流の大部分（または全
部）は、シリサイド層２０ａ１を経由することなく、ｎ
+型不純物領域２６ａからｐ型領域１５ａの方へ流れ
る。これにより、ｎ+型不純物領域２６ａとｐ型領域１
５ａとの接合部がアバランシェブレークダウンする。そ
して、これによる電圧降下でバイポーラトランジスタ４
ｂがＯＮ状態になり、電流はｎ+型不純物領域２６ｂを
通り外部に放電される。以上の動作により、トランジス
タ形成部２００のＭＯＳトランジスタの静電破壊を防い
でいる。
【００３９】このように、ＭＯＳトランジスタ構造体４
のシリサイド層２０ａ１の長さＬ２は、細線効果を生じ
る大きさなので、電流の大部分（または全部）は、シリ
サイド層２０ａ１を経由することなく、ｎ+型不純物領
域２６ａからｐ型領域１５ａへと流れる。このため、矢
印Ａで示す部分で、ベース領域（ｐ型領域１５ａ）とコ
レクタ領域（ｎ+型不純物領域２６ａ）との接合部が絶
縁破壊するのを防ぐことが可能となる。
のシリサイド層２０ａ１の長さＬ２は、細線効果を生じ
る大きさなので、電流の大部分（または全部）は、シリ
サイド層２０ａ１を経由することなく、ｎ+型不純物領
域２６ａからｐ型領域１５ａへと流れる。このため、矢
印Ａで示す部分で、ベース領域（ｐ型領域１５ａ）とコ
レクタ領域（ｎ+型不純物領域２６ａ）との接合部が絶
縁破壊するのを防ぐことが可能となる。
【００４０】以上に説明した保護回路部の動作や効果
は、後で説明する他の実施の形態でも言えることであ
る。
は、後で説明する他の実施の形態でも言えることであ
る。
【００４１】｛細線効果が生じる寸法｝第１の実施の形
態では、ＭＯＳトランジスタ構造体４のシリサイド層２
０ａ１の長さＬ２を、細線効果が生じる大きさとするこ
とにより、電流集中が原因となる絶縁破壊を防いでい
る。
態では、ＭＯＳトランジスタ構造体４のシリサイド層２
０ａ１の長さＬ２を、細線効果が生じる大きさとするこ
とにより、電流集中が原因となる絶縁破壊を防いでい
る。
【００４２】細線効果が生じるシリサイド層２０ａ１の
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、図１（ｂ）に示すゲート長Ｌ１より小さい、があ
る。ゲート長Ｌ１は、例えば、０．３５μｍ加工ルール
の製造プロセスの場合、通常０．３５〜０．４０μｍ程
度である。
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、図１（ｂ）に示すゲート長Ｌ１より小さい、があ
る。ゲート長Ｌ１は、例えば、０．３５μｍ加工ルール
の製造プロセスの場合、通常０．３５〜０．４０μｍ程
度である。
【００４３】細線効果が生じるシリサイド層２０ａ１の
長さＬ２の他の例を、図４を用いて説明する。図４は、
ＭＯＳトランジスタ構造体４と、これに隣接するｎＭＯ
Ｓトランジスタ６の平面図である。これらの構成要素の
うち、主要な構成要素のみをあらわしている。
長さＬ２の他の例を、図４を用いて説明する。図４は、
ＭＯＳトランジスタ構造体４と、これに隣接するｎＭＯ
Ｓトランジスタ６の平面図である。これらの構成要素の
うち、主要な構成要素のみをあらわしている。
【００４４】ＭＯＳトランジスタ構造体４は、ソース領
域またはドレイン領域として機能するｎ+型不純物領域
２６と、ゲート酸化層を介して形成されたゲート電極２
２と、を含む。ｎＭＯＳトランジスタ６は、ソース領域
またはドレイン領域として機能するｎ+型不純物領域２
９と、ゲート酸化層を介して形成されたゲート電極２３
と、を含む。ｎ+型不純物領域２６とｎ+型不純物領域２
９とは、レイアウトの都合上、離れた位置に形成されて
いる。この場合、ｎ+型不純物領域２６とｎ+型不純物領
域２９との電気的接続は、ｐ型ウェルに形成されたｎ+
型不純物領域３８によりなされる。ｎ+型不純物領域３
８は、接続領域の一例である。
域またはドレイン領域として機能するｎ+型不純物領域
２６と、ゲート酸化層を介して形成されたゲート電極２
２と、を含む。ｎＭＯＳトランジスタ６は、ソース領域
またはドレイン領域として機能するｎ+型不純物領域２
９と、ゲート酸化層を介して形成されたゲート電極２３
と、を含む。ｎ+型不純物領域２６とｎ+型不純物領域２
９とは、レイアウトの都合上、離れた位置に形成されて
いる。この場合、ｎ+型不純物領域２６とｎ+型不純物領
域２９との電気的接続は、ｐ型ウェルに形成されたｎ+
型不純物領域３８によりなされる。ｎ+型不純物領域３
８は、接続領域の一例である。
【００４５】細線効果が生じるシリサイド層２０ａ１の
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、ｎ+型不純物領域３８の幅Ｗより小さい、がある。
ｎ+型不純物領域３８の幅Ｗは、例えば、０．３５μｍ
加工ルールの製造プロセスの場合、通常０．４〜０．５
μｍ程度である。
長さＬ２としては、シリサイド層２０ａ１の長さＬ２
が、ｎ+型不純物領域３８の幅Ｗより小さい、がある。
ｎ+型不純物領域３８の幅Ｗは、例えば、０．３５μｍ
加工ルールの製造プロセスの場合、通常０．４〜０．５
μｍ程度である。
【００４６】以上に説明した細線効果を生じる寸法は、
他の実施の形態でも言えることである。
他の実施の形態でも言えることである。
【００４７】［第２の実施の形態］図５は、本発明の第
２の実施の形態にかかる半導体装置の入出力回路部のＭ
ＯＳトランジスタ構造体８の断面図である。ＭＯＳトラ
ンジスタ構造体８以外の構成は第１の実施の形態にかか
る半導体装置と同じである。図１（ｂ）に示す第１の実
施の形態にかかる半導体装置のＭＯＳトランジスタ構造
体４と実質的に同様な機能を有する部分には同一の符号
を付してある。ＭＯＳトランジスタ構造体４との主要な
相違点を説明し、これ以外については説明を省略する。
２の実施の形態にかかる半導体装置の入出力回路部のＭ
ＯＳトランジスタ構造体８の断面図である。ＭＯＳトラ
ンジスタ構造体８以外の構成は第１の実施の形態にかか
る半導体装置と同じである。図１（ｂ）に示す第１の実
施の形態にかかる半導体装置のＭＯＳトランジスタ構造
体４と実質的に同様な機能を有する部分には同一の符号
を付してある。ＭＯＳトランジスタ構造体４との主要な
相違点を説明し、これ以外については説明を省略する。
【００４８】ＭＯＳトランジスタ構造体８では、ｎ+型
不純物領域２６ｂ上においても、シリサイド層２０ｃ
が、一部表面に形成されている。シリサイド層２０ｃ
は、シリサイド層（第３シリサイド層）２０ｃ１および
シリサイド層（第４シリサイド層）２０ｃ２を含む。シ
リサイド層２０ｃ１とシリサイド層２０ｃ２とは、分離
している。シリサイド層２０ｃ１は、サイドウォール酸
化層３０ｂと隣接している。シリサイド層２０ｃ２は、
フィールド酸化層１８ｂと隣接している。
不純物領域２６ｂ上においても、シリサイド層２０ｃ
が、一部表面に形成されている。シリサイド層２０ｃ
は、シリサイド層（第３シリサイド層）２０ｃ１および
シリサイド層（第４シリサイド層）２０ｃ２を含む。シ
リサイド層２０ｃ１とシリサイド層２０ｃ２とは、分離
している。シリサイド層２０ｃ１は、サイドウォール酸
化層３０ｂと隣接している。シリサイド層２０ｃ２は、
フィールド酸化層１８ｂと隣接している。
【００４９】シリサイド層２０ｃ１の長さＬ３は、例え
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ｃ１には、細線効果が生じる。よって、図５に示す
ＭＯＳトランジスタ構造体８においては、接地線側から
入出力回路部に入り込んだ静電気などのサージによる電
流からも、入出力回路部（トランジスタ形成部２００）
のＭＯＳトランジスタの静電破壊を防いでいる。
ば、０．３５μｍ加工ルールの製造プロセスの場合、
０．３μｍ程度が好ましい。これにより、シリサイド層
２０ｃ１には、細線効果が生じる。よって、図５に示す
ＭＯＳトランジスタ構造体８においては、接地線側から
入出力回路部に入り込んだ静電気などのサージによる電
流からも、入出力回路部（トランジスタ形成部２００）
のＭＯＳトランジスタの静電破壊を防いでいる。
【００５０】すなわち、静電気などのサージによる電流
は、接地線から配線層３６ｂを流れ、シリサイド層２０
ｃ２を介して、ｎ+型不純物領域２６ｂに流れる。シリ
サイド層２０ｃ１の長さＬ３は、細線効果を生じる大き
さなので、電流の大部分（または全部）は、シリサイド
層２０ｃ１を経由することなく、ｎ+型不純物領域２６
ｂからｐ型領域１５ａの方へ流れる。これにより、ｎ+
型不純物領域２６ｂとｐ型領域１５ａとの接合部がアバ
ランシェブレークダウンする。そして、これによる電圧
降下でバイポーラトランジスタ４ｂがＯＮ状態になり、
電流はｎ+型不純物領域２６ａを通り外部に放電され
る。以上の動作により、入出力回路部（トランジスタ形
成部２００）のＭＯＳトランジスタの静電破壊を防いで
いる。
は、接地線から配線層３６ｂを流れ、シリサイド層２０
ｃ２を介して、ｎ+型不純物領域２６ｂに流れる。シリ
サイド層２０ｃ１の長さＬ３は、細線効果を生じる大き
さなので、電流の大部分（または全部）は、シリサイド
層２０ｃ１を経由することなく、ｎ+型不純物領域２６
ｂからｐ型領域１５ａの方へ流れる。これにより、ｎ+
型不純物領域２６ｂとｐ型領域１５ａとの接合部がアバ
ランシェブレークダウンする。そして、これによる電圧
降下でバイポーラトランジスタ４ｂがＯＮ状態になり、
電流はｎ+型不純物領域２６ａを通り外部に放電され
る。以上の動作により、入出力回路部（トランジスタ形
成部２００）のＭＯＳトランジスタの静電破壊を防いで
いる。
【００５１】このように、ＭＯＳトランジスタ構造体８
によれば、パッド４００側から入出力回路部に流れ込ん
だ静電気のみならず、接地線側から入出力回路部に流れ
込んだ静電気からも、入出力回路部（トランジスタ形成
部２００）のＭＯＳトランジスタの静電破壊を防ぐこと
が可能となる。
によれば、パッド４００側から入出力回路部に流れ込ん
だ静電気のみならず、接地線側から入出力回路部に流れ
込んだ静電気からも、入出力回路部（トランジスタ形成
部２００）のＭＯＳトランジスタの静電破壊を防ぐこと
が可能となる。
【００５２】［第３の実施の形態］図６は、本発明の第
３の実施の形態にかかる半導体装置の入出力回路部の等
価回路図である。図３に示す第１の実施の形態にかかる
半導体装置の入出力回路部の等価回路との違いは、ＭＯ
Ｓトランジスタ構造体２のゲートが、接地線Ｖssと電気
的に接続されていること、また、ＭＯＳトランジスタ構
造体５のゲートが、電源線Ｖddと電気的に接続されてい
ることである。したがって、ＭＯＳトランジスタ構造体
２、５は、ＭＯＳトランジスタとして機能しない。ＭＯ
Ｓトランジスタ構造体２、５は、保護回路部としてのバ
イポーラトランジスタとして機能するだけである。ＭＯ
Ｓトランジスタ構造体２、５の具体的構成は、図１に示
すＭＯＳトランジスタ構造体４と同じなので、説明を省
略する。
３の実施の形態にかかる半導体装置の入出力回路部の等
価回路図である。図３に示す第１の実施の形態にかかる
半導体装置の入出力回路部の等価回路との違いは、ＭＯ
Ｓトランジスタ構造体２のゲートが、接地線Ｖssと電気
的に接続されていること、また、ＭＯＳトランジスタ構
造体５のゲートが、電源線Ｖddと電気的に接続されてい
ることである。したがって、ＭＯＳトランジスタ構造体
２、５は、ＭＯＳトランジスタとして機能しない。ＭＯ
Ｓトランジスタ構造体２、５は、保護回路部としてのバ
イポーラトランジスタとして機能するだけである。ＭＯ
Ｓトランジスタ構造体２、５の具体的構成は、図１に示
すＭＯＳトランジスタ構造体４と同じなので、説明を省
略する。
【００５３】第３の実施の形態が適用されるのは、例え
ば、ゲートアレイの場合である。すなわち、ゲートアレ
イでは、多めの数のＭＯＳトランジスタが予めシリコン
基板に形成されているので、半導体回路に使われないＭ
ＯＳトランジスタが生じる。これらのＭＯＳトランジス
タのゲート電極を接地電位または電源線Ｖddに接続する
ことにより、保護回路の構成要素にすることができる。
ば、ゲートアレイの場合である。すなわち、ゲートアレ
イでは、多めの数のＭＯＳトランジスタが予めシリコン
基板に形成されているので、半導体回路に使われないＭ
ＯＳトランジスタが生じる。これらのＭＯＳトランジス
タのゲート電極を接地電位または電源線Ｖddに接続する
ことにより、保護回路の構成要素にすることができる。
【００５４】なお、トランジスタ形成部２００には、入
出力回路を構成する複数のｎＭＯＳトランジスタおよび
複数のｐＭＯＳトランジスタが形成されるところなの
で、第３の実施の形態において、保護回路部１００はト
ランジスタ形成部２００に含まれない。
出力回路を構成する複数のｎＭＯＳトランジスタおよび
複数のｐＭＯＳトランジスタが形成されるところなの
で、第３の実施の形態において、保護回路部１００はト
ランジスタ形成部２００に含まれない。
【図１】図１（ａ）は、本発明の第１の実施の形態にか
かる半導体装置の入出力回路部のＭＯＳトランジスタ構
造体の平面図であり、図１（ｂ）は、図１（ａ）のＭＯ
Ｓトランジスタ構造体のＸ−Ｘ線に沿った断面図であ
る。
かる半導体装置の入出力回路部のＭＯＳトランジスタ構
造体の平面図であり、図１（ｂ）は、図１（ａ）のＭＯ
Ｓトランジスタ構造体のＸ−Ｘ線に沿った断面図であ
る。
【図２】本発明の第１の実施の形態にかかる半導体装置
の平面図である。
の平面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。
の入出力回路部の等価回路図である。
【図４】ＭＯＳトランジスタ構造体４と、これに隣接す
るｎＭＯＳトランジスタ６の平面図である。
るｎＭＯＳトランジスタ６の平面図である。
【図５】本発明の第２の実施の形態にかかる半導体装置
の入出力回路部のＭＯＳトランジスタ構造体の断面図で
ある。
の入出力回路部のＭＯＳトランジスタ構造体の断面図で
ある。
【図６】本発明の第３の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。
の入出力回路部の等価回路図である。
２ ＭＯＳトランジスタ構造体 ４ ＭＯＳトランジスタ構造体 ４ａ ｎＭＯＳトランジスタ ４ｂ バイポーラトランジスタ ５ ＭＯＳトランジスタ構造体 ６ ｎＭＯＳトランジスタ ８ ＭＯＳトランジスタ構造体 １０ ｐ-型シリコン基板 １５ａ ｐ型領域 １８ａ、１８ｂ フィールド酸化層 ２０ａ、２０ａ１、２０ａ２、２０ｃ、２０ｃ１、２０
ｃ２ シリサイド層 ２２ ゲート電極 ２６ａ、２６ｂ ｎ+型不純物領域 ３０ａ、３０ｂ サイドウォール酸化層 ３８ ｎ+型不純物領域 １００ 保護回路部 ２００ トランジスタ形成部 ３００ 入出力回路部 ４００ パッド ６００ 半導体装置
ｃ２ シリサイド層 ２２ ゲート電極 ２６ａ、２６ｂ ｎ+型不純物領域 ３０ａ、３０ｂ サイドウォール酸化層 ３８ ｎ+型不純物領域 １００ 保護回路部 ２００ トランジスタ形成部 ３００ 入出力回路部 ４００ パッド ６００ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−31819（ＪＰ，Ａ) 特開 平９−36357（ＪＰ，Ａ) 特開 平10−12746（ＪＰ，Ａ) 特開 平７−106567（ＪＰ，Ａ) 特開 平２−271673（ＪＰ，Ａ) 特開 平２−271674（ＪＰ，Ａ) 特開 昭61−43464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 27/04 - 27/06 H01L 21/82 H01L 21/28
Claims (9)
- 【請求項１】 半導体基板に形成された半導体回路部
と、 前記半導体回路部にあり、前記半導体回路部のサージ破
壊を防止するための保護回路部と、 を備えた半導体装置であって、 前記半導体回路部は、電界効果トランジスタを含み、 前記電界効果トランジスタは、サリサイド構造を有し、 前記保護回路部は、電界効果トランジスタ構造体を含
み、 前記電界効果トランジスタ構造体は、 第１導電型の第１領域と、 第１導電型の第２領域と、 前記第１領域と前記第２領域との間に形成された第２導
電型の第３領域と、 前記第３領域上にゲート酸化層を介して形成されたゲー
ト電極と、 前記ゲート電極の側面に形成されたサイドウォール絶縁
層と、を有し、 前記第１領域、前記第２領域および前記第３領域でバイ
ポーラトランジスタが構成され、 前記第１領域には、配線層が電気的に接続され、 前記第１領域上には、シリサイド層が形成され、前記シリサイド層は、第１シリサイド層および第２シリ
サイド層を含み、該第１シリサイド層と該第２シリサイ
ド層とは分離しており、 前記第１シリサイド層は、前記サイドウォール絶縁層に
隣接し、 前記第１シリサイド層の長さは、細線効果が生じる長さ
である、半導体装置。 - 【請求項２】 請求項１において、 前記第１シリサイド層の長さは、前記電界効果トランジ
スタのゲート長より小さい、半導体装置。 - 【請求項３】 請求項１または２において、 前記第１シリサイド層の長さは、前記第１領域または前
記第２領域と、前記電界効果トランジスタのソース／ド
レイン領域と、を電気的に接続する接続領域の幅より小
さい、半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 サージによる電流は、前記第１シリサイド層を流れず
に、前記第１領域から前記第３領域を通り、前記第２領
域に流れる、半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記第２領域には、他の配線層が電気的に接続され、 前記第２領域上には、他のシリサイド層が形成され、前記他のシリサイド層は、第３シリサイド層および第４
シリサイド層を含み、該第３シリサイド層と該第４シリ
サイド層とは分離しており、 前記第３シリサイド層は、前記ゲート電極の側面に形成
された他のサイドウォール絶縁層に隣接し、 前記第３シリサイド層の長さは、細線効果が生じる長さ
である、半導体装置。 - 【請求項６】 請求項１〜５のいずれかにおいて、 前記電界効果トランジスタ構造体は、電界効果トランジ
スタとして機能する、半導体装置。 - 【請求項７】 請求項１〜５のいずれかにおいて、 前記電界効果トランジスタ構造体は、電界効果トランジ
スタとして機能しない、半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 前記半導体回路部は、入出力回路部、入力回路部または
出力回路部を含む、半導体装置。 - 【請求項９】 請求項１〜８のいずれかにおいて、 前記半導体装置は、電極部を備え、 前記電極部は、前記半導体基板に形成され前記電極部
は、ボンディングにより外部配線と電気的に接続される
ものであり、 前記半導体回路部の前記電界効果トランジスタと前記電
極部とは、前記保護回路部を介して電気的に接続されて
いる、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26171899A JP3319445B2 (ja) | 1998-09-18 | 1999-09-16 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-265411 | 1998-09-18 | ||
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