JPH043525A - Code error correcting device - Google Patents
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- JPH043525A JPH043525A JP10294490A JP10294490A JPH043525A JP H043525 A JPH043525 A JP H043525A JP 10294490 A JP10294490 A JP 10294490A JP 10294490 A JP10294490 A JP 10294490A JP H043525 A JPH043525 A JP H043525A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル情報記録再生装置における符号誤り
訂正装置の構成並びにその制御方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a configuration of a code error correction device in a digital information recording/reproducing device and a control method thereof.
従来のランダム誤り、バースト誤りのいずれにも高い訂
正能力を持つディジタル信号の符号誤り訂正装置は、特
開昭57−10561号公報に記載のように符号を積符
号構成とし、内符号(第2のエラー訂正ブロック)の復
号時に訂正不能な多数の誤りがある場合にはその内符号
ブロック内の全てのワードにエラーを示すフラグ(ポイ
ンタ)を付加し、次いで外符号配列に並べ替えて外符号
の復号を行う構成をとっていた。該符号の復号に当って
は、外符号ブロック(第1のエラー訂正ブロック)内の
ワードから演算されたシンドロームと、上記の内符号復
号時に付加されたフラグをポインタとして用いて、誤り
訂正能力の高いポインタイレージヤ方式の誤り訂正を行
うようになっていた。A conventional code error correction device for digital signals that has a high correction ability for both random errors and burst errors uses a product code configuration as described in Japanese Patent Application Laid-Open No. 57-10561, and an inner code (second If there are many uncorrectable errors when decoding an error correction block (error correction block), a flag (pointer) indicating an error is added to all words in the inner code block, and then rearranged into the outer code array and the outer code It was configured to decrypt . When decoding this code, the syndrome calculated from the words in the outer code block (first error correction block) and the flag added at the time of decoding the inner code are used as pointers to determine the error correction ability. It was designed to perform error correction using a high pointer laser method.
さらに訂正能力を向上する方法として、特開昭63−3
17990号公報に記載のように上記のような積符号構
成のブロックを複数回記録または伝送し、再生に際し内
符号(第1の検査ワード)の復号後に、外符号(第2の
検査ワード)の復号を行うに当ってこれら複数回再生さ
れた内符号により誤り検出訂正されたデータからその都
度できるかぎり誤りのない方を選択して訂正能力を向上
するようになっていた。またこの方式では内符号で誤り
を検出しなかった場合でも複数個再生されたデータを比
較して誤りを検出できるようになっており、データの信
頼性を向上できるようになっていた。Furthermore, as a method to improve the correction ability, JP-A-63-3
As described in Japanese Patent No. 17990, a block with the above product code configuration is recorded or transmitted multiple times, and upon playback, after the inner code (first check word) is decoded, the outer code (second check word) is decoded. When performing decoding, the correction ability is improved by selecting data with as few errors as possible each time from the data that has been error-detected and corrected using the inner codes that have been reproduced a plurality of times. Furthermore, with this method, even if no error is detected in the inner code, it is possible to detect an error by comparing multiple pieces of reproduced data, making it possible to improve data reliability.
上記従来技術は複数回再生された積符号構成のブロック
をそれぞれメモリに蓄えた後、各メモリから同時にそれ
ぞれデータ及びエラーフラグを読出し、これらを比較し
ながらできる限り内符号による訂正不能誤りのないデー
タを選択して外符号の復号を行い、さらにデータ比較に
よるエラー誤検出のチエツクを行うが、必要なメモリの
容量の点について配慮がされておらず、積符号構成のブ
ロックのサイズが大きい場合や同一ブロックの記録再生
回数が多い場合には大容量メモリが多数必要になるとい
う問題があった。The above-mentioned conventional technology stores each block of the product code structure that has been reproduced multiple times in memory, and then simultaneously reads out data and error flags from each memory, and compares them to create data that is free from uncorrectable errors caused by inner codes as much as possible. is selected, the outer code is decoded, and errors are checked for false detection by data comparison. There is a problem in that when the same block is recorded and reproduced many times, a large number of large-capacity memories are required.
本発明の目的は上記した従来技術の欠点をなくし、メモ
リ容量の増大なしに多重記録再生による誤り訂正能力の
向上及びエラー誤検出の防止が実現できる符号誤り訂正
装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and to provide a code error correction device that can improve error correction capability through multiple recording and reproduction and prevent erroneous error detection without increasing memory capacity.
上記目的を達成するために、本発明では複数回繰返し伝
送または記録再生される積符号構成の各ブロックに対し
て1ブロック分の内符号復号後の内符号でブロックデー
タとこれら各内符号ブロックに対してそれぞれ少なくと
も1ワ一ド分の検査ワードを蓄えるメモリを設ける。そ
して、内符号による復号が終わった各内符号ブロックに
含まれるデータ及びパリティから算術的に求められる検
査情報、例えばデータ及びパリティの総和の下位バイト
の、いわゆるチエツクサムなどを生成する。In order to achieve the above object, in the present invention, for each block of a product code structure that is repeatedly transmitted or recorded/reproduced multiple times, the inner code for one block is decoded to create block data and each of these inner code blocks. A memory is provided for storing at least one check word for each. Then, check information arithmetically determined from the data and parity contained in each inner code block that has been decoded by the inner code, such as a so-called checksum of the lower byte of the sum of data and parity, is generated.
1回目に伝送または再生された積符号ブロックに対して
は各内符号復号後のデータとともにその内符号ブロック
により生成された検査情報をそれぞれメモリ内の所定の
アドレスに書き込む。2回目以降に伝送または再生され
た同一内容の積符号ブロックについては、各内符号復号
により誤りが検出されないか又は訂正された内符号ブロ
ックのみを該当する1回目の内符号ブロックのメモリア
ドレスと同一のアドレスに書込み、その検査情報は各伝
送または再生回数に応じた、1回目とは異なる所定のメ
モリアドレスに書込む。そして、所定の回数の積符号ブ
ロックの伝送または再生が完了してその内符号復号が終
了した後、各内符号ブロックに付加してメモリに書込ま
れた伝送または再生回数毎の複数個の検査情報を読出し
、これらを比較する。ここでこれらの検査情報が一致し
ない場合にはその内符号ブロックに誤りがあることを示
すエラーフラグを出力し、外符号復号時に参照できるよ
うにする。For the product code block transmitted or reproduced for the first time, the data after decoding each inner code and the test information generated by the inner code block are respectively written to predetermined addresses in the memory. For product code blocks with the same content transmitted or reproduced from the second time onwards, only the inner code blocks for which no errors were detected or were corrected by each inner code decoding are stored at the same memory address as the corresponding first inner code block. The test information is written to a predetermined memory address different from the first time, depending on the number of transmissions or reproductions. After the transmission or reproduction of the product code block is completed a predetermined number of times and the inner code decoding is completed, multiple checks are added to each inner code block and written to the memory for each number of transmissions or reproductions. Read information and compare them. If these pieces of check information do not match, an error flag indicating that there is an error in the inner code block is output so that it can be referenced when decoding the outer code.
ここで、検査情報の比較は訂正不能誤りのないブロック
についてのみ行うが、そのためには内符号復号結果のエ
ラーフラグを参照すれば良い。−方複数回の同一内容の
積符号ブロックの内符号復号に当って、各対応する同一
内容の内符号ブロックの復号においてその対応するブロ
ック毎に最初に誤りが検出されないかまたは訂正された
ブロックについては、その検査情報をメモリ上の各対応
する全内符号ブロックの検査情報書込みアドレスに書込
むようにする。つまりn回伝送または再生される場合に
はメモリ上の所定のn箇所に書込む。Here, the comparison of check information is performed only for blocks without uncorrectable errors, and for this purpose, it is sufficient to refer to the error flag of the inner code decoding result. - When decoding the inner code of a product code block with the same content multiple times, for each block in which no error is detected or is corrected for the first time in decoding of each corresponding inner code block with the same content. writes the test information to the test information write address of each corresponding internal code block on the memory. That is, when the data is transmitted or reproduced n times, it is written to n predetermined locations on the memory.
そして、それ以降の誤りが検出されないかまたは訂正さ
れたブロックについてはメモリ上の所定の1箇所に検査
情報を書込む。これにより訂正不能誤りが検出されたブ
ロックについてはメモリに検査情報を書込まなくても、
エラーフラグの参照なしに有効に検査情報の比較ができ
る。Then, for blocks in which no errors are detected or errors thereafter are corrected, check information is written to a predetermined location on the memory. As a result, for blocks in which uncorrectable errors have been detected, check information is not written to memory.
Test information can be effectively compared without referring to error flags.
また、同一内容の積符号ブロック内の各内符号ブロック
の検査情報のメモリ上のアドレスを、複数回の伝送また
は再生に対して共通にすることにより、さらに必要メモ
リ容量を低減できる。この場合には2回目以降の誤りが
検出されないかまたは訂正された内符号ブロックをメモ
リに書込む際にそれまでにメモリに書込まれた同一内容
の内符号ブロックで生成された検査情報をメモリから読
出し、新しい検査情報と比較する。そして同一アドレス
にこの新しい検査情報を書込むとともに、新旧検査情報
が一致していなければその内符号ブロックのエラーフラ
グを変更する。エラーフラグの変更は、2回目以降の内
符号ブロックは誤りが検出されないかまたは訂正された
もののみであるので、それ以前に復号を終えてメモリに
蓄えられた口内符号ブロックに誤りが検出されないかま
たは訂正されたものであるにもかかわらず新旧の検査情
報が一致しない場合にはエラーフラグを反転させて訂正
不能誤りがあるものとする。また、口内符号ブロックに
訂正不能誤りがある場合には新旧の検査情報が一致しな
くて当然であるが、同様にエラーフラグを反転させて新
たにメモリに書込んだ2回目以降の新内符号ブロックに
は誤りが検出されないかまたは訂正されたものであるこ
とを示す。Further, by making the memory address of the check information of each inner code block in the product code block having the same content common for multiple transmissions or reproductions, the required memory capacity can be further reduced. In this case, either the second or subsequent error is not detected, or when writing the corrected inner code block to memory, the check information generated by the inner code block with the same content that has been written to memory up to that point is stored in the memory. and compare it with the new test information. Then, this new test information is written to the same address, and if the old and new test information do not match, the error flag of the inner code block is changed. Since the error flag is changed only when no error is detected or the error is corrected in the second and subsequent inner code blocks, it is necessary to check whether any errors are detected in the inner code blocks that were previously decoded and stored in memory. Alternatively, if the new and old check information does not match even though the check information has been corrected, the error flag is inverted to determine that there is an uncorrectable error. In addition, if there is an uncorrectable error in the intra-code block, it is natural that the new and old check information will not match, but similarly, the error flag is inverted and the new code is newly written to the memory from the second time onwards. Indicates that the block has no detected errors or has been corrected.
あるいは、口内符号ブロックに付加されたエラーフラグ
が誤りが検出されないかまたは訂正されたことを示して
いる(一般にこの状態を「エラーフラグがない」と表現
することが多い)場合にのみ、新旧検査情報が一致しな
ければ訂正不能誤りが存在することを示すエラーフラグ
に置換え、それ以外は2回目以降の誤りが検出されない
かまたは訂正された新内符号ブロックのエラーフラグを
用いるようにしても良い。Alternatively, the old and new checks can be performed only if the error flag attached to the intra-code block indicates that the error has not been detected or has been corrected (this condition is often expressed as "no error flag"). If the information does not match, it may be replaced with an error flag that indicates the existence of an uncorrectable error, and in other cases, the error flag of the new inner code block in which the second or subsequent error has not been detected or has been corrected may be used. .
上記のような構成および動作により、1つの積符号ブロ
ックのために設けられたメモリには、複数回繰返し伝送
または記録再生された内符号復号後のデータのうち、誤
りが検出されないかまたは訂正されたものが重ね書きさ
れる。したがって、1回目の伝送または再生で訂正不能
誤りが検出された内符号ブロックでも、2回目以降の伝
送または再生で誤りが検出されないかまたは訂正された
場合にはこの正しい内符号ブロックに書替えられる。そ
のため、この積符号ブロックの繰返し伝送または再生に
よる内符号ブロックの入力が終了した後、このメモリよ
り外符号ブロックを読出すと結果的に、各伝送または再
生毎に別々のメモリに内符号ブロックを蓄えて外符号復
号時にこの中からできるかぎり誤りのないデータを選択
するのと同等の効果を得ることができ、誤り訂正能力を
向上できる。さらに内符号で誤りが検出されない内符号
ブロック間で、例えばチエツクサムデータ等を比較する
ことにより、内符号復号時の誤訂正や誤り検出もれの発
生を検出でき、データの信頼性を向上できる。ここで、
特開昭63−317990号公報に示された従来例では
、外符号データ1つ1つを個々に比較し、誤りの再チエ
ツクを行うが、誤り訂正符号の性質上、内符号で誤検出
、誤訂正が発生する場合はバースト誤りによりその内符
号ブロックのデータが多数具なっている場合が多く、本
発明の方式でもほぼ同等の効果が得られる。With the above configuration and operation, the memory provided for one product code block contains data after inner code decoding that has been repeatedly transmitted or recorded and reproduced multiple times, with no errors detected or no errors corrected. The previous one will be overwritten. Therefore, even if an inner code block has an uncorrectable error detected in the first transmission or reproduction, if the error is not detected or corrected in the second or subsequent transmission or reproduction, it is rewritten to the correct inner code block. Therefore, if the outer code block is read from this memory after the input of the inner code block by repeated transmission or reproduction of this product code block is completed, the inner code block will be stored in a separate memory for each transmission or reproduction. It is possible to obtain the same effect as storing data and selecting data with as few errors as possible from among them at the time of outer code decoding, and the error correction ability can be improved. Furthermore, by comparing, for example, checksum data between inner code blocks where errors are not detected in the inner code, it is possible to detect error corrections or omissions in error detection during inner code decoding, improving data reliability. . here,
In the conventional example disclosed in Japanese Patent Application Laid-Open No. 63-317990, each piece of outer code data is compared individually and rechecked for errors, but due to the nature of the error correction code, errors may occur in the inner code. When erroneous correction occurs, it is often the case that a large number of code blocks are included in the data due to a burst error, and the method of the present invention can achieve almost the same effect.
なお、本発明においては、積符号構成でなく、−重の符
号化しか成されていない場合(例えばここで述べた内符
号のみしか付加されていないような場合)においても、
同一符号ブロックが繰返し伝送または記録再生される場
合には同様の効果が得られることは明白である。In addition, in the present invention, even in the case where only -fold encoding is performed instead of the product code configuration (for example, when only the inner code described here is added),
It is clear that a similar effect can be obtained when the same code block is repeatedly transmitted or recorded and reproduced.
以下、本発明の詳細を実施例により説明する。 The details of the present invention will be explained below using examples.
第1図は本発明による符号誤り訂正装置をディジタル記
録方式のVTRである、いわゆるD22重VTRの音声
信号再生系に用いた場合の構成を示すブロック図である
。FIG. 1 is a block diagram showing a configuration in which a code error correction apparatus according to the present invention is used in an audio signal reproduction system of a so-called D22 duplex VTR, which is a digital recording type VTR.
第1図において、1は磁気テープ、2は回転ドラムに取
付けられた再生ヘッド、3は復調回路、4は内符号を復
号する内符号復号回路、5は復号後の内符号から検査情
報を生成する検査情報生成回路、6は積符号構成のデー
タ、パリティおよび上記の検査情報を記憶するメモリ、
7はメモリ6およびエラーフラグメモリ8の書込み、読
出しを制御するメモリ制御回路、8は内符号復号回路に
より内符号ブロックに付加されたエラーフラグを記憶す
るエラーフラグメモリ、9は検査情報を比較、検査する
検査回路、10は外符号を復号する外符号復号回路であ
る。In Figure 1, 1 is a magnetic tape, 2 is a playback head attached to a rotating drum, 3 is a demodulation circuit, 4 is an inner code decoding circuit that decodes the inner code, and 5 is a generator that generates inspection information from the decoded inner code. 6 is a memory for storing data in a product code configuration, parity, and the above-mentioned test information;
7 is a memory control circuit that controls writing and reading of the memory 6 and error flag memory 8; 8 is an error flag memory that stores the error flag added to the inner code block by the inner code decoding circuit; 9 is a comparison of check information; The test circuit for testing, 10, is an outer code decoding circuit for decoding the outer code.
D2フォーマットのディジタルVTRの音声信号は、4
チヤネルの音声信号の各チャネル毎に1シンボル8ビツ
トのリードソロモン符号により積符号の形に符号化され
、ヘリカルトラックの両端に2度ずつ記録されている。The audio signal of a D2 format digital VTR is 4
Each symbol of the audio signal of the channel is encoded in the form of a product code using an 8-bit Reed-Solomon code, and is recorded twice at each end of the helical track.
このように各音声チャネルを2重に記録することにより
、符号誤りに対する保護が強化されている。By doubly recording each audio channel in this way, protection against code errors is strengthened.
磁気テープ1上に2重に記録されたリードソロモン符号
で積符号化された音声信号は、まず1回目の積符号ブロ
ックが磁気ヘッド2により内符号順に再生され、復調回
路3に入力される。復調回路3では記録時に行われた変
調に対応した復調が行われ、さらにタイミング基準とな
る同期信号の検出が行われ、次いで内符号ブロック単位
の誤り検出訂正を行うために内符号復号回路4に復調信
号を送る。内符号復号回路4では内符号ブロック毎に内
符号パリティにより誤り検出訂正を行い、復号を終了し
たデータを検査情報生成回路5.メモリ6、メモリ制御
回路7に送る。さらに内符号復号により訂正不能誤りが
検出された場合にはエラーフラグとして“High”レ
ベルの信号を、それ以外の場合は“L O,uレベルの
信号をメモリ制御回路7およびエラーフラグメモリ8に
送る。検査情報生成回路5は、入力された復号後の内符
号ブロック毎に検査情報を生成し、メモリ6に送る。An audio signal product-coded using a Reed-Solomon code recorded twice on a magnetic tape 1 is first reproduced by a magnetic head 2 in the order of inner codes of the first product code block, and is input to a demodulation circuit 3. The demodulation circuit 3 performs demodulation corresponding to the modulation performed during recording, and also detects a synchronization signal that serves as a timing reference. Next, the inner code decoding circuit 4 performs error detection and correction for each inner code block. Send demodulated signal. The inner code decoding circuit 4 performs error detection and correction using the inner code parity for each inner code block, and the decoded data is sent to the test information generation circuit 5. The data is sent to the memory 6 and the memory control circuit 7. Furthermore, if an uncorrectable error is detected by inner code decoding, a “High” level signal is sent as an error flag; otherwise, a “LO, u” level signal is sent to the memory control circuit 7 and the error flag memory 8. The test information generation circuit 5 generates test information for each input decoded inner code block and sends it to the memory 6.
ここでは検査情報は例えば各内符号ブロック内のデータ
シンボル及びパリティシンボルの総加算値の下位8ビツ
トの、いわゆるチエツクサムバイトを用いて説明する。Here, the check information will be explained using, for example, the so-called checksum byte, which is the lower 8 bits of the total sum of data symbols and parity symbols in each inner code block.
D2フォーマットの再生信号中には各内符号ブロックの
記録トラック上の位置関係を示すID信号が含まれてお
り、これが各内符号ブロックの積符号ブロック内での位
置に対応する。メモリ制御回路は、このID信号をもと
に各内符号データおよび検査情報のメモリ6内でのアド
レスとエラーフラグのエラーフラグメモリ8内のアドレ
スを発生し、それぞれ書込みパルスWEを出力し、各内
符号ブロックのデータおよび各種情報がメモリ6および
エラーフラグメモリ8に書込まれる。なお、ID信号の
ないシステムに本発明を適用する場合は、メモリアドレ
スは再生信号入力順序に合わせて発生させるようにすれ
ば良い。こうして1回目の積符号ブロックの各内符号復
号を終了し、各メモリ6.8への書込み完了後、続いて
磁気テープ1上に2重記録された2回目の積符号ブロッ
クが磁気ヘッド2により1回目と同様の内符号順に再生
される。そして同様に復調、内符号復号等が行われ、復
号後のデータが検査情報生成回路5.メモリ6、メモリ
制御回路7に送られる。また同様にエラーフラグがメモ
リ制御回路7およびエラーフラグメモリ8に送られる。The D2 format reproduction signal includes an ID signal indicating the positional relationship of each inner code block on the recording track, and this corresponds to the position of each inner code block within the product code block. The memory control circuit generates an address in the memory 6 for each inner code data and inspection information and an address in the error flag memory 8 for the error flag based on this ID signal, and outputs a write pulse WE for each. The data and various information of the inner code block are written into the memory 6 and the error flag memory 8. Note that when the present invention is applied to a system without an ID signal, memory addresses may be generated in accordance with the input order of reproduction signals. In this way, after the decoding of each inner code of the first product code block is completed and writing to each memory 6.8 is completed, the second product code block that has been double recorded on the magnetic tape 1 is then read by the magnetic head 2. It is played back in the same inner code order as the first time. Then, demodulation, inner code decoding, etc. are performed in the same manner, and the decoded data is sent to the test information generation circuit 5. The signal is sent to the memory 6 and the memory control circuit 7. Similarly, an error flag is sent to the memory control circuit 7 and the error flag memory 8.
検査情報生成回路5においても同様に検査情報が生成さ
れ、メモリ6に送られる。ここでメモリ制御回路7は1
回目と同様にして各内符号データに対しては1回目と同
一のアドレスを発生するが、そのエラーフラグと検査情
報に対しては1回目とは異なる所定のアドレスを発生す
る。そして、訂正不能誤りがなく、内符号復号回路4か
らのエラーフラグが“L o、 +ルベルの時にはこれ
らの全アドレスに対して書込みパルスWEを出力し、内
符号データは1回目の同一場所の内符号データの上に重
ね書きされ、エラーフラグ及び検査情報は1回目とは異
なる場所に書込まれる。一方、エラーフラグが“Hig
h”レベルの場合には内符号データに対して書込みパル
スWEは出力されず、1回目の内符号データがメモリ6
内に残る。ここで、1回目の積符号再生前にあらかしめ
エラーフラグメモリ8の内容をすべて“High”レベ
ルにセットしておけば、2回目の内符号の復号で訂正不
能誤りがあり、エラーフラグが(L Hlg h *″
レベルなった場合にはエラーフラグ及び検査情報に対し
ても書込みパルスWEを出力しないようにもできる。Test information is similarly generated in the test information generation circuit 5 and sent to the memory 6. Here, the memory control circuit 7 is 1
Similarly to the first time, the same address as the first time is generated for each inner code data, but a predetermined address different from the first time is generated for the error flag and check information. Then, when there is no uncorrectable error and the error flag from the inner code decoding circuit 4 is "Lo, + level", the write pulse WE is output to all these addresses, and the inner code data is stored at the same location for the first time. The inner code data is overwritten, and the error flag and inspection information are written in a different location than the first time.On the other hand, when the error flag is
h” level, the write pulse WE is not output for the inner code data, and the first inner code data is stored in the memory 6.
remain within. Here, if all the contents of the preliminary error flag memory 8 are set to "High" level before the first product code reproduction, an uncorrectable error occurs in the second inner code decoding, and the error flag ( L Hlg h *″
When the level is reached, the write pulse WE can also be made not to be output for the error flag and inspection information.
こうして2回目の内符号ブロックの処理が終了した後、
メモリ制御回路7はメモリ6およびエラーフラグメモリ
8にその内符号ブロックの1回目と2回目の検査情報お
よびエラーフラグが書込まれたアドレスと読出しパルス
○Eを出力し、メモリ6およびエラーフラグメモリ8は
これらを検査回路9に出力する。検査回路9は、これら
2つのエラーフラグが共に11 L O,I+レベルで
あるにもかかわらず、1回目と2回目の検査情報が一致
しない場合にメモリ制御回路7に制御指令信号を出力す
るとともに、エラーフラグメモリ8に“High”レベ
ルのエラーフラグを送る。メモリ制御回路7はこれを受
けてその内符号ブロックの2回分の復号時のエラーフラ
グのアドレスと書込みパルスWEをエラーフラグメモリ
8に出力し、この“High”レベルのエラーフラグが
両方のアドレスにか書込まれる。以上のようにして2回
目の積符号ブロックの全内符号ブロックの再生および復
号が終了した後、メモリ6内の積符号ブロックデータは
2回の再生によって得られたデータのうちできるかぎり
誤りのない符号ブロックを集めたものとなっている。ま
た、エラーフラグメモリ8内の各内符号ブロックの2つ
のエラーフラグは、2回の復号で共に訂正不可能誤りが
あった場合および、共に訂正不能誤りが検出されなかっ
たにもかかわらず検査情報比較により誤りが検出された
場合に共に” High ”レベルとなっている。した
がって、その後メモリ制御回路7によりメモリ6より外
符号データおよびパリティを読出し外符号復号回路10
に入力し、同様にエラーフラグメモリ8から読出した各
データに対して2個ずつのエラーフラグを参照して外符
号の復号を行うことにより、訂正能力の向上をはかるこ
とができる。ここでエラーフラグは2つが共に” Hi
gh”レベルの時データに誤りがあるものとして外符号
の復号を行う。なお検査情報の比較検査は、2回目の全
部の内符号ブロックの復号が終了してから外符号の復号
を始めるまでの間にまとめて行ってもよい。After completing the second inner code block processing in this way,
The memory control circuit 7 outputs the address where the first and second check information and error flag of the code block are written and the read pulse ○E to the memory 6 and the error flag memory 8, and outputs the read pulse ○E to the memory 6 and the error flag memory 8. 8 outputs these to the inspection circuit 9. The inspection circuit 9 outputs a control command signal to the memory control circuit 7 when the first and second inspection information do not match even though both of these two error flags are at the 11LO,I+ level. , sends a "High" level error flag to the error flag memory 8. In response to this, the memory control circuit 7 outputs the error flag address and write pulse WE for the two times of decoding of the code block to the error flag memory 8, and this "High" level error flag is written to both addresses. or written. After the reproduction and decoding of all inner code blocks of the second product code block is completed as described above, the product code block data in the memory 6 is the data obtained by the two reproductions, with as few errors as possible. It is a collection of code blocks. In addition, the two error flags of each inner code block in the error flag memory 8 are used as check information when both uncorrectable errors are detected in two decodings, and even when no uncorrectable errors are detected in both decodings. When an error is detected by comparison, both become "High" level. Therefore, after that, the memory control circuit 7 reads the outer code data and parity from the memory 6, and the outer code decoding circuit 10 reads out the outer code data and parity from the memory 6.
By decoding the outer code by referring to two error flags for each data similarly read from the error flag memory 8, it is possible to improve the correction ability. Here, both error flags are “Hi”
gh” level, the outer code is decoded assuming that there is an error in the data.The comparison check of the test information is performed from the second time when all the inner code blocks are decoded until the start of outer code decoding. You can do it all at once.
なお、検査情報を1回目の内符号復号時にメモリ6上の
1回目と2回目の2つの検査情報のアドレスに共に書込
むようにしておけば、検査情報の一致を検査する時にエ
ラーフラグを参照する必要がなくなる。つまり2回目の
内符号復号で訂正不能誤りが検出された場合にはエラー
フラグも検査情報書込まれないようにし、さらに1回目
に訂正不能誤りが検出され2回目に検出されない場合に
も1回目と2回目の2つの検査情報アドレスに共に2回
目の検査情報を書込むようにしておけば、2回の復号で
共に訂正不能誤りが検出されたかまたは共に検出されな
いが少なくともどちらか一方で誤検出、誤訂正を発生し
た時のみ2つの検査情報が不一致となる。したがってこ
の時はエラーフラグメモリ8も1回目と2回目で別のエ
ラーフラグアドレスが必要になることもなく、また外符
号復号時に2つのエラーフラグを読出す必要もなく、ア
クセス回数も減らすことができる。また、本発明をさら
に多重記録するシステムに適用することもでき、その場
合は複数個の復号中最初に訂正不能誤りが検出されなか
った場合にこれら各回の検査情報アドレス全部にその検
査情報を書込むようにすればよい。Note that if the test information is written to the addresses of the first and second test information on the memory 6 at the time of the first inner code decoding, there is no need to refer to the error flag when checking whether the test information matches. disappears. In other words, if an uncorrectable error is detected in the second inner code decoding, the error flag will not be written in the check information, and if an uncorrectable error is detected in the first decoding but not in the second, the error flag will not be written in the check information. If the second test information is written to both the first and second test information addresses, it is possible that an uncorrectable error is detected in both decodings, or that an uncorrectable error is detected in both decodings, or that an uncorrectable error is not detected in both decodings, but at least one false detection or error occurs. The two pieces of inspection information become inconsistent only when a correction occurs. Therefore, in this case, the error flag memory 8 does not need different error flag addresses for the first and second times, and there is no need to read two error flags during outer code decoding, and the number of accesses can be reduced. can. Furthermore, the present invention can be applied to a system that performs multiple recording, and in that case, if an uncorrectable error is not detected at the beginning during multiple decodings, the test information is written to all of the test information addresses for each of these decodings. All you have to do is try to get into it.
次に第2図により検査情報生成回路5の一実施例をブロ
ック図で示す。第2図において、11は加算回路、12
はパラレルの8ビツトレジスタである。Next, FIG. 2 shows a block diagram of an embodiment of the test information generation circuit 5. In FIG. 2, 11 is an adder circuit, 12
is a parallel 8-bit register.
検査情報生成回路5に内符号ブロックが入力される前に
、レジスタ12にリセット信号が入力され、8ビツト全
てがクリアされる。次いで内符号ブロックデータが加算
回路11に入力される毎に、レジスタ12にクロックが
入力される。したがって、データがA、B、C・・・と
入力されると加算回路11の出力は(○+A)、(A+
B)、(A十B十C)・・・と変化しその下位8ビツト
がレジスタ12にラッチされる。これにより内符号ブロ
ック1ブロツクの入力が終わるとレジスタ12にはその
総和の下位8ビツトが残りこれが上述した検査情報とな
る。もちろん検査情報は乗算、減算など他の演算を用い
てもさしつかえない。Before the inner code block is input to the test information generation circuit 5, a reset signal is input to the register 12, and all 8 bits are cleared. Then, every time the inner code block data is input to the adder circuit 11, a clock is input to the register 12. Therefore, when data is inputted as A, B, C, etc., the output of the adder circuit 11 is (○+A), (A+
B), (A0B0C), etc., and the lower 8 bits thereof are latched into the register 12. As a result, when the input of one inner code block is completed, the lower 8 bits of the total remain in the register 12 and serve as the above-mentioned check information. Of course, other operations such as multiplication and subtraction may be used for the inspection information.
次に第3図により検査回路9の一実施例をブロック図で
示す。第3図において、13.14はレジスタ、15は
比較器、16は制御回路である。Next, one embodiment of the inspection circuit 9 is shown in a block diagram with reference to FIG. In FIG. 3, 13 and 14 are registers, 15 is a comparator, and 16 is a control circuit.
レジスタ13.14にはそれぞれ1回目の内符号ブロッ
クの検査情報とエラーフラグ、2回目の内符号ブロック
の検査情報とエラーフラグが入力され、制御回路16か
らのクロックによりラッチチされる。レジスタ13.1
4の出力は比較器15に入力され、比較器15ではその
うち検査情報部分のみを比較する。そして、レジスタ1
3,14の出力のエラーフラグ部分が共にLL L O
,++レベルの時に2つの検査情報が一致していない時
のみ” High ”レベルを制御回路16に出力する
9制御回路16は、比較器出力が“High”レベルに
なった場合に、制御指令信号と” High”レベルの
エラーフラグをメモリ制御回路7とエラーフラグメモリ
8に出力する。なお、エラーフラグを参照しない場合は
、比較器15は、検査情報が一致すれば”Loty”レ
ベル、一致しなければ”High”レベルを制御回路1
6に出力する。The check information and error flag of the first inner code block and the check information and error flag of the second inner code block are input to the registers 13 and 14, respectively, and are latched by the clock from the control circuit 16. Register 13.1
The output of 4 is input to the comparator 15, and the comparator 15 compares only the test information portion. And register 1
The error flag parts of outputs 3 and 14 are both LL L O
, ++ level, the control circuit 16 outputs a "High" level to the control circuit 16 only when the two pieces of inspection information do not match. and outputs a "High" level error flag to the memory control circuit 7 and error flag memory 8. Note that when the error flag is not referred to, the comparator 15 sets the control circuit 1 to the "Loty" level if the inspection information matches, and to the "High" level if they do not match.
Output to 6.
第4図に本発明のもう一つの実施例のブロック図を示す
。第4図において、17はメモリ、18はフラグ処理回
路、19は検査回路、20はメモリ制御回路である。FIG. 4 shows a block diagram of another embodiment of the invention. In FIG. 4, 17 is a memory, 18 is a flag processing circuit, 19 is a test circuit, and 20 is a memory control circuit.
第1図の実施例と同様、1回目の積符号ブロックのデー
タは内符号順に復号され、検査情報とともにメモリ17
に書込まれる。また、そのエラーフラグはフラグ処理回
路18を通してエラーフラグメモリ8に書込まれる。次
いで2回目の積符号ブロックの内符号の復号に入ると、
各内符号ブロック毎に内符号復号回路4により誤りが検
出されないかまたは訂正された場合のみエラーフラグと
してl(L O,t+レベルがメモリ制御回路20に入
力され、これによりメモリ制御回路20はメモリ17に
1回口の内符号データと同じアドレスと書込みパルスW
Eを出力し、これらの内符号データが1回路の内符号デ
ータに重ね書きされる。続いてメモリ17から1回目の
内符号ブロックの検査情報が読出され、検査回路19に
入力される。同時に検査回路19には検査情報生成回路
5より2回目の内符号ブロックの検査情報が入力され、
これらが一致しない場合には“High”レベルをフラ
グ処理回路18に出力する。フラグ処理回路18は検査
回路19からの信号が”High”レベルの時にはメモ
リ制御回路20によりエラーフラグメモリから読出され
た1回目の内符号のエラーフラグを反転し、再びエラー
フラグメモリに出力し。メモリ制御回路20はこれを1
回目のエラーフラグと同一アドレスに書込む。これによ
りエラーフラグメモリ8の当該アドレスには、1回目誤
りあり2回目誤りなしの場合は”High”レベルがi
t L o w、。As in the embodiment shown in FIG.
written to. Further, the error flag is written into the error flag memory 8 through the flag processing circuit 18. Next, when decoding the inner code of the second product code block,
Only when no error is detected or corrected by the inner code decoding circuit 4 for each inner code block, the l(LO, t+ level) is input to the memory control circuit 20 as an error flag. Same address and write pulse W as the inner code data once every 17 days
E is output, and these inner code data are overwritten on the inner code data of one circuit. Subsequently, the test information of the first inner code block is read from the memory 17 and input to the test circuit 19. At the same time, the test information of the second inner code block is inputted to the test circuit 19 from the test information generation circuit 5.
If these do not match, a "High" level is output to the flag processing circuit 18. When the signal from the inspection circuit 19 is at the "High" level, the flag processing circuit 18 inverts the first inner code error flag read from the error flag memory by the memory control circuit 20 and outputs it to the error flag memory again. The memory control circuit 20 uses this as 1
Write to the same address as the second error flag. As a result, the corresponding address in the error flag memory 8 has a "High" level if there is an error the first time and no error the second time.
tLow,.
レベルに反転して書込まれ、1回目、2回目ともに誤り
なしにもかかわらず検査情報が一致しない場合には”L
oll”レベルが”High”レベルに反転して書込ま
れる。一方2回目で誤りが検出された場合は何も書込ま
れないで、1回目の状態が保持される。以上のようにし
て2回目の積符号ブロックの内符号復号が全て終了した
後はエラーフラグメモリ8およびメモリ17の内符号に
よるエラーフラグと積符号ブロックのデータは第1図の
実施例の場合と同等になっており、以下同様に外符号の
復号が行われる。If the inspection information does not match even though there are no errors in the first and second inspections, “L” is written.
oll" level is inverted to "High" level and written. On the other hand, if an error is detected the second time, nothing is written and the state of the first time is maintained. In the above manner, 2 After the inner code decoding of the product code block is completely completed, the error flags based on the inner code in the error flag memory 8 and the memory 17 and the data of the product code block are the same as in the embodiment shown in FIG. The outer code is subsequently decoded in the same manner.
第5図に第4図の実施例に用いる検査回路19の構成例
を示す。第5図において、20.23はレジスタ、22
は比較器である。2回目の内符号ブロックから生成され
た新検査情報はレジスタ21に、メモリ17から読出さ
れた旧検査情報はレジスタ23に入力され、これらの出
力が比較器22により比較される。比較器22はこれら
が一致すれば“L o、7ルベルを、−1したければ”
High”レベルを出力する。FIG. 5 shows an example of the configuration of the test circuit 19 used in the embodiment of FIG. 4. In Figure 5, 20.23 is a register, 22
is a comparator. The new test information generated from the second inner code block is input to the register 21, the old test information read from the memory 17 is input to the register 23, and these outputs are compared by the comparator 22. If these match, the comparator 22 outputs “L o, 7 lebel, if you want -1”
Outputs "High" level.
次に第6図にフラグ処理回路18の構成例を示す。第6
図において24はデータセレクタ、25はE x −O
Rゲート、26は制御回路である。1回目の内符号復号
時は制御回路26はデータセレクタ24を内符号復号回
路4からのエラーフラグ側に切換え、これをエラーフラ
グメモリ8に出力する。2回目の内符号復号時にはEx
−ORゲート25側に切換え、検査回路19からの信号
が“High”レベル時にはフラグメモリ8から読出し
たエラーフラグを反転して出力する。Next, an example of the configuration of the flag processing circuit 18 is shown in FIG. 6th
In the figure, 24 is a data selector, 25 is Ex-O
R gate 26 is a control circuit. During the first inner code decoding, the control circuit 26 switches the data selector 24 to the error flag side from the inner code decoding circuit 4 and outputs this to the error flag memory 8. At the second inner code decoding, Ex
-OR gate 25 side, and when the signal from test circuit 19 is at "High" level, the error flag read from flag memory 8 is inverted and output.
第7図にフラグ処理回路18のもう一つの構成例を示す
。第7図において、27はエラーフラグすなわち”Hi
gh”レベル発生器、28は制御回路、29はインバー
タ、30はNANDゲートである。FIG. 7 shows another example of the configuration of the flag processing circuit 18. In FIG. 7, 27 is an error flag, that is, "Hi"
gh'' level generator, 28 is a control circuit, 29 is an inverter, and 30 is a NAND gate.
この場合制御回路28はNANDゲート30からの信号
が“LoIll”レベルの時はデータセレクタ24をエ
ラーフラグ発生器側27に、それ以外は内符号復号回路
4からのエラーフラグ側に切換え出力する。したがって
エラーフラグメモリ8から読出した1回目のエラーフラ
グがIILo、”レベルで、検査情報が一致しないとき
にエラーフラグ発生器27からの”High”レベルが
出力される。In this case, the control circuit 28 switches the data selector 24 to the error flag generator side 27 when the signal from the NAND gate 30 is at the "LoIll" level, and otherwise switches and outputs the error flag from the inner code decoding circuit 4. Therefore, when the first error flag read from the error flag memory 8 is IILo, and the test information does not match, the error flag generator 27 outputs a high level.
本発明によれば、はぼ1つの積符号ブロック分の容量の
メモリを用いて高い訂正能力が得られるとともに、内符
号による誤検出、誤訂正の再検出ができるので、ディジ
タル情報再生の信頼性向上の効果がある。According to the present invention, high correction capability can be obtained using a memory with a capacity equivalent to approximately one product code block, and erroneous detection and re-detection of erroneous corrections due to inner codes can be performed, thereby improving the reliability of digital information reproduction. It has an improving effect.
第1図及び第4図は、本発明の実施例のブロック図、第
2図はその検査情報生成回路5の構成例を示すブロック
図、第3図及び第5図は、検査回路9および19の構成
例を示すブロック図、第6図及び第7図は、第4図の実
施例のフラグ処理回路18の構成例を示すブロック図で
ある。
4・・・内符号復号回路、5・・・検査情報生成回路、
6.17・・・メモリ、 8・・・エラーフラグメモ
リ、9.19・・・検査回路、
7.20・・・メモリ制御回路、
18・・・フラグ処理回路、
10・・・外符号復号回路。
察
図
亮
図
隼
図
纂
図
纂
図1 and 4 are block diagrams of an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration example of the test information generation circuit 5, and FIGS. 3 and 5 are test circuits 9 and 19. FIGS. 6 and 7 are block diagrams showing an example of the configuration of the flag processing circuit 18 of the embodiment shown in FIG. 4... Inner code decoding circuit, 5... Inspection information generation circuit,
6.17...Memory, 8...Error flag memory, 9.19...Inspection circuit, 7.20...Memory control circuit, 18...Flag processing circuit, 10...Outer code decoding circuit. Compiled drawings of falcon drawings
Claims (1)
のためのパリテイを付加した誤り訂正符号ブロックを構
成し、同一の誤り訂正符号ブロックを複数回ずつ繰返し
伝送または記録再生して得られた信号を復号する符号誤
り訂正装置において、 伝送または再生された信号の誤り訂正符号ブロックを逐
次復号する誤り訂正手段(4)と、該誤り訂正手段(4
)から出力された復号後の誤り訂正符号ブロックの各デ
ータ及びパリテイの算術演算により各ブロック毎の検査
情報を生成する検査情報生成手段(5)と、 該検査情報生成手段(5)から出力された検査情報およ
び上記誤り訂正手段(4)から出力された復号後の誤り
訂正符号ブロックの少なくとも各データを記憶する記憶
手段(6)と、該記憶手段(6)へのデータ入出力を制
御する制御手段(7)と、 上記記憶手段(6)から読出した、複数個の複数回ずつ
繰返し伝送または記録再生された同一の誤り訂正符号ブ
ロックに対応した上記検査情報生成手段(5)により生
成された検査情報の一致または不一致を検査する検査手
段(9)と、 を備え、 上記制御手段(7)は複数回ずつ繰返し伝送または記録
再生された同一の誤り訂正符号ブロックについては上記
記憶手段(6)の同一場所に記憶し、その複数個の検査
情報については上記記憶手段(6)の異なる場所に記憶
し、さらに2回目以降に伝送または記録再生された同一
の誤り訂正符号ブロックについては、上記誤り訂正手段
(4)により誤りを訂正されたかまたは誤りが検出され
なかったブロックのみを上記記憶手段(6)に書込むよ
うに制御する構成を有し、 上記検査手段(9)は同一の誤りが訂正されたかまたは
誤りが検出されなかった誤り訂正符号ブロックに対して
生成された複数個の検査情報が一致しない場合には誤り
の発生を示すエラーフラグを出力する構成を有している ことを特徴とする符号誤り訂正装置。 2、上記制御手段(7)は、n個ずつ繰返し伝送または
記録再生された同一の誤り訂正符号ブロックに対して生
成されるn個の検査情報については、n回の同一の誤り
訂正符号ブロックの復号において、上記誤り訂正手段(
4)により最初に誤りが訂正されたかまたは誤りが検出
されなかったブロックの検査情報を上記n個の検査情報
に与えられた上記記憶手段(6)のn箇所に書込み、以
降のブロックについては上記誤り訂正手段(4)により
誤りが訂正されたかまたは検出されなかった場合にのみ
、その検査情報をこれらn箇所のうちの所定の1箇所に
書込む構成を有する請求項1に記載の符号誤り訂正装置
。 3、ディジタル情報信号の所定量毎に符号誤り検出訂正
のためのパリテイを付加した誤り訂正符号ブロックを構
成し、同一の誤り訂正符号ブロックを複数回ずつ繰返し
伝送または記録再生して得られた信号を復号する符号誤
り訂正装置において、 伝送または再生された信号の誤り訂正符号ブロックを逐
次復号する誤り訂正手段(4)と、該誤り訂正手段(4
)から出力された復号後の誤り訂正符号ブロックの各デ
ータ及びパリテイの算術演算により各ブロック毎の検査
情報を生成する検査情報生成手段(5)と、 該検査情報生成手段(5)から出力された検査情報およ
び上記誤り訂正手段(4)から出力された復号後の誤り
訂正符号ブロックの少なくとも各データを記憶する第1
の記憶手段(17)と、 上記誤り訂正手段(4)による復号により各誤り訂正符
号ブロックに訂正不能の誤りを検出したか否かを示すエ
ラーフラグを記憶する第2の記憶手段(8)と、 該第2の記憶手段(8)及び上記第1の記憶手段(17
)へのデータ入出力を制御する制御手段(20)と、 複数回ずつ繰返し伝送または記録再生された同一の誤り
訂正符号ブロックに対して上記検査情報生成手段(5)
によりそれぞれ生成された各検査情報のうち、2回目以
降に伝送または再生されたブロックに対して生成された
検査情報と、それ以前に伝送または再生されたブロック
に対して生成された上記第1の記憶手段(17)に書込
み読出された検査情報の一致不一致を検査する検査手段
(19)と、 を備え、 上記制御手段(20)は複数回ずつ繰返し伝送または記
録再生された同一の誤り訂正符号ブロックについては上
記第1の記憶手段(17)の同一場所に記憶し、また少
なくともその1回目のブロックの検査情報をそのブロッ
クのデータとともに上記第1の記憶手段(17)に記憶
し、さらに上記誤り訂正手段(4)による復号によりそ
のブロックに訂正不能誤りを検出したか否かを示すエラ
ーフラグを上記第2の記憶手段(8)に記憶し、次に2
回目以降に伝送または記録再生された同一の誤り訂正符
号ブロックについては、上記誤り訂正手段(4)により
誤りを訂正されたかまたは誤りが検出されなかったブロ
ックのみを上記第1の記憶手段(17)に書込むように
制御する構成を有し、 上記検査手段(19)は2回目以降に伝送または再生さ
れかつ訂正不能な誤りが検出されなかったブロックの上
記検査情報生成手段(5)により生成された検査情報と
上記制御手段(20)により上記第1の記憶手段(17
)から読出されたそれ以前に伝送または再生されたブロ
ックの検査情報とが一致しない場合には上記第2の記憶
手段(8)の当該箇所に記憶されたエラーフラグを反転
させて再記憶せしめる構成を有している ことを特徴とする符号誤り訂正装置。 4、上記検査手段(19)は2回目以降に伝送または再
生されかつ訂正不能誤りが検出されなかったブロックの
検査情報と上記制御手段(20)により上記第1の記憶
手段(17)から読出されたそれ以前に伝送または再生
された同一ブロックの検査情報とが一致せずかつ上記第
2の記憶手段(8)の当該箇所に記憶されたそのブロッ
クのエラーフラグが訂正不能誤りが無いことを示した場
合にのみそのエラーフラグを訂正不能誤りが有ることを
示す値に書替える構成を有する請求項3に記載の符号誤
り訂正装置。[Claims] 1. Configuring an error correction code block with parity added for code error detection and correction for each predetermined amount of digital information signal, and repeatedly transmitting or recording/playing the same error correction code block multiple times. In a code error correction device that decodes a signal obtained by
); and a test information generating means (5) for generating test information for each block by arithmetic operations on each data and parity of the decoded error correction code block output from the test information generating means (5); a storage means (6) for storing at least each data of the decoded error correction code block outputted from the error correction means (4) and the check information obtained from the error correction means (4); and controlling data input/output to the storage means (6). The test information generated by the control means (7) and the test information generation means (5) corresponding to the same error correction code block read out from the storage means (6) and transmitted or recorded and reproduced multiple times. a checking means (9) for checking whether the check information matches or does not match; ), and the plural pieces of check information are stored in different locations in the storage means (6), and the same error correction code block transmitted or recorded or reproduced from the second time onward is stored in the same location in the above storage means (6). The error correction means (4) has a configuration in which the error correction means (4) controls to write only blocks whose errors have been corrected or no errors detected, into the storage means (6), and the checking means (9) detects the same error. If multiple pieces of check information generated for an error correction code block in which the code has been corrected or no error has been detected do not match, an error flag indicating the occurrence of an error is output. Characteristic code error correction device. 2. The control means (7) is configured to control, for n pieces of check information generated for the same error correction code block that has been repeatedly transmitted or recorded or reproduced n times, the control means (7) In decoding, the above error correction means (
4), the check information of the block whose error was first corrected or no error was detected is written to the n locations of the storage means (6) given to the n pieces of check information, and the above is written for subsequent blocks. 2. The code error correction system according to claim 1, wherein the code error correction means writes the check information to a predetermined one of the n locations only when the error is corrected or not detected by the error correction means (4). Device. 3. A signal obtained by constructing an error correction code block with parity added for code error detection and correction for each predetermined amount of digital information signal, and repeatedly transmitting or recording and reproducing the same error correction code block multiple times. A code error correction device for decoding a signal includes: an error correction means (4) for sequentially decoding error correction code blocks of a transmitted or reproduced signal;
); and a test information generating means (5) for generating test information for each block by arithmetic operations on each data and parity of the decoded error correction code block output from the test information generating means (5); a first memory which stores at least each data of the decoded error correction code block outputted from the error correction means (4) and the check information of the error correction code block;
a storage means (17); and a second storage means (8) for storing an error flag indicating whether or not an uncorrectable error is detected in each error correction code block by decoding by the error correction means (4). , the second storage means (8) and the first storage means (17).
); and a control means (20) for controlling data input/output to the same error correction code block that is repeatedly transmitted or recorded/reproduced multiple times.
Among the respective pieces of test information generated by a checking means (19) for checking whether the check information written and read out from the storage means (17) matches; The blocks are stored in the same location in the first storage means (17), and at least the inspection information of the first block is stored in the first storage means (17) together with the data of the block. An error flag indicating whether or not an uncorrectable error is detected in the block by decoding by the error correction means (4) is stored in the second storage means (8), and then the error flag is stored in the second storage means (8).
Regarding the same error correction code block transmitted or recorded or reproduced from the first time onwards, only the blocks whose errors were corrected or no errors were detected by the error correction means (4) are stored in the first storage means (17). The checking means (19) has a configuration for controlling the checking information to be written in the block, and the checking means (19) writes the checking information generated by the checking information generating means (5) of the block that is transmitted or reproduced from the second time onwards and in which no uncorrectable error is detected. The test information and the control means (20) are used to store the test information in the first storage means (17).
), if the inspection information of the previously transmitted or reproduced block does not match, the error flag stored in the corresponding location of the second storage means (8) is inverted and re-stored. A code error correction device comprising: 4. The checking means (19) reads out from the first storage means (17) the checking information of the blocks that have been transmitted or reproduced from the second time onwards and in which no uncorrectable error has been detected, and the control means (20). The test information of the same block previously transmitted or reproduced does not match, and the error flag of the block stored in the relevant location of the second storage means (8) indicates that there is no uncorrectable error. 4. The code error correction apparatus according to claim 3, wherein the code error correction apparatus is configured to rewrite the error flag to a value indicating that an uncorrectable error exists only when the error flag is detected.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294490A JP2664267B2 (en) | 1990-04-20 | 1990-04-20 | Code error correction device |
US07/551,009 US5247523A (en) | 1989-07-12 | 1990-07-11 | Code error correction apparatus |
US08/008,292 US5757824A (en) | 1989-07-12 | 1993-01-25 | Code error correction apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294490A JP2664267B2 (en) | 1990-04-20 | 1990-04-20 | Code error correction device |
Publications (2)
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JP2664267B2 JP2664267B2 (en) | 1997-10-15 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653940A (en) * | 1992-07-31 | 1994-02-25 | Sanyo Electric Co Ltd | Mobile fm multiplex broadcasting receiver |
JPH0786962A (en) * | 1993-09-13 | 1995-03-31 | Nec Corp | Internal code error correcting device |
US9425830B2 (en) | 2014-03-06 | 2016-08-23 | Fujitsu Limited | Error detection device and error detecting method |
-
1990
- 1990-04-20 JP JP10294490A patent/JP2664267B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653940A (en) * | 1992-07-31 | 1994-02-25 | Sanyo Electric Co Ltd | Mobile fm multiplex broadcasting receiver |
JPH0786962A (en) * | 1993-09-13 | 1995-03-31 | Nec Corp | Internal code error correcting device |
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Publication number | Publication date |
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JP2664267B2 (en) | 1997-10-15 |
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