JPH0634313B2 - Error correction method - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えばデイジタルオーデイオ信号を記録再
生する時に適用されるエラー訂正方法に関する。The present invention relates to an error correction method applied when recording / reproducing a digital audio signal, for example.

「背景技術とその問題点」 デイジタルオーデイオ信号に用いられるエラー訂正方法
のひとつとして、CRCコードによりエラーを検出し、１
ビツトでもエラーの時には、エラー検出の対象とされる
系列に含まれる全てのシンボルにエラーフラツグを付
け、これにより全てのシンボルをイレージヤしたのちク
ロスインターリーブ符号により訂正するものがある。し
たがつて、本当は、エラーデータでないにも拘らず、エ
ラーデータと共通のCRC系列にあるために、エラーデー
タと判断されるデータが生じる。このようなデータが訂
正により求める時は、問題ないが、訂正できない場合に
は、正しいデータを捨てて補間により得られたデータを
用いるために、再生音の劣化が生じる。"Background Technology and its Problems" One of the error correction methods used for digital audio signals is to detect an error by CRC code,
In the case of an error even in a bit, there is a method in which an error flag is added to all the symbols included in the sequence to be subjected to the error detection, and then all the symbols are erased and then corrected by the cross interleave code. Therefore, although it is not actually error data, data that is judged to be error data is generated because it is in the same CRC series as the error data. When such data is obtained by correction, there is no problem, but when correction is not possible, the correct data is discarded and the data obtained by interpolation is used, so that the reproduced sound deteriorates.

また、エラー訂正符号化がなされたデータを伝送する時
には、ブロツク毎に区切られ、ブロツク毎に同期信号及
びアドレスが付加される。この同期信号及びアドレスに
エラーがある場合には、そのブロツクの全てのデータが
無効とされる。しかし、同期信号及びアドレスにエラー
がなく、ブロツク内の一部のデータが誤つている時に
は、ブロツク内に他の正しいデータがあるにも拘らず、
全てイレージヤーしている。したがつて、上述と同様
に、再生音の劣化が生じる。Also, when transmitting data that has been subjected to error correction coding, it is divided into blocks, and a synchronization signal and an address are added to each block. If there is an error in this sync signal and address, all the data in that block is invalidated. However, when there is no error in the sync signal and address and some data in the block is erroneous, despite other correct data in the block,
All erased. Therefore, similarly to the above, the reproduction sound is deteriorated.

「発明の目的」 したがつて、この発明の目的は、エラー検出符号の系列
に含まれるデータの１部にエラーがあるために、本来
は、正しいにも拘らずエラーデータと判断する問題点が
解決されたエラー訂正方法の提供を目的とするものであ
る。Therefore, the object of the present invention is that there is an error in a part of the data included in the error detection code sequence, so that there is a problem that the data is originally judged to be error data although it is correct. It is intended to provide a solved error correction method.

この発明の他の目的は、同期信号，アドレスデータなど
デイジタル情報信号以外のデイジタル信号のエラーとデ
イジタル情報信号のエラーとを区別することができるエ
ラーフラツグを形成し、正しいデータを有効に利用する
ことができるようにしたエラー訂正方法の提供を目的と
するものである。Another object of the present invention is to form an error flag capable of distinguishing an error of a digital information signal other than a digital information signal such as a synchronization signal and address data from an error of a digital information signal and effectively using correct data. The purpose is to provide an error correction method that is made possible.

「発明の概要」 この発明は、エラー訂正符号系列を形成する複数シンボ
ルの各シンボルに対してポインタイレージヤのためのエ
ラー検出符号の符号化がなされたデイジタル情報信号の
エラー訂正方法である。この発明は、エラー検出符号に
よるエラー検出を行ない第１のエラーフラツグを生成す
るステツプと、エラー訂正符号系列に関してシンドロー
ムを生成するステツプと、シンドロームが０となるエラ
ー訂正符号系列に含まれる第１のエラーフラツグを第２
のエラーフラツグに変更するステツプと、データがエラ
ーでない可能性が高い場合に第２のエラーフラツグをク
リアするステツプと、第１又は第２のエラーフラツグが
付加されたシンボルのエラー訂正を行なうステツプとか
らなるものである。[Summary of the Invention] The present invention is an error correction method for a digital information signal in which an error detection code for a pointer erasure is encoded for each of a plurality of symbols forming an error correction code sequence. According to the present invention, a step of performing error detection by an error detection code to generate a first error flag, a step of generating a syndrome with respect to an error correction code sequence, and a first error flag included in an error correction code sequence with a syndrome of 0. The second
Of the error flag, the step of clearing the second error flag when the data is not likely to be in error, and the step of error correcting the symbol to which the first or second error flag is added. Is.

この発明は、また、第１及び第２のエラーフラツグに加
えて、デイジタル情報信号以外のデイジタル信号のエラ
ー検出を行ない、第３のエラーフラツグを形成するもの
である。第３のエラーフラツグに関しては、エラーフラ
ツグの変更及びクリアを行なわないものである。According to the present invention, in addition to the first and second error flags, error detection of digital signals other than the digital information signal is performed to form a third error flag. Regarding the third error flag, the error flag is not changed or cleared.

「実施例」 以下、図面を参照してこの発明の一実施例について説明
する。この一実施例は、完結形のクロスインターリーブ
符号を用いる場合にこの発明を適用したものである。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings. This embodiment is an application of the present invention when a complete cross interleave code is used.

第１図は、この発明を適用することができるエラー訂正
符号の構成の一例を示すものである。このエラー訂正符
号は、第１図Ａに示すように、例えばオーデイオPCM信
号のｎワードとエラー訂正符号の２ワードの冗長データ
（以下、Ｐパリテイ及びＱパリテイと称する）との計
（ｎ＋２）ワード横方向にｍ個並べ、縦方向の（ｎ＋
２）ワードごとにエラー検出用のｒビットのCRCコード
を付加した２次元配列を有している。この（ｎ＋２）ワ
ードのデータ及びこのデータに関するCRCコードに対し
て第１図Ｂにも示すように、ブロツク同期信号及びブロ
ツクアドレスが付加され、この１ブロツクごとに順に記
録される。FIG. 1 shows an example of the structure of an error correction code to which the present invention can be applied. As shown in FIG. 1A, the error correction code has a total of (n + 2) words, for example, n words of the audio PCM signal and two words of redundant data of the error correction code (hereinafter referred to as P parity and Q parity). M rows in the horizontal direction, (n +
2) It has a two-dimensional array in which an r-bit CRC code for error detection is added to each word. As shown in FIG. 1B, a block synchronizing signal and a block address are added to the (n + 2) -word data and the CRC code related to this data, and the blocks are sequentially recorded.

回転ヘツドを用いて、ビデオ信号及びこのビデオ信号に
関連するオーデイオPCM信号を磁気テープに記録する場
合には、サンプリング周波数が２_H（但し、_H：水平
周波数）とされ、１ワードが８ビツトとされる。NTSC方
式の時には、１フイールドで１０５０ワードとなり、
（ｎ＝８，ｍ＝132）と選ばれる。この場合、（８×132
＝1056ワード）となり、６ワード分のデータとしては、
コントロールデータが挿入される。CCIR方式の時では、
（ｎ＝８，ｍ＝157）とされる。CRCコードのビツト数ｒ
は、例えば１６ビツトとされる。また、Ｐパリテイ系列
は、オーデイオPCM信号の８ワードとパリテイワードＰ
との計９ワードからなるもので、この９ワードの間の距
離は、１４ブロツクの均等又は６箇所が１５ブロツクで
２箇所が１４ブロツクとされる。また、Ｑパリテイ系列
は、オーデイオPCM信号の８ワードとパリテイワードＰ
とパリテイワードＱとの計１０ワードからなるもので、
この１０ワードの間の距離は、１２ブロツクの均等にさ
れる。Ｑパリテイ系列内にパリテイワードＰが含まれて
いるので、このパリテイワードＰは、Ｑパリテイ系列に
よるエラー訂正によつてエラー訂正されうる。When a video signal and an audio PCM signal related to this video signal are recorded on a magnetic tape by using a rotating head, the sampling frequency is 2 _H (however, _H : horizontal frequency) and 1 word is 8 bits. To be done. In NTSC system, 1 field is 1050 words,
(N = 8, m = 132) is selected. In this case, (8 × 132
= 1056 words), and as data for 6 words,
Control data is inserted. In CCIR mode,
(N = 8, m = 157). CRC code bit number r
Is, for example, 16 bits. The P parity sequence consists of 8 words of audio PCM signal and parity word P.
And a total of 9 words, and the distance between these 9 words is equal to 14 blocks, or 6 blocks are 15 blocks and 2 blocks are 14 blocks. In addition, the Q parity sequence consists of 8 words of audio PCM signal and parity word P.
And a parity word Q, consisting of a total of 10 words,
The distance between these 10 words is equalized to 12 blocks. Since the parity word P is included in the Q parity series, the parity word P can be error-corrected by the error correction by the Q parity series.

この一実施例は、上述のようなクロスインターリーブ符
号化がなされたもののエラー訂正にこの発明を適用した
ものである。この一実施例は、Ｐパリテイ系列又はＱパ
リテイ系列内で１ワードエラーまで訂正することができ
る能力のエラー訂正符号例えば、単純パリテイ符号を用
いている。また、この一実施例及び後述の一実施例にお
いて、エラーが有ることを示すエラーフラツグとして、
少なくとも２ビツトであつて、３通りの情報を示すもの
が用いられる。つまり、エラー検出は、ブロツク同期信
号，ブロツクアドレス及びデータの夫々についてなさ
れ、ブロツク同期信号又はブロツクアドレスにエラーが
有ると判別された場合、データのエラーの有無と無関係
にエラーフラツグＦ_Aを付け、データをイレージヤ即ち
全ビツトが０のものをメモリに書込み、データのみのエ
ラーの場合には、エラーフラツグＦ_Bを付け、このデー
タをメモリに書込むようになされる。ブロツク同期信号
又はブロツクアドレスを正しく抽出できないブロツクの
データは、エラー訂正に利用することができないので、
イレージヤされると共に、このことを示すエラーフラツ
グＦ_Aが付けられ。エラーフラツグＦ_Bが付けられたデー
タについては、シンドロームが０の時には、本当は、正
しいデータの可能性が高いものと判断し、エラー訂正の
処理において、エラーフラツグ_Cに変更する。そして、
このエラーフラツグＦ_Cが付けられたデータに関して、
本当に正しいかどうかがチエツクされ、正しい時には、
エラーフラツグＦ_Cをクリアする。In this embodiment, the present invention is applied to error correction of the cross-interleaved coding as described above. This embodiment uses an error-correcting code, such as a simple parity code, which has the ability to correct up to one word error in the P-parity series or the Q-parity series. Further, in this one embodiment and one embodiment described later, as an error flag indicating that there is an error,
At least 2 bits and information showing 3 kinds of information are used. That is, the error detection is performed for each of the block synchronization signal, the block address, and the data. When it is determined that the block synchronization signal or the block address has an error, the error flag F _A is added regardless of the presence or absence of the data error, and the data is Is written in the memory, that is, all bits are 0, and in the case of an error in only data, an error flag F _B is attached and this data is written in the memory. Block data for which the block sync signal or block address cannot be extracted correctly cannot be used for error correction.
As it is erased, an error flag F _A indicating this is attached. For the data to which the error flag F _B is attached, when the syndrome is 0, it is judged that there is a high possibility that the data is correct, and the error flag _C is changed in the error correction processing. And
Regarding the data with this error flag F _C ,
It is checked whether it is really correct, and when it is correct,
Clear the error flag F _C.

この一実施例について第２図を参照して更に詳述する。
第２図において、垂直方向の破線１Ａ，１Ｂ，１Ｃ，１
Ｄは、CRC系列を夫々示し、×印は、各系列中に含まれ
る本当のエラーワードである。第２図において、斜めの
線２Ａ及び２Ｂは、Ｐパリテイ系列を夫々示し、斜めの
線３Ａ，３ＢがＱパリテイ系列を夫々示す。CRCコード
のエラー検出は、１ブロツクごとになされるので、たと
え、１系列中にワード或いは２ワードのエラーワードが
含まれる図示の例では、そのブロツクの全てのワードが
エラーと判定されてしまう。したがつて、Ｐパリテイ系
列及びＱパリテイ系列の夫夫が１ワードエラーまでエラ
ー訂正できる時には、従来のように、１種類のエラーフ
ラツグしか付加しないと、第２図において、黒いドツト
で示されるように、Ｐパリテイ系列及びＱパリテイ系列
の夫々において２ワードエラーが生じ訂正不可能とな
る。This embodiment will be described in more detail with reference to FIG.
In FIG. 2, vertical broken lines 1A, 1B, 1C, 1
D indicates each CRC sequence, and the X mark is the true error word included in each sequence. In FIG. 2, diagonal lines 2A and 2B indicate the P parity series, and diagonal lines 3A and 3B indicate the Q parity series, respectively. Since the CRC code error detection is performed for each block, even in the illustrated example in which one sequence includes a word or two error words, all the words of the block are determined to be in error. Therefore, when the husbands of the P-parity series and the Q-parity series are able to correct errors up to one word error, if only one type of error flag is added as in the conventional case, as shown by black dots in FIG. , P parity series and Q parity series each have a 2-word error and cannot be corrected.

この一実施例では、エラーフラツグＦ_Bが付けられてメ
モリに書込まれたデータに関し、Ｐパリテイ系列又はＱ
パリテイ系列の夫々にエラーフラツグ数が２個の場合
に、シンドロームの計算結果が０の場合に、エラーフラ
ツグＦ_BをＦ_Cに変更又はエラーフラツグＦ_Cのクリアを
行なう。Ｐパリテイ系列の場合で、シンドローム０の時
に、エラーフラツグをＦ_BからＦ_Cに変更し、Ｑパリテイ
系列の場合で、シンドローム０の時に、エラーフラツグ
Ｆ_Cをクリアする。このような処理を行なうことによつ
て、第２図において、黒いドツトが付されたワードのエ
ラーフラツグは、最終的にクリアされ、正しいものと判
断され、このワードは、データの再生に利用される。し
たがつて、エラー訂正が不可能なため補間処理を受ける
ワード数を減少させることができ、実質的にエラー訂正
能力の向上を図ることができる。In this embodiment, the P parity sequence or Q is applied to the data written in the memory with the error flag F _B.
When the number of error flags is 2 in each of the parity series and the calculation result of the syndrome is 0, the error flag F _B is changed to F _C or the error flag F _C is cleared. In the case of P parity series, when the syndrome 0, change the Erafuratsugu from F _B to F _C, in the case of Q parity series, when the syndrome 0, clears the Erafuratsugu F _C. By performing such processing, the error flag of the word with the black dot in FIG. 2 is finally cleared and judged to be correct, and this word is used for reproducing the data. . Therefore, it is possible to reduce the number of words that undergo interpolation processing because error correction is impossible, and it is possible to substantially improve the error correction capability.

第３図は、この発明の一実施例を実施するための構成の
一例を示す。再生されたデータは、データRAM１１及び
同期信号チエツク回路１２に供給される。同期信号チエ
ツク回路１２は、再生データから所定のビツトパターン
のブロツク同期信号が正しく抽出されたかどうかをチエ
ツクするものである。再生データは、同期信号チエツク
回路１２の次にアドレスチエツク回路１３に供給され、
ブロツクアドレスが正しく再生データから分離されたか
どうかが調べられる。アドレスチエツク回路１３の次に
CRCチエツク回路１４により、再生データにエラーが有
るかどうかが調べられる。FIG. 3 shows an example of a configuration for carrying out an embodiment of the present invention. The reproduced data is supplied to the data RAM 11 and the sync signal check circuit 12. The sync signal check circuit 12 checks whether or not a block sync signal having a predetermined bit pattern is correctly extracted from the reproduced data. The reproduced data is supplied to the address check circuit 13 next to the sync signal check circuit 12,
It is checked whether the block address is correctly separated from the reproduced data. Next to the address check circuit 13
The CRC check circuit 14 checks whether or not the reproduced data has an error.

アドレスチエツク回路１３は、再生データから分離され
たブロツクアドレスの変化が規則性を有している場合例
えば１ステツプずつ変化している場合に、ブロツクアド
レスの分離が正しくされたものと判定する。この規則性
から外れるブロツクアドレスは、エラーと判断される。
同期信号チエツク回路１２又はアドレスチエツク回路１
３の何れか一方においてエラーが検出される時には、そ
のブロツクのワードに関してエラーフラツグＦ_Aが付け
られると共に、データRAM１１には、このワードが書込
まれない。CRCチエツク回路１４からのエラーフラツグ
Ｆ_BがRAMタイミング発生回路１５に供給され、フラツグ
RAM１６に書込まれる。初期設定は、データRAM１１の内
容が全て０とされると共に、フラツグRAM１６に全ての
ワードに関してエラーフラツグＦ_Aが書込まれる。そし
て、エラーが検出されない時では、データRAM１１に再
生データが書込まれると共に、フラツグRAM１６の対応
するアドレスのエラーフラツグＦ_Aがクリア即ちエラー
フラツグのビツトとして全て０が書込まれる。また、ブ
ロツク同期信号又はブロツクアドレスにエラーが有る時
には、データRAM１１及びフラツグRAM１６の両者への書
込が禁止される。更に、データのエラーが検出された時
には、データRAM１１に再生データが書込まれると共
に、フラツグRAM１６の対応するアドレスにエラーフラ
ツグＦ_Bが書込まれる。The address check circuit 13 determines that the block addresses have been correctly separated when the change of the block address separated from the reproduced data has regularity, for example, when the block address changes by one step. Block addresses that deviate from this regularity are judged as errors.
Sync signal check circuit 12 or address check circuit 1
When an error is detected in one of the 3, with Erafuratsugu F _A is attached with respect to the word of the block, the data RAM11, this word is not written. The error flag F _B from the CRC check circuit 14 is supplied to the RAM timing generation circuit 15, and the flag
Written to RAM16. Initial setting, along with the contents of the data RAM11 are all 0, Erafuratsugu F _A is written with respect to all words in Furatsugu RAM 16. Then, when no error is detected, the reproduction data is written to the data RAM 11, Erafuratsugu F _A corresponding address Furatsugu RAM16 are all 0 is written as a bit of clear i.e. Erafuratsugu. Further, when there is an error in the block synchronization signal or the block address, writing to both the data RAM 11 and the flag RAM 16 is prohibited. Further, when a data error is detected, the reproduction data is written in the data RAM 11 and the error flag F _B is written in the corresponding address of the flag RAM 16.

１フイールド分のオーデイオPCMデータ〔(n+2)×ｍ〕が
データRAM１１に書込まれると共に、上述のエラー検出
がなされると、エラー訂正動作がなされる。つまり、第
４図に示すフローチヤートにおいて初期設定のステツプ
３１，エラー検出のステツプ３２及び判定ステツプ３３
が終了すると、エラー訂正のステツプ３４に移る。エラ
ー検出のステツプ３２は、第５図に示されている。判定
ステツプ４１，４２，４３によつて同期信号チエツク回
路１２，アドレスチエツク回路１３及びCRCチエツク回
路１４の何れによつてもエラーが検出されない時には、
ステツプ４４及び４５で示すように、フラツグRAM１６
のエラーフラツグＦ_Aがクリアされ、データがデータRAM
１１に書込まれる。同期信号チエツク回路１２及びアド
レスチエツク回路１３の判定結果が正しくて、CRCチエ
ツク回路１４によりエラー有りと検出されたデータは、
データRAM１１に書込まれると共に、ステツプ４６で示
すように、フラツグRAM１６にエラーフラツグＦ_Bがセツ
トされる。同期信号チエツク回路１２又はアドレスチエ
ツク回路１３の何れかの検出結果がエラーの時には、デ
ータRAM１１及びフラツグRAM１６が初期設定のままとさ
れる。When one field of audio PCM data [(n + 2) × m] is written in the data RAM 11 and the above-mentioned error detection is performed, an error correction operation is performed. That is, in the flow chart shown in FIG. 4, an initial setting step 31, an error detection step 32, and a determination step 33.
Is completed, the process proceeds to the error correction step 34. The error detection step 32 is shown in FIG. When no error is detected by any of the sync signal check circuit 12, the address check circuit 13, and the CRC check circuit 14 by the judgment steps 41, 42, 43,
As shown at steps 44 and 45, the flag RAM 16
The error flag F _{A of} is cleared and the data is stored in the data RAM.
Written on 11. The data detected by the CRC check circuit 14 as having an error because the judgment results of the sync signal check circuit 12 and the address check circuit 13 are correct,
The error flag F _B is set in the flag RAM 16 as shown in step 46 while being written in the data RAM 11. When the detection result of either the synchronization signal check circuit 12 or the address check circuit 13 is an error, the data RAM 11 and the flag RAM 16 are left as initial settings.

エラー訂正は、破線で夫々囲んで示すデコード回路１７
及びエラーフラツグチエツク回路２０によつてなされ
る。デコード回路１７は、データRAM１１から読出され
た１個のパリテイ系列のデータ即ちｎワードのPCMデー
タと１ワードのパリテイデータを（mod.２）の加算を行
なうことによりシンドロームを発生し、シンドロームが
０かどうかを示す信号を発生するシンドローム計算回路
１８と、エラーフラツグをポインタとして１ワードエラ
ーまでの訂正を行ない訂正後のデータをデータRAM１１
に書込むエラー訂正回路１９とからなる。エラーフラツ
グチエツク回路２０は、フラツグ数チエツク回路２１と
フラツグランクチエツク回路２２とエラーフラツグ生成
回路２３とから構成され、これらの回路は、フラツグRA
M１６から読出されたエラーフラツグを処理し、処理後
のエラーフラツグをフラツグRAM１６に書込む。Error correction is performed by the decoding circuit 17 surrounded by broken lines.
And an error flag check circuit 20. The decode circuit 17 generates a syndrome by adding (mod.2) one parity sequence data read from the data RAM 11, that is, n-word PCM data and one-word parity data, and the syndrome is generated. A syndrome calculation circuit 18 for generating a signal indicating whether it is 0, and correction of up to a 1-word error using the error flag as a pointer, and the corrected data is stored in the data RAM 11
Error correction circuit 19 for writing to The error flag check circuit 20 is composed of a flag number check circuit 21, a flag check circuit 22, and an error flag generation circuit 23. These circuits are connected to the flag RA.
The error flag read from the M16 is processed, and the processed error flag is written in the flag RAM16.

第４図のフローチヤートで示すように、エラー訂正のス
テツプ３４は、１フイールド分のデータに関してなされ
ると共に、Ｐパリテイ系列を用いたＰ復号とＱパリテイ
系列を用いたＱ復号とを複数回行なうものとされてい
る。これは、エラー訂正がされたデータを用いて次のエ
ラー訂正を行なうことにより、エラー訂正能力を向上さ
せるためである。例えば、第１回目のＰ復号，第１回目
のＱ復号，第２回目のＰ復号，第２回目のＱ復合，第３
回目のＰ復号の計５回の復号を順次行なうようになされ
る。第４図における判定ステツプ３５は、各々の復号ス
テツプの終了を検出するためのもので、判定ステツプ３
６は、一連のエラー訂正動作の終了を検出するためのも
のである。第６図は、Ｐ復号又はＱ復号の１個のパリテ
イ系列に関するエラー訂正動作のフローチヤートを示す
ものである。As shown in the flow chart of FIG. 4, the error correction step 34 is performed for data of one field, and P decoding using the P parity sequence and Q decoding using the Q parity sequence are performed a plurality of times. It is supposed to be. This is to improve the error correction capability by performing the next error correction using the error-corrected data. For example, the first P decoding, the first Q decoding, the second P decoding, the second Q decoding, the third
A total of 5 times of P-th decoding is sequentially performed. The decision step 35 in FIG. 4 is for detecting the end of each decoding step.
Reference numeral 6 is for detecting the end of a series of error correction operations. FIG. 6 shows a flow chart of the error correction operation regarding one parity sequence of P decoding or Q decoding.

第６図において、５１で示すように、エラーフラツグ数
チエツク回路２１によるチエツク動作がなされる。１個
のパリテイ系列内のエラーフラツグ数が１個の時には、
エラー訂正がなされ（ステツプ５２）、このエラーフラ
ツグ数が０又は３個以上の時には、エラーフラツグの変
更又はクリア動作がなされない（ステツプ５３）。エラ
ー訂正動作のステツプ５２は、データのエラー訂正とそ
のフラツグと対応するエラーフラツグのクリアの動作と
の両者を含むものである。エラーフラツグ数が２個の時
には、フラツグランクチエツク回路２２によつて、２個
のうちで１個でもエラーフラツグＦ_Aであるかどうかが
判定される（ステツプ５４）。この判定ステツプ５４に
より、エラーフラツグＦ_Aであることが分かると、エラ
ーフラツグの変更又はクリアを行なわないステツプ５３
になり、エラーフラツグＦ_Aでない時には、シンドロー
ム計算回路１８からの信号によつて、シンドロームが０
かどうかが調べられる（ステツプ５５）。シンドローム
が０でない時には、処理動作を行なわないステツプ５３
となり、シンドロームが０の時には、次の判定ステツプ
５６に移る。この判定ステツプ５６は、フラツグランク
チエツク回路２２によつてなされるもので、２個のエラ
ーフラツグの何れか一方がＦ_Bであるか、又は共にＦ_Cで
あるかを調べるものである。In FIG. 6, as indicated by reference numeral 51, a check operation is performed by the error flag number check circuit 21. When the number of error flags in one parity series is 1,
Error correction is performed (step 52), and when the number of error flags is 0 or 3 or more, the operation of changing or clearing the error flags is not performed (step 53). The error correction operation step 52 includes both the error correction of the data and the operation of clearing the error flag corresponding to the error. When the number of error flags is two, the flat-gran check circuit 22 determines whether or not even one of the two is an error flag F _A (step 54). This determination step 54, when it is found that Erafuratsugu F _A, step 53 is not performed change or clear the Erafuratsugu
When the error flag is not F _A , the syndrome is 0 due to the signal from the syndrome calculation circuit 18.
It is checked whether or not (step 55). When the syndrome is not 0, no processing operation is performed in step 53.
When the syndrome is 0, the procedure goes to the next decision step 56. This determination step 56 is performed by the Fragment Check circuit 22 and checks whether either one of the two error flags is F _B or both are F _C.

エラーフラツグがＦ_Bの時には、現在デコード中の系列
がＰパリテイ系列かどうかが調べられる（ステツプ５
７）。Ｐパリテイ系列の時には、フラツグＦ_Bがフラツ
グＦ_Cに変更される（ステツプ５８）。Ｐパリテイ系列
でない時は、処理動作を行なわないステツプ５３とな
る。判定ステツプ５６において、２個のエラーフラツグ
が共にＦ_Cの時には、次に、現在デコード中の系列がＰ
パリテイ系列かどうかが調べられる（ステツプ５９）。
Ｐパリテイ系列の時には、処理動作を行なわないステツ
プ５３となり、Ｐパリテイ系列でない時即ちＱパリテイ
系列時には、エラーフラツグがクリアされる（ステツプ
６０）。エラーフラツグのランクの変更とエラーフラツ
グのクリアとは、エラーフラツグ生成回路２３において
なされる。現在デコード中のものがＰパリテイ系列かＱ
パリテイ系列かは、復号が何回目かどうかを調べること
が分かり、この判定は、エラーフラツグ生成回路２３に
おいてなされる。When the error flag is F _B , it is checked whether the sequence currently being decoded is the P parity sequence (step 5).
7). In the P parity series, the flag F _B is changed to the flag F _C (step 58). If it is not in the P parity series, the process goes to step 53 where no processing operation is performed. If the two error flags are both F _{C in} the decision step 56, the sequence currently being decoded is P
It is checked whether it is a parity series (step 59).
In the case of the P parity series, the step 53 in which no processing operation is performed becomes, and in the case of the non-P parity series, that is, in the Q parity series, the error flag is cleared (step 60). The error flag generation circuit 23 changes the rank of the error flag and clears the error flag. What is currently being decoded is the P Parity series or Q
It can be seen that the parity series is the number of times the decoding is performed, and this determination is made in the error flag generation circuit 23.

上述のエラー訂正動作を〔(n+2)×ｍワード〕のデータ
について延べ５回にわたつて行なうことにより、エラー
訂正ができないワード数を減少させることができる。エ
ラー訂正の動作が全て終了した後に、エラーフラツグＦ
_A，Ｆ_B又はＦ_Cが付いているオーデイオPCM信号は、図示
せずも、次段のエラー補間処理を受ける。By performing the above-described error correction operation over the data of [(n + 2) × m words] five times in total, the number of words in which error correction cannot be performed can be reduced. After all error correction operations are completed, the error flag F
_The audio PCM signal with _A , F _B or F _C is subjected to the error interpolation processing of the next stage, which is not shown.

この発明の他の実施例について説明する。他の実施例
は、オーデイオPCM信号のみならずCRCコードもデータRA
Mに取り込み、Ｐ復号及びＱ復号を複数回繰り返す際
に、CRCによるエラー検出も複数回行なうようにしたも
のである。例えば、第１回目のCRCによるエラー検出を
行ない、第１回目のＰ復号及びＱ復号を行ない、次に第
２回目のCRCによるエラー検出を行ない、次に第２回目
のＰ復号及びＱ復号を行なう。エラーフラツグとして、
Ｆ_A，Ｆ_B，Ｆ_Cの３種類を用い、エラーフラツグＦ_Bから
Ｆ_Cへの変更並びにエラーフラツグＦ_Cのクリアを行なう
ことは、前述の一実施例と同様である。Another embodiment of the present invention will be described. In another embodiment, not only the audio PCM signal but also the CRC code is data RA.
When the data is taken into M and P decoding and Q decoding are repeated a plurality of times, error detection by CRC is also performed a plurality of times. For example, the first CRC error detection is performed, the first P decoding and Q decoding are performed, then the second CRC error detection is performed, and then the second P decoding and Q decoding are performed. To do. As an error flag,
Using the three types of F _A , F _B , and F _C , changing from the error flag F _B to F _C and clearing the error flag F _C are the same as in the above-described embodiment.

この他の実施例のエラー訂正動作について第７図を参照
して説明する。第７図において、垂直方向の破線１Ｅ，
１Ｆ，１Ｇ，１Ｈの夫々は、CRCコードのエラー検出の
系列を示し、斜めの線２Ｃ，２Ｄ，２Ｅは、Ｐパリテイ
系列を示し、斜めの線３Ｃ，３Ｄ，３Ｅは、Ｑパリテイ
系列を示している。第７図において、Ｘ及び三角形のド
ツトで示すワードが本当のエラーワードを表し、四角形
のドツト，白いドツト，黒ドツトは、エラーワードでな
いが、エラー検出によつてエラーフラツグが付くものを
表している。The error correction operation of the other embodiment will be described with reference to FIG. In FIG. 7, a vertical broken line 1E,
Each of 1F, 1G, and 1H indicates a CRC code error detection sequence, diagonal lines 2C, 2D, and 2E indicate a P parity sequence, and diagonal lines 3C, 3D, and 3E indicate a Q parity sequence. ing. In FIG. 7, a word indicated by X and a triangular dot represents a true error word, and a square dot, a white dot, and a black dot represent an error word which is not an error word but which has an error flag due to error detection. .

第１回目のＱ復号により、Ｑパリテイ系列３Ｃの１ワー
ドエラーである三角形のドツトで示すエラーワードが訂
正される。また、前述の一実施例と同様の処理によつ
て、Ｑパリテイ系列３Ｄ及び３Ｅ中の黒いドツトで示す
２ワードのエラーフラツグがクリアされる。また、四角
形のドツト及び白い円形のドツトで示すワードは、Ｐパ
リテイ系列２Ｃに他に本当のエラーワードがないため
に、前述の一実施例の処理によつて、エラーフラツグが
Ｆ_BからＦ_Cへ変換される。By the first Q decoding, the error word indicated by the dot of the triangle, which is a 1-word error of the Q parity sequence 3C, is corrected. Further, by the same processing as that of the above-described embodiment, the error flag of 2 words indicated by black dots in the Q parity sequences 3D and 3E is cleared. In addition, since the words indicated by the square dots and the white circle dots have no other true error word in the P parity sequence 2C, the error flag is changed from F _B to F _C by the processing of the above-described embodiment. To be converted.

したがつて、CRCによるエラー検出を繰り返すと、系列
１Ｅがエラー無しと判定されるので、四角形のドツトで
示すワードのエラーフラツグＦ_Cをクリアする。これに
よつて、Ｐパリテイ系列２Ｃには、白い円形ドツトで示
す１ワードがエラーとして残る状態となり、したがつ
て、この１ワードエラーを訂正することができる。Therefore, when error detection by CRC is repeated, it is determined that the series 1E has no error, so the error flag F _C of the word indicated by the square dot is cleared. As a result, one word indicated by a white circular dot remains as an error in the P parity series 2C, and thus this one word error can be corrected.

この発明は、クロスインターリーブ符号でない場合にも
適用することができる。例えば、１個のエラー訂正符号
系列で、２ワードエラーまで訂正可能なリードソロモン
符号を用いる場合にこの発明を適用した更に他の実施例
について説明する。The present invention can also be applied to the case where the cross interleave code is not used. For example, another embodiment to which the present invention is applied when a Reed-Solomon code capable of correcting up to a two-word error with one error correction code sequence is used will be described.

第８図は、この発明の更に他の実施例の構成を示すもの
である。再生データが同期信号チエツク回路１２，アド
レスチエツク回路１３及びCRCチエツク回路１４により
エラー検出され、同期信号及びブロツクアドレスの一方
又は両者がエラーの場合には、データがイレージヤされ
ると共に、エラーフラツグＦ_Aが付けられる。データRAM
１１のデータを用いて処理を行なうデコード回路６１が
設けられ、このデコード回路６１のシンドローム計算回
路６２によつてシンドロームが０かどうか調べられ、デ
コード回路６１のエラー訂正回路６３によつて、リード
ソロモン符号のエラー訂正がなされる。FIG. 8 shows the structure of still another embodiment of the present invention. Reproduction data synchronous signal a checking circuit 12, is error detected by address Chie poke circuit 13 and CRC a checking circuit 14, if either or both of an error in the sync signal and Bro poke address, along with the data is Irejiya, Erafuratsugu F _A is Attached. Data RAM
A decoding circuit 61 for performing processing using 11 data is provided, a syndrome calculation circuit 62 of the decoding circuit 61 checks whether the syndrome is 0, and an error correction circuit 63 of the decoding circuit 61 detects a Reed-Solomon signal. Code error correction is performed.

フラツグRAM１６のエラーフラツグを処理するエラーフ
ラツグチエツク回路６４が設けられる。エラーフラツグ
数チエツク回路６５は、１個のリードソロモン符号系列
内のエラーフラツグ数が１及び２の場合、エラーフラツ
グ数が３の場合、エラーフラツグ数が０又は４以上の場
合を区別するものである。エラーフラツグ数が１及び２
の時には、リードソロモン符号のエラー訂正動作がなさ
れる。エラーフラツグ数が０又は４以上の場合は、エラ
ーフラツグＦ_Bの変更又はクリア動作を行なわない。エ
ラーフラツグ数が３の時で、且つエラーフラツグランク
チエツク回路６６により、エラーフラツグがＦ_Bと判定
される時には、シンドローム計算回路６２でなされたシ
ンドロームが０であることを条件として、エラーフラツ
グがＦ_BからＦ_Cへ変更される。このエラーフラツグの変
更は、エラーフラツグ生成回路６７においてなされる。An error flag check circuit 64 for processing the error flag of the flag RAM 16 is provided. The error flag number check circuit 65 distinguishes the case where the number of error flags in one Reed-Solomon code sequence is 1 and 2, the case where the number of error flags is 3, and the case where the number of error flags is 0 or 4 or more. Number of error flags is 1 and 2
At the time of, the error correction operation of the Reed-Solomon code is performed. If the number of error flags is 0 or 4 or more, the change or clear operation of the error flags F _B is not performed. When the number of error flags is 3 and the error flag is determined to be F _B by the error flag check circuit 66, the error flag is changed from F _B to F _B on condition that the syndrome calculated by the syndrome calculation circuit 62 is 0. It is changed to F _C. This error flag change is made in the error flag generation circuit 67.

エラー訂正及びエラーフラツグのチエツクは、クロスイ
ンターリーブ符号でないためめ、繰り返されない。ま
た、データRAM１１から読出されたデータが値予測回路
６８及び比較回路６９に供給される。この値予測回路６
８は、オーデイオPCM信号の時系列上で現在のデータの
前後に位置するデータに基いて、予測値の上限及び下限
の夫々の値を発生して比較回路６９に供給する。比較回
路６９は、この予測値の範囲内にオーデイオPCMデータ
が含まれているかどうかを判断する。予測値の範囲内に
含まれるオーデイオPCMデータは、正しいデータの可能
性が高いと判断され、この正しい可能性が高いと判断さ
れたオーデイオPCMデータに関するエラーフラツグＦ_Cが
エラーフラツグ生成回路６７においてクリアされる。こ
のエラーフラツグのクリアは、次段のエラー補間回路の
入力段において行なうようにしても良い。The error correction and error flag checks are not repeated because they are not cross interleaved codes. Further, the data read from the data RAM 11 is supplied to the value prediction circuit 68 and the comparison circuit 69. This value prediction circuit 6
Reference numeral 8 generates the upper limit and the lower limit of the predicted value based on the data located before and after the current data on the time series of the audio PCM signal and supplies them to the comparison circuit 69. The comparison circuit 69 determines whether or not audio PCM data is included in the range of the predicted value. The audio PCM data included in the range of the predicted value is determined to be highly likely to be correct data, and the error flag F _C related to the audio PCM data determined to be highly likely to be correct is cleared in the error flag generation circuit 67. . This error flag may be cleared at the input stage of the error interpolation circuit at the next stage.

この発明では、エラー検出符号として、CRC符号以外
に、単純パリテイ符号，隣接符号などを用いることがで
きる。また、この発明では、エラー訂正符号として、同
様に、隣接符号などのものを用いることができる。更
に、ブロツクアドレスのエラー検出をデータと別個のエ
ラー検出符号により行なうようにしても良い。この発明
は、デイジタルオーデイオ信号以外のデイジタル情報信
号例えばデイジタルビデオ信号の伝送に適用できること
は勿論である。In the present invention, as the error detection code, a simple parity code, an adjacent code, etc. can be used in addition to the CRC code. Further, in the present invention, similarly, an adjacent code or the like can be used as the error correction code. Further, the error detection of the block address may be performed by an error detection code different from the data. Of course, the present invention can be applied to the transmission of digital information signals other than digital audio signals, such as digital video signals.

「発明の効果」 この発明に依れば、エラー検出系列に１シンボルでもエ
ラーであると、その系列に含まれるシンボルを全てエラ
ーとしてイレージヤするのと異なり、本来正しいデータ
が失なわれる割合を低減することができる。したがつ
て、この発明が適用されたオーデイオPCM記録再生機
は、エラー訂正が不可能なために補間に移されるデータ
を少なくすることができ、高品質のオーデイオ再生を行
なうことができる。[Advantage of the Invention] According to the present invention, if even one symbol is error in the error detection sequence, unlike the case where all symbols included in the sequence are erased as errors, the rate of originally correct data loss is reduced. can do. Therefore, the audio PCM recording / reproducing apparatus to which the present invention is applied can reduce the data transferred to the interpolation because error correction cannot be performed, and can perform high quality audio reproduction.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明を適用することができるエラー訂正符
号の一例の説明に用いる略線図、第２図はこの発明の一
実施例の説明に用いる略線図、第３図はこの発明の一実
施例のブロツク図、第４図，第５図及び第６図はこの発
明の一実施例の動作説明に用いるフローチヤート、第７
図はこの発明の他の実施例の動作説明に用いる略線図、
第８図はこの発明の更に他の実施例のブロツク図であ
る。 １１……データRAM、１２……同期信号チエツク回路、
１３……アドレスチエツク回路、１４……CRCチエツク
回路、１６……フラツグRAM、１７，６１……デコード
回路、２０，６４……エラーフラツグチエツク回路。FIG. 1 is a schematic diagram used for explaining an example of an error correction code to which the present invention can be applied, FIG. 2 is a schematic diagram used for explaining an embodiment of the present invention, and FIG. A block diagram, FIG. 4, FIG. 5 and FIG. 6 of an embodiment are a flow chart and a seventh chart used for explaining the operation of the embodiment of the present invention.
The figure is a schematic diagram used for explaining the operation of another embodiment of the present invention.
FIG. 8 is a block diagram of still another embodiment of the present invention. 11 ... Data RAM, 12 ... Sync signal check circuit,
13 ... Address check circuit, 14 ... CRC check circuit, 16 ... Flag RAM, 17, 61 ... Decode circuit, 20, 64 ... Error flag check circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−8624（ＪＰ，Ａ) 特開 昭56−105315（ＪＰ，Ａ) 特開 昭52−2289（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-55-8624 (JP, A) JP-A-56-105315 (JP, A) JP-A 52-2289 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】エラー訂正符号系列を形成する複数シンボ
ルの各シンボルに対してポインタイレージヤのためのエ
ラー検出符号の符号化がなされたデイジタル情報信号の
エラー訂正方法において、 上記デイジタル情報信号のエラー検出を行い第１のエラ
ーフラツグを生成するステツプと、 上記デイジタル情報信号に付加されたこのデイジタル情
報信号以外のデイジタル信号のエラー検出を行い第３の
エラーフラツグを生成するステツプと、 上記エラー訂正符号系列に関してシンドロームを生成す
るステツプと、 上記シンドロームが０となるエラー訂正符号系列に含ま
れる上記第１のエラーフラツグを第２のエラーフラツグ
に変更するステツプと、 データがエラーでない可能性が高い場合に上記第２のエ
ラーフラツグをクリアするステツプと、 上記第１、第２又は第３のエラーフラツグが付加された
シンボルのエラー訂正を行なうステツプとを備え、 上記第３のエラーフラツグ及びイレージヤデータをメモ
リに初期設定し、上記デイジタル情報信号以外のデイジ
タル信号のエラーが検出される時に、上記メモリへの上
記デイジタル情報信号及びエラーフラツグの書込みを禁
止することにより上記第３のエラーフラツグを生成する
ことを特徴とするエラー訂正方法。1. An error correction method for a digital information signal, wherein an error detection code for a pointer erasure is coded for each of a plurality of symbols forming an error correction code sequence. Regarding the step of detecting and generating a first error flag, the step of detecting an error of a digital signal other than the digital information signal added to the digital information signal and generating a third error flag, and the error correction code sequence The step of generating the syndrome, the step of changing the first error flag included in the error correction code sequence in which the syndrome is 0 to the second error flag, and the step of the second when the data is not likely to be in error. With the step to clear the error flag A step of performing error correction of the symbol to which the first, second or third error flag is added, the third error flag and the erasure data are initialized in a memory, and a digital signal other than the digital information signal. When the error is detected, the third error flag is generated by prohibiting the writing of the digital information signal and the error flag to the memory.