JPH04348630A - 信号の伝送監視が可能な直列／並列変換部及び並列／直列変換部を備えたディジタル信号伝送装置 - Google Patents
信号の伝送監視が可能な直列／並列変換部及び並列／直列変換部を備えたディジタル信号伝送装置Info
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- JPH04348630A JPH04348630A JP3120543A JP12054391A JPH04348630A JP H04348630 A JPH04348630 A JP H04348630A JP 3120543 A JP3120543 A JP 3120543A JP 12054391 A JP12054391 A JP 12054391A JP H04348630 A JPH04348630 A JP H04348630A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】近年の通信技術の急速な発展は，
電話信号や各種データ等のディジタル信号を時分割多重
にて伝送させるディジタル信号伝送装置に負うところが
大きい。従って，かかる通信技術に依る通信の信頼度を
高く維持するには，ディジタル信号伝送装置の装置内監
視を十分行い，装置内で故障が発生した場合にその故障
箇所を明確にし，当故障箇所を迅速且つ正確に復旧する
ことが強く求められている。本発明は此の要求に応え，
従来と比べより容易に装置内監視が出来るディジタル信
号伝送装置を提供するものである。特にディジタル信号
伝送装置の直列／並列変換回路と並列／直列変換回路は
，当ディジタル信号伝送装置をハイウエイ伝送路に配設
した場合に信号の伝送効率（伝送の速度と経済性）を向
上させる上で大切な働きをしており，ハイウエイ伝送路
にとって不可欠な回路である。従って，これら回路の内
部監視をすることはハイウエイ伝送路の保守体制の向上
と信頼性を高めるうえで極めて有効である。
電話信号や各種データ等のディジタル信号を時分割多重
にて伝送させるディジタル信号伝送装置に負うところが
大きい。従って，かかる通信技術に依る通信の信頼度を
高く維持するには，ディジタル信号伝送装置の装置内監
視を十分行い，装置内で故障が発生した場合にその故障
箇所を明確にし，当故障箇所を迅速且つ正確に復旧する
ことが強く求められている。本発明は此の要求に応え，
従来と比べより容易に装置内監視が出来るディジタル信
号伝送装置を提供するものである。特にディジタル信号
伝送装置の直列／並列変換回路と並列／直列変換回路は
，当ディジタル信号伝送装置をハイウエイ伝送路に配設
した場合に信号の伝送効率（伝送の速度と経済性）を向
上させる上で大切な働きをしており，ハイウエイ伝送路
にとって不可欠な回路である。従って，これら回路の内
部監視をすることはハイウエイ伝送路の保守体制の向上
と信頼性を高めるうえで極めて有効である。
【０００２】
【従来の技術】一般にディジタル信号伝送装置の装置内
監視は，よく知られるパリティチェックやパスパターン
チェックで行われる。然しながら，これらのチェックを
もってしてもディジタル信号伝送装置の装置内監視を完
全に行うことは難しく，特にディジタル信号伝送装置の
直列／並列変換回路と並列／直列変換回路の内部監視は
困難なものとして従来行われていなかった。図９は当直
列／並列変換回路と並列／直列変換回路を含む代表的な
従来のディジタル信号伝送装置を示すブロック図であり
，又図１０は，図９のディジタル信号伝送装置に於いて
ディジタル信号が直列／並列，並列／直列にそれぞれ変
換される様子を示すタイムチャートであって，従来から
行っていた直列／並列変換回路と並列／直列変換回路を
含むディジタル信号伝送装置の装置内監視をこれ等図９
，１０を用いて説明する。
監視は，よく知られるパリティチェックやパスパターン
チェックで行われる。然しながら，これらのチェックを
もってしてもディジタル信号伝送装置の装置内監視を完
全に行うことは難しく，特にディジタル信号伝送装置の
直列／並列変換回路と並列／直列変換回路の内部監視は
困難なものとして従来行われていなかった。図９は当直
列／並列変換回路と並列／直列変換回路を含む代表的な
従来のディジタル信号伝送装置を示すブロック図であり
，又図１０は，図９のディジタル信号伝送装置に於いて
ディジタル信号が直列／並列，並列／直列にそれぞれ変
換される様子を示すタイムチャートであって，従来から
行っていた直列／並列変換回路と並列／直列変換回路を
含むディジタル信号伝送装置の装置内監視をこれ等図９
，１０を用いて説明する。
【０００３】図９の参照番号１は直列／並列変換回路（
Ｓ／Ｐ）であって，此のＳ／Ｐ１にディジタル信号で構
成された図１０（ｂ）の直列信号が入力線路１００を経
て入力し，図１０（ｃ）の並列信号に変換されて図９に
示す複数の出力線路１０１〜１０８に出力される。ここ
でＳ／Ｐ１と入力線路１００及び出力線路１０１〜１０
８は同一のＳ／Ｐ用プリント盤ＰＢ１に収められ，図１
０（ｂ）の直列信号はＰＢ１の入力端子Ｔ１１に入力し
，図１０（ｃ）の並列信号はＰＢ１の出力端子Ｔ１２よ
り出力する。Ｔ１１より入力した直列信号は図１０（ｂ
）に示す様な多重化されたディジタル信号であって，此
のディジタル信号は一般にフレーム（図１０には図示し
ていない）で構成され，そのフレームは更に例えば図１
０（ａ）に示す様なタイムスロットで構成されている。 ここで，タイムスロットはディジタル信号のチャンネル
信号に相当するので，図１０（ａ）にはタイムスロット
をチャンネルＣＨ１〜ＣＨ４として示されており，各チ
ャンネルは，例えば図１０（ｂ）のＣＨ１のａ１ 〜ａ
８ ，ＣＨ２のｂ１ 〜ｂ８ ，ＣＨ３のｃ１ 〜ｃ８
が示す様に，それぞれ８ビットで構成されている。タ
イムスロットがこの様に８ビットで構成されているとす
ると，並列信号は図１０（ｃ）に示す如く８個となり，
出力線路は図９に示す如く８本の出力線路１０１〜１０
８となる。
Ｓ／Ｐ）であって，此のＳ／Ｐ１にディジタル信号で構
成された図１０（ｂ）の直列信号が入力線路１００を経
て入力し，図１０（ｃ）の並列信号に変換されて図９に
示す複数の出力線路１０１〜１０８に出力される。ここ
でＳ／Ｐ１と入力線路１００及び出力線路１０１〜１０
８は同一のＳ／Ｐ用プリント盤ＰＢ１に収められ，図１
０（ｂ）の直列信号はＰＢ１の入力端子Ｔ１１に入力し
，図１０（ｃ）の並列信号はＰＢ１の出力端子Ｔ１２よ
り出力する。Ｔ１１より入力した直列信号は図１０（ｂ
）に示す様な多重化されたディジタル信号であって，此
のディジタル信号は一般にフレーム（図１０には図示し
ていない）で構成され，そのフレームは更に例えば図１
０（ａ）に示す様なタイムスロットで構成されている。 ここで，タイムスロットはディジタル信号のチャンネル
信号に相当するので，図１０（ａ）にはタイムスロット
をチャンネルＣＨ１〜ＣＨ４として示されており，各チ
ャンネルは，例えば図１０（ｂ）のＣＨ１のａ１ 〜ａ
８ ，ＣＨ２のｂ１ 〜ｂ８ ，ＣＨ３のｃ１ 〜ｃ８
が示す様に，それぞれ８ビットで構成されている。タ
イムスロットがこの様に８ビットで構成されているとす
ると，並列信号は図１０（ｃ）に示す如く８個となり，
出力線路は図９に示す如く８本の出力線路１０１〜１０
８となる。
【０００４】Ｓ／Ｐ１から出力する並列信号は，通常，
ディジタル信号伝送装置のタイムスロットインターチェ
ンジャー（ＴＳＩ）３に接続され，此処でチャンネル（
タイムスロット）切替えが行われる。即ち，一例として
図１０の（ｃ）─（ｄ）間に示す如く，ＴＳＩ３により
，図１０（ｃ）の並列信号はＣＨ１とＣＨ２が切り換え
られて図１０（ｄ）に示す如き並列信号となる。これ等
図１０（ｄ）の並列信号は図９に示す８本の線路２０１
〜２０８を経て並列／直列変換回路 （Ｐ／Ｓ）２に入
力し，此処で再び図１０（ｅ）に示す直列信号に変換さ
れ，出力線路２００に出力される。この図１０（ｅ）の
直列信号は先のＳ／Ｐ１に入力した図１０（ｂ）の直列
信号のＣＨ１とＣＨ２が切り換えられた多重化ディジタ
ル信号である。ここで，Ｐ／Ｓ２も図９に示す如く，そ
の入力線路２０１〜２０８及び出力線路２００と共にＰ
／Ｓ用プリント盤ＰＢ２に収納され，並列信号はＰＢ２
の入力端子Ｔ２１より入力し直列信号はＰＢ２の出力端
子Ｔ２２より出力する。尚，ＴＳＩ３はＴＳＩ用プリン
ト盤に収容されているが，本発明とは関係が無いので説
明は省略する。
ディジタル信号伝送装置のタイムスロットインターチェ
ンジャー（ＴＳＩ）３に接続され，此処でチャンネル（
タイムスロット）切替えが行われる。即ち，一例として
図１０の（ｃ）─（ｄ）間に示す如く，ＴＳＩ３により
，図１０（ｃ）の並列信号はＣＨ１とＣＨ２が切り換え
られて図１０（ｄ）に示す如き並列信号となる。これ等
図１０（ｄ）の並列信号は図９に示す８本の線路２０１
〜２０８を経て並列／直列変換回路 （Ｐ／Ｓ）２に入
力し，此処で再び図１０（ｅ）に示す直列信号に変換さ
れ，出力線路２００に出力される。この図１０（ｅ）の
直列信号は先のＳ／Ｐ１に入力した図１０（ｂ）の直列
信号のＣＨ１とＣＨ２が切り換えられた多重化ディジタ
ル信号である。ここで，Ｐ／Ｓ２も図９に示す如く，そ
の入力線路２０１〜２０８及び出力線路２００と共にＰ
／Ｓ用プリント盤ＰＢ２に収納され，並列信号はＰＢ２
の入力端子Ｔ２１より入力し直列信号はＰＢ２の出力端
子Ｔ２２より出力する。尚，ＴＳＩ３はＴＳＩ用プリン
ト盤に収容されているが，本発明とは関係が無いので説
明は省略する。
【０００５】一般に，ディジタル信号伝送装置の故障箇
所を検出する為には，これらプリント盤に収められた電
子装置はそれぞれ個別に監視される。即ち，ＰＢ１とＰ
Ｂ２上の電子装置はパスパターンチェックで監視され，
ＴＳＩ３用プリント盤上の電子装置はパリティチェック
で監視される。これら監視のうち，ＴＳＩ３用プリント
盤上の電子装置の場合は，パリティチェックに依ってＴ
ＳＩ３の内部回路まで監視出来るので問題は無いが，Ｐ
Ｂ１とＰＢ２上の電子装置の場合は，Ｓ／Ｐ１や２の内
部回路にわたった監視が出来ず，Ｓ／Ｐ１やＰ／Ｓ２そ
れぞれのプリント盤内の入，出力線路のみを監視するに
止まっていた。図９の矢印の付いた白まるはパスパター
ンを入力していることを示し，矢印のついた黒まるはパ
スパターンを監視していることを示している。即ち，Ｐ
Ｂ１の監視の場合，Ｔ１１にパスパターンを入力し，入
力線路１００のＳ／Ｐ１への入力点にてパスパターンを
取り出して入力線路１００を監視し，Ｓ／Ｐ１の出力点
の出力線路１０１〜１０８にそれぞれパスパターンを入
力し，Ｔ１２にてパスパターンを取り出して出力線路２
０１〜２０８を監視していた。同様に，ＰＢ２の監視の
場合，Ｔ２１にて入力線路２０１〜２０８にパスパター
ンを入力し，Ｐ／Ｓ２の入力点にてパスパターンを取り
出して入力線路２０１〜２０８を監視し，Ｐ／Ｓ２の出
力点にて出力線路２００にパスパターンを再度入力しＴ
２２にてパスパターンを取り出し監視していた。（尚，
ＴＳＩ３にも入出力端子があるが，図９には省略して描
いていない。）
所を検出する為には，これらプリント盤に収められた電
子装置はそれぞれ個別に監視される。即ち，ＰＢ１とＰ
Ｂ２上の電子装置はパスパターンチェックで監視され，
ＴＳＩ３用プリント盤上の電子装置はパリティチェック
で監視される。これら監視のうち，ＴＳＩ３用プリント
盤上の電子装置の場合は，パリティチェックに依ってＴ
ＳＩ３の内部回路まで監視出来るので問題は無いが，Ｐ
Ｂ１とＰＢ２上の電子装置の場合は，Ｓ／Ｐ１や２の内
部回路にわたった監視が出来ず，Ｓ／Ｐ１やＰ／Ｓ２そ
れぞれのプリント盤内の入，出力線路のみを監視するに
止まっていた。図９の矢印の付いた白まるはパスパター
ンを入力していることを示し，矢印のついた黒まるはパ
スパターンを監視していることを示している。即ち，Ｐ
Ｂ１の監視の場合，Ｔ１１にパスパターンを入力し，入
力線路１００のＳ／Ｐ１への入力点にてパスパターンを
取り出して入力線路１００を監視し，Ｓ／Ｐ１の出力点
の出力線路１０１〜１０８にそれぞれパスパターンを入
力し，Ｔ１２にてパスパターンを取り出して出力線路２
０１〜２０８を監視していた。同様に，ＰＢ２の監視の
場合，Ｔ２１にて入力線路２０１〜２０８にパスパター
ンを入力し，Ｐ／Ｓ２の入力点にてパスパターンを取り
出して入力線路２０１〜２０８を監視し，Ｐ／Ｓ２の出
力点にて出力線路２００にパスパターンを再度入力しＴ
２２にてパスパターンを取り出し監視していた。（尚，
ＴＳＩ３にも入出力端子があるが，図９には省略して描
いていない。）
【０００６】
【発明が解決しようとする課題】この様に，従来のディ
ジタル信号伝送装置の装置内監視では直列／並列変換回
路及び並列／直列変換回路そのものが監視出来なかった
という問題があり，又，それに付帯して，これらのプリ
ント盤を監視するに当たって，図９が示す様に，単に入
出力線路を監視する為のパスパターン入力回路やパスパ
ターン監視回路をプリント盤内に多く設けなければなら
ないと言う問題もあった。
ジタル信号伝送装置の装置内監視では直列／並列変換回
路及び並列／直列変換回路そのものが監視出来なかった
という問題があり，又，それに付帯して，これらのプリ
ント盤を監視するに当たって，図９が示す様に，単に入
出力線路を監視する為のパスパターン入力回路やパスパ
ターン監視回路をプリント盤内に多く設けなければなら
ないと言う問題もあった。
【０００７】
【課題を解決するための手段】従来のディジタル信号伝
送装置が抱える上記問題点は，直列／並列変換回路や並
列／直列変換回路そのものをパスパターンに依って監視
出来る様に改良することで解決される。本発明では，直
列／並列変換回路の場合，従来の直列／並列変換回路に
パスパターン監視の為の回路を付加して問題点を解決し
，並列／直列変換回路の場合はパスパターン監視が出来
る並列／直列変換回路とその並列／直列変換回路によっ
てつくられたパスパターンを監視する回路をそれぞれ新
たに設けることによって問題点を解決した。此の解決す
るための手段を本発明の原理図である図１を用いて以下
に説明する。但し図１に於いて，図９と同一の参照番号
や記号は図９と同一の回路や線路を示す。
送装置が抱える上記問題点は，直列／並列変換回路や並
列／直列変換回路そのものをパスパターンに依って監視
出来る様に改良することで解決される。本発明では，直
列／並列変換回路の場合，従来の直列／並列変換回路に
パスパターン監視の為の回路を付加して問題点を解決し
，並列／直列変換回路の場合はパスパターン監視が出来
る並列／直列変換回路とその並列／直列変換回路によっ
てつくられたパスパターンを監視する回路をそれぞれ新
たに設けることによって問題点を解決した。此の解決す
るための手段を本発明の原理図である図１を用いて以下
に説明する。但し図１に於いて，図９と同一の参照番号
や記号は図９と同一の回路や線路を示す。
【０００８】図１に於いて，ＰＢ１にあっては，従来と
同様にＴ１１にて直列信号に直列信号パスパターンを挿
入し，変換回路は従来のＳ／Ｐ１を使用し，Ｓ／Ｐ１に
並列信号パスパターン形成回路１１を新たに付加し，Ｔ
１２にて従来と同様な手段に依って並列信号パスパター
ン監視を行って上記問題点を解決する。一方，ＰＢ２に
あっては，従来と同様にＴ２１にて並列信号に並列信号
パスパターンを挿入し，新たに設けた並列／直列変換回
路２１（Ｐ／Ｓ２１）にて並列信号を直列信号に変換す
ると共に変換された直列信号用の直列信号パスパターン
を形成し，新たにＴ２２に設けた直列信号パスパターン
監視回路２２によって同直列信号パスパターンを監視し
て上記問題点を解決する。尚，図１に於いて，Ｓ／Ｐ１
や並列信号パスパターン形成回路１１その他ＰＢ１上に
ある回路や線路総ては直列／並列変換部（ＳＰＵ）を構
成するものとし，Ｐ／Ｓ２１や直列信号パスパターン監
視回路２２その他ＰＢ２上にある回路や線路総ては並列
／直列変換部（ＰＳＵ）を構成するものとする。これら
の参照符号ＳＰＵ，ＰＳＵは図１のＰＢ１，２の表示の
下にそれぞれ括弧に入れて示す。
同様にＴ１１にて直列信号に直列信号パスパターンを挿
入し，変換回路は従来のＳ／Ｐ１を使用し，Ｓ／Ｐ１に
並列信号パスパターン形成回路１１を新たに付加し，Ｔ
１２にて従来と同様な手段に依って並列信号パスパター
ン監視を行って上記問題点を解決する。一方，ＰＢ２に
あっては，従来と同様にＴ２１にて並列信号に並列信号
パスパターンを挿入し，新たに設けた並列／直列変換回
路２１（Ｐ／Ｓ２１）にて並列信号を直列信号に変換す
ると共に変換された直列信号用の直列信号パスパターン
を形成し，新たにＴ２２に設けた直列信号パスパターン
監視回路２２によって同直列信号パスパターンを監視し
て上記問題点を解決する。尚，図１に於いて，Ｓ／Ｐ１
や並列信号パスパターン形成回路１１その他ＰＢ１上に
ある回路や線路総ては直列／並列変換部（ＳＰＵ）を構
成するものとし，Ｐ／Ｓ２１や直列信号パスパターン監
視回路２２その他ＰＢ２上にある回路や線路総ては並列
／直列変換部（ＰＳＵ）を構成するものとする。これら
の参照符号ＳＰＵ，ＰＳＵは図１のＰＢ１，２の表示の
下にそれぞれ括弧に入れて示す。
【０００９】
【作用】図１のＰＢ１に於いて，Ｔ１１にて挿入された
直列信号パスパターンはＳ／Ｐ１に依り並列信号中に順
次出力されるので，本発明に依る並列信号パスパターン
形成回路にてそれら並列信号のパスパターン信号を，直
列信号パスパターンの１ビットの時間幅で，直列／並列
変換の順序に従って順次取り出し且つ組み合わせて並列
信号パスパターンを形成し，その並列信号パスパターン
を従来の並列信号パスパターン監視回路により監視する
ことに依ってＳ／Ｐ１をその入出力線路を含めて一挙に
監視出来る。一方，ＰＢ２に於いては，本発明のＳ／Ｐ
２１に依り，Ｓ／Ｐ２１に入力した並列信号パスパター
ンを並列信号の順序に従って１ビットずつ取り出し且つ
組み合わせてパターンを順次形成し，形成したこれらパ
ターンを入力した並列信号パスパターンのビット数に対
応したフレームにて順次直列信号パスパターンとして使
用し，その直列信号パスパターンを本発明に依る直列信
号パスパターン監視回路にて同フレームに対応して監視
することに依ってＰ／Ｓ２１をその入出力線路を含めて
一挙に監視出来る。
直列信号パスパターンはＳ／Ｐ１に依り並列信号中に順
次出力されるので，本発明に依る並列信号パスパターン
形成回路にてそれら並列信号のパスパターン信号を，直
列信号パスパターンの１ビットの時間幅で，直列／並列
変換の順序に従って順次取り出し且つ組み合わせて並列
信号パスパターンを形成し，その並列信号パスパターン
を従来の並列信号パスパターン監視回路により監視する
ことに依ってＳ／Ｐ１をその入出力線路を含めて一挙に
監視出来る。一方，ＰＢ２に於いては，本発明のＳ／Ｐ
２１に依り，Ｓ／Ｐ２１に入力した並列信号パスパター
ンを並列信号の順序に従って１ビットずつ取り出し且つ
組み合わせてパターンを順次形成し，形成したこれらパ
ターンを入力した並列信号パスパターンのビット数に対
応したフレームにて順次直列信号パスパターンとして使
用し，その直列信号パスパターンを本発明に依る直列信
号パスパターン監視回路にて同フレームに対応して監視
することに依ってＰ／Ｓ２１をその入出力線路を含めて
一挙に監視出来る。
【００１０】
【実施例】本発明の代表的な実施例を，図２〜７に依り
以下説明する。図２〜４は直列／並列変換回路に関する
実施例を示す図にて，図２は図１に示した並列信号パス
パターン形成回路１１の詳細を示すブロック図，図３及
び４は同ブロック図による並列信号パスパターンの形成
過程を説明するタイムチャートである。図５〜７は並列
／直列変換回路に関する実施例を示す図にて，図５は図
１に示した並列／直列変換回路２１及び直列信号パスパ
ターン監視回路２２の詳細を示すブロック図であり，図
６及び７は図５の並列／直列変換回路２１によって直列
信号パスパターンが形成される過程を説明するタイムチ
ャートである。図２と５に於いて，図１と同様な参照番
号や記号は図１と同様な回路や線路をそれぞれ示し，図
３と４及び６と７に於いて，図１０と同じ参照番号は図
１０と同様な信号をそれぞれ示す。
以下説明する。図２〜４は直列／並列変換回路に関する
実施例を示す図にて，図２は図１に示した並列信号パス
パターン形成回路１１の詳細を示すブロック図，図３及
び４は同ブロック図による並列信号パスパターンの形成
過程を説明するタイムチャートである。図５〜７は並列
／直列変換回路に関する実施例を示す図にて，図５は図
１に示した並列／直列変換回路２１及び直列信号パスパ
ターン監視回路２２の詳細を示すブロック図であり，図
６及び７は図５の並列／直列変換回路２１によって直列
信号パスパターンが形成される過程を説明するタイムチ
ャートである。図２と５に於いて，図１と同様な参照番
号や記号は図１と同様な回路や線路をそれぞれ示し，図
３と４及び６と７に於いて，図１０と同じ参照番号は図
１０と同様な信号をそれぞれ示す。
【００１１】図２に於いて，図３（ｂ）に示す直列信号
がＴ１１に与えられて入力線路１００を経由してＳ／Ｐ
１に入力するが，直列信号パスパターンも，矢印の付い
た白丸が示す様に，従来の手段に依ってＴ１１に与えら
れ当直列信号に挿入される。即ち，Ｔ１１に入力した直
列信号には図３（ａ）に示す様に必ずデータの入ってい
ない空きタイムスロット（空きＴＳ）があり，この空き
ＴＳに図３（ｂ）に示す８ビットの直列信号パスパター
ンｐ１〜ｐ８が挿入される。Ｓ／Ｐ１は図３（ｂ）の直
列信号を図３（ｃ−１，ｄ−１，〜ｇ−１）及び図４（
ｈ−１，ｉ−１，〜ｊ−１）の様に並列信号に変換する
が，此の変換により，直列信号パスパターンｐ１〜ｐ８
中の１ビットの変換パスパターンが図３（ｃ−１）のｐ
１，（ｄ−１）のｐ２，（ｅ−１）のｐ３ーーー，図４
（ｊ−１）のｐ８が示す様に各並列信号に並列変換の順
序に従って順次出力する。これら変換パスパターンをそ
れぞれ有する８個の並列信号は，図２が示す様に，直ち
にＳ／Ｐ１から並列信号パスパターン形成回路１１に入
力する。
がＴ１１に与えられて入力線路１００を経由してＳ／Ｐ
１に入力するが，直列信号パスパターンも，矢印の付い
た白丸が示す様に，従来の手段に依ってＴ１１に与えら
れ当直列信号に挿入される。即ち，Ｔ１１に入力した直
列信号には図３（ａ）に示す様に必ずデータの入ってい
ない空きタイムスロット（空きＴＳ）があり，この空き
ＴＳに図３（ｂ）に示す８ビットの直列信号パスパター
ンｐ１〜ｐ８が挿入される。Ｓ／Ｐ１は図３（ｂ）の直
列信号を図３（ｃ−１，ｄ−１，〜ｇ−１）及び図４（
ｈ−１，ｉ−１，〜ｊ−１）の様に並列信号に変換する
が，此の変換により，直列信号パスパターンｐ１〜ｐ８
中の１ビットの変換パスパターンが図３（ｃ−１）のｐ
１，（ｄ−１）のｐ２，（ｅ−１）のｐ３ーーー，図４
（ｊ−１）のｐ８が示す様に各並列信号に並列変換の順
序に従って順次出力する。これら変換パスパターンをそ
れぞれ有する８個の並列信号は，図２が示す様に，直ち
にＳ／Ｐ１から並列信号パスパターン形成回路１１に入
力する。
【００１２】並列信号パスパターン形成回路１１は，図
２に示す様に，パスパターン抽出回路１１１，パスパタ
ーン結合回路１１２及びこれらの回路を動作させるに必
要なタイミングパルスを生成するフレームカウンタ（Ｆ
ＲＡＭＥ ＣＯＵＮＴ）１１３とデコーダ（ＤＥＣ）
１１４より成る。ＦＲＡＭＥ ＣＯＵＮＴ１１３はデ
ィジタル信号伝送装置よりフレームパルス及びクロック
信号（ＣＬＫ）を受け，図３（ｃ−２）〜（ｇ−２）及
び図４（ｈ−２）〜（ｊ−２）に示すゲート信号を発生
させるに必要なタイミング・トリガと，並列信号の変換
パスパターン（図３（ｃ−１）〜（ｇ−１），図４（ｈ
−１）〜（ｊ−１））用のタイムスロットを規定するタ
イミング信号（図４（ｋ）に示す）を発生させるに必要
なタイミング・トリガを生成する。これらのタイミング
・トリガを受けてＤＥＣ１１４は上述のゲート信号とタ
イミング信号を生成する。パスパターン抽出回路１１１
は並列信号に対応した論理積（ＡＮＤ）回路１１１─１
とＡＮＤ回路１１１─１からの出力を組み合わせる論理
和（ＯＲ）回路１１１─２から成り，ＡＮＤ１１１−１
にてＳ／Ｐ１から出力した並列信号とＤＥＣ１１４から
のゲート信号の論理積を取ることによって，図３（ｃ−
１），（ｄ−１）〜（ｇ−１）及び図４（ｈ−１）〜（
ｊ−１）に示す変換パスパターン（ｐ１〜ｐ８）を図３
（ｂ）に示す直列信号の１ビットの時間幅にてビット・
パスパターン信号として抽出し，ＯＲ１１１−２にてそ
れら抽出したビット・パスパターン信号を組み合わせて
図４（ｌ，ｍーー，ｓ）にそれぞれ示す並列信号パスパ
ターン（ｐ１ｐ２ｐ３ーーーｐ８）を生成する。パスパ
ターン結合回路１１２は図２に示す如く並列信号と同数
のセレクタより成り，各セレクタは，Ｓ／Ｐ１からの並
列信号，パスパターン抽出回路１１１からの並列信号パ
スパターン及び図４（ｋ）に示すＤＥＣ１１４からのタ
イミング信号を受けて並列信号パスパターンをそれぞれ
有する図４（ｌ，ｍ，ーーー，ｓ）に示す並列信号を出
力線路１０１，１０２，ーーー，１０８に出力する。 出力線路１０１，１０２，ーーー，１０８を並列信号と
共に伝送されて来た並列信号パスパターンはＴ１２にて
従来の手段によってチェックされる。以上述べた様に並
列信号パスパターン形成回路１１を設けることによって
，入力端子Ｔ１１にて挿入された直列信号パスパターン
をＳ／Ｐ１を通し出力端子Ｔ１２にてチェックすること
が出来，最早，図９のＰＢ１に描いてある様なＳ／Ｐ１
の入出力点でのパスパターンの監視や再度入力を行う必
要が無くなった。
２に示す様に，パスパターン抽出回路１１１，パスパタ
ーン結合回路１１２及びこれらの回路を動作させるに必
要なタイミングパルスを生成するフレームカウンタ（Ｆ
ＲＡＭＥ ＣＯＵＮＴ）１１３とデコーダ（ＤＥＣ）
１１４より成る。ＦＲＡＭＥ ＣＯＵＮＴ１１３はデ
ィジタル信号伝送装置よりフレームパルス及びクロック
信号（ＣＬＫ）を受け，図３（ｃ−２）〜（ｇ−２）及
び図４（ｈ−２）〜（ｊ−２）に示すゲート信号を発生
させるに必要なタイミング・トリガと，並列信号の変換
パスパターン（図３（ｃ−１）〜（ｇ−１），図４（ｈ
−１）〜（ｊ−１））用のタイムスロットを規定するタ
イミング信号（図４（ｋ）に示す）を発生させるに必要
なタイミング・トリガを生成する。これらのタイミング
・トリガを受けてＤＥＣ１１４は上述のゲート信号とタ
イミング信号を生成する。パスパターン抽出回路１１１
は並列信号に対応した論理積（ＡＮＤ）回路１１１─１
とＡＮＤ回路１１１─１からの出力を組み合わせる論理
和（ＯＲ）回路１１１─２から成り，ＡＮＤ１１１−１
にてＳ／Ｐ１から出力した並列信号とＤＥＣ１１４から
のゲート信号の論理積を取ることによって，図３（ｃ−
１），（ｄ−１）〜（ｇ−１）及び図４（ｈ−１）〜（
ｊ−１）に示す変換パスパターン（ｐ１〜ｐ８）を図３
（ｂ）に示す直列信号の１ビットの時間幅にてビット・
パスパターン信号として抽出し，ＯＲ１１１−２にてそ
れら抽出したビット・パスパターン信号を組み合わせて
図４（ｌ，ｍーー，ｓ）にそれぞれ示す並列信号パスパ
ターン（ｐ１ｐ２ｐ３ーーーｐ８）を生成する。パスパ
ターン結合回路１１２は図２に示す如く並列信号と同数
のセレクタより成り，各セレクタは，Ｓ／Ｐ１からの並
列信号，パスパターン抽出回路１１１からの並列信号パ
スパターン及び図４（ｋ）に示すＤＥＣ１１４からのタ
イミング信号を受けて並列信号パスパターンをそれぞれ
有する図４（ｌ，ｍ，ーーー，ｓ）に示す並列信号を出
力線路１０１，１０２，ーーー，１０８に出力する。 出力線路１０１，１０２，ーーー，１０８を並列信号と
共に伝送されて来た並列信号パスパターンはＴ１２にて
従来の手段によってチェックされる。以上述べた様に並
列信号パスパターン形成回路１１を設けることによって
，入力端子Ｔ１１にて挿入された直列信号パスパターン
をＳ／Ｐ１を通し出力端子Ｔ１２にてチェックすること
が出来，最早，図９のＰＢ１に描いてある様なＳ／Ｐ１
の入出力点でのパスパターンの監視や再度入力を行う必
要が無くなった。
【００１３】次に，図５に於いて，図６（ｂ─１〜ｂ−
８）に示す８個の並列信号がＴ２１及び入力線路２０１
〜２０８を経由してＰ／Ｓ２１の選択変換回路２１１に
入力するが，Ｔ２１にて，各並列信号の空きＴＳ（図６
（ａ）参照）にそれぞれ異なった並列信号パスパターン
が，図６（ｂ−１）のｐ１〜ｗ１，（ｂ−２）のｐ２〜
ｗ２，〜（ｂ−８）のｐ８〜ｗ８が示す様に，挿入され
る。並列／直列変換回路として従来は１６６系ＩＣの８
─Ｂｉｔ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒを使用してい
たが，本発明では例えば１５１系ＩＣの８−Ｌｉｎｅｔ
ｏ １−Ｌｉｎｅ Ｄａｔａ Ｓｅｌｅｃｔｏｒを選択
変換回路２１１に使用して並列信号を直列信号に変換す
ると共に，選択変換回路２１１に図５に示すビットカウ
ンタ（ＢＩＴ ＣＯＵＮＴ）２１２，フレームカウン
タ（ＦＲＡＭＥＣＯＵＮＴ）２１３及びアドレスセレク
タ（ＳＥＬ）２１４を付加して，以下に述べる様に，並
列信号パスパターンを直列信号パスパターンに変換する
。
８）に示す８個の並列信号がＴ２１及び入力線路２０１
〜２０８を経由してＰ／Ｓ２１の選択変換回路２１１に
入力するが，Ｔ２１にて，各並列信号の空きＴＳ（図６
（ａ）参照）にそれぞれ異なった並列信号パスパターン
が，図６（ｂ−１）のｐ１〜ｗ１，（ｂ−２）のｐ２〜
ｗ２，〜（ｂ−８）のｐ８〜ｗ８が示す様に，挿入され
る。並列／直列変換回路として従来は１６６系ＩＣの８
─Ｂｉｔ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒを使用してい
たが，本発明では例えば１５１系ＩＣの８−Ｌｉｎｅｔ
ｏ １−Ｌｉｎｅ Ｄａｔａ Ｓｅｌｅｃｔｏｒを選択
変換回路２１１に使用して並列信号を直列信号に変換す
ると共に，選択変換回路２１１に図５に示すビットカウ
ンタ（ＢＩＴ ＣＯＵＮＴ）２１２，フレームカウン
タ（ＦＲＡＭＥＣＯＵＮＴ）２１３及びアドレスセレク
タ（ＳＥＬ）２１４を付加して，以下に述べる様に，並
列信号パスパターンを直列信号パスパターンに変換する
。
【００１４】先ず並列信号の直列信号への変換について
述べる。図５に於いて，ＢＩＴ ＣＯＵＮＴ２１２は
例えば１６１系ＩＣを利用した８進カウンタにて図６（
ｃ）に示すタイムスロット信号と図６（ｄ）に示すビッ
トクロック信号（ＣＬＫ）をディジタル信号伝送装置よ
り受信して８進カウントを行い，図６（ｅ，ｆ，ｇ）に
示すビットアドレス信号（ＱＡ ，ＱＢ ，ＱＣ ）を
出力する。ここで，図６（ｅ）のビットアドレス信号Ｑ
Ａ，はＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎ ｏｆ Ｂｉｔ）
，図６（ｇ）のビットアドレス信号ＱＣ はＭＳＢ（Ｍ
ｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） である。 これらビットアドレス信号ＱＡ ，ＱＢ ，ＱＣ は後
述するＳＥＬ２１４を通して選択変換回路２１１に与え
られ，選択変換回路２１１はこれらビットアドレス信号
ＱＡ ，ＱＢ ，ＱＣ の組み合わせに依って各タイム
スロットの並列信号よりデータを取り出して直列信号に
変換する。例えば，ビットアドレス信号ＱＡ ，ＱＢ
，ＱＣ が０００の時には図６（ｂ−１）のａ１を選択
し，１００の時には図６（ｂ−２）のａ２を選択し，以
下０１０，１１０，００１，１０１，０１１，１１１の
ＱＡ ，ＱＢ ，ＱＣ に応じて図６（ｂ−３）のａ３
，（ｂ−４）のａ４，（ｂ−５）のａ５，（ｂ−６）の
ａ６，（ｂ−７）のａ７，（ｂ−８）のａ８をそれぞれ
取り出して組み合わせ，図７（ｂ−１）のＣＨ１にしめ
すａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８の
直列信号を得る。 同様に，図６（ｂ−１，ｂ−２，ーーー，ｂ−８）のＣ
Ｈ２，３にある並列信号の各データは図７（ｂ−１）の
ＣＨ２，３にある直列信号に変換される。
述べる。図５に於いて，ＢＩＴ ＣＯＵＮＴ２１２は
例えば１６１系ＩＣを利用した８進カウンタにて図６（
ｃ）に示すタイムスロット信号と図６（ｄ）に示すビッ
トクロック信号（ＣＬＫ）をディジタル信号伝送装置よ
り受信して８進カウントを行い，図６（ｅ，ｆ，ｇ）に
示すビットアドレス信号（ＱＡ ，ＱＢ ，ＱＣ ）を
出力する。ここで，図６（ｅ）のビットアドレス信号Ｑ
Ａ，はＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎ ｏｆ Ｂｉｔ）
，図６（ｇ）のビットアドレス信号ＱＣ はＭＳＢ（Ｍ
ｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） である。 これらビットアドレス信号ＱＡ ，ＱＢ ，ＱＣ は後
述するＳＥＬ２１４を通して選択変換回路２１１に与え
られ，選択変換回路２１１はこれらビットアドレス信号
ＱＡ ，ＱＢ ，ＱＣ の組み合わせに依って各タイム
スロットの並列信号よりデータを取り出して直列信号に
変換する。例えば，ビットアドレス信号ＱＡ ，ＱＢ
，ＱＣ が０００の時には図６（ｂ−１）のａ１を選択
し，１００の時には図６（ｂ−２）のａ２を選択し，以
下０１０，１１０，００１，１０１，０１１，１１１の
ＱＡ ，ＱＢ ，ＱＣ に応じて図６（ｂ−３）のａ３
，（ｂ−４）のａ４，（ｂ−５）のａ５，（ｂ−６）の
ａ６，（ｂ−７）のａ７，（ｂ−８）のａ８をそれぞれ
取り出して組み合わせ，図７（ｂ−１）のＣＨ１にしめ
すａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８の
直列信号を得る。 同様に，図６（ｂ−１，ｂ−２，ーーー，ｂ−８）のＣ
Ｈ２，３にある並列信号の各データは図７（ｂ−１）の
ＣＨ２，３にある直列信号に変換される。
【００１５】次に並列信号パスパターンの直列信号パス
パターンへの変換について述べる。並列信号パスパター
ンは，図５の選択変換回路２１１とＦＲＡＭＥ ＣＯ
ＵＮＴ２１３に依り，以下に述べるマルチフレームの方
式で，順次，直列信号パスパターンに変換される。
パターンへの変換について述べる。並列信号パスパター
ンは，図５の選択変換回路２１１とＦＲＡＭＥ ＣＯ
ＵＮＴ２１３に依り，以下に述べるマルチフレームの方
式で，順次，直列信号パスパターンに変換される。
【００１６】ここで，理解の助けとするためにフレーム
とマルチフレームとの関係及びフレームと図７（ｂ−１
〜ｂ−８）に示す変換された直列信号との関係について
図８（ｆ，ｇ，ｈ）を参照して述べる。各並列信号パス
パターンは図６（ｂ−１〜ｂ−８）に示す様に８ビット
で構成されているので，図８（ｆ）に示す１マルチフレ
ームは図８（ｈ）に示す様に８フレーム（ＦＩ〜Ｆ８）
により構成される。図８（ｈ）の一連のフレームに合わ
せて変換された直列信号を説明的に描いてみると図８（
ｇ）の如くなる。今，仮に直列信号パスパターンを挿入
する空きＴＳが各フレームの終わり近くにあるとすると
，図７（ｂ−１〜ｂ−８）に示されている直列信号は図
８（ｇ）の各フレームの終わり近くに短い縦線の集まり
で示した様に表すことが出来る。言い換えれば，これら
短い縦線の集まりを拡大して示したものが図７（ｂ−１
〜ｂ−８）の直列信号である。
とマルチフレームとの関係及びフレームと図７（ｂ−１
〜ｂ−８）に示す変換された直列信号との関係について
図８（ｆ，ｇ，ｈ）を参照して述べる。各並列信号パス
パターンは図６（ｂ−１〜ｂ−８）に示す様に８ビット
で構成されているので，図８（ｆ）に示す１マルチフレ
ームは図８（ｈ）に示す様に８フレーム（ＦＩ〜Ｆ８）
により構成される。図８（ｈ）の一連のフレームに合わ
せて変換された直列信号を説明的に描いてみると図８（
ｇ）の如くなる。今，仮に直列信号パスパターンを挿入
する空きＴＳが各フレームの終わり近くにあるとすると
，図７（ｂ−１〜ｂ−８）に示されている直列信号は図
８（ｇ）の各フレームの終わり近くに短い縦線の集まり
で示した様に表すことが出来る。言い換えれば，これら
短い縦線の集まりを拡大して示したものが図７（ｂ−１
〜ｂ−８）の直列信号である。
【００１７】さて，ＦＲＡＭＥ ＣＯＵＮＴ２１３も
，例えば１６１系ＩＣの８進カウンタであって，図８（
ｆ）のマルチフレーム信号と図８（ａ）のフレーム信号
がディジタル信号伝送装置より与えられると，図８（ｂ
，ｃ，ｄ）のフレームアドレス信号ＱＡ ’，ＱＢ ’
，ＱＣ ’ が生成されＳＥＬ２１４に送られる。ＳＥ
Ｌ２１４は例えば３個の１５７系ＩＣのセレクターで構
成され，此のＳＥＬ２１４によりＢＩＴ ＣＯＵＮＴ
２１２からのビットアドレス信号ＱＡ ，ＱＢ ，ＱＣ
とＦＲＡＭＥＣＯＵＮＴ２１３からのフレームアドレ
ス信号ＱＡ ’，ＱＢ’，ＱＣ ’ が，ディジタル信
号伝送装置より与えられた図８（ｅ）に示すアドレス選
択信号により切り換えられる。即ち，アドレス選択信号
は，変換された直列信号のフレーム毎の空きＴＳの期間
（ここに直列信号パスパターンが挿入される）を示す信
号にて，このアドレス選択信号が入力した時（図７（ｅ
）にて負で示す），ＳＥＬ２１４はフレームアドレス信
号ＱＡ ’，ＱＢ ’，ＱＣ ’ を選択変換回路２１
１に供給する。（このことは図８（ｅ）に付記されてい
る。）選択変換回路２１１はフレームアドレス信号ＱＡ
’，ＱＢ ’，ＱＣ ’ の組み合わせに依り下記の
様に並列信号パスパターンを選択して直列信号パスパタ
ーンにする。即ち，ＱＡ ’，ＱＢ ’，ＱＣ ’ が
０００，００１，０１０，０１１，１００，１０１，１
１０，１１１となるに従い，選択変換回路２１１は並列
信号パスパターンを順次マルチフレーム毎に選択して図
７（ｂ−１〜ｂ−８）に示す如く直列信号パスパターン
として使用する。図７（ｂ−２〜ｂ−８）に於いて，Ｃ
Ｈ１，２，３のデータ箇所は煩雑になって却って見難く
なるのを避けるため敢えて随所空白にし，直列信号パス
パターンが良く分かる様示した。尚，選択変換回路２１
１（従ってＰ／Ｓ２１）から出力する直列信号には，並
列信号が入力する限り，図６（ｂ−１〜ｂ−８）の直列
信号パスパターンが繰り返し含まれることは言う迄も無
い。 Ｐ／Ｓ２１から出力した直列信号は，図５が示
す様に，出力線路２００を経てＰＳＵの出力端子Ｔ２２
に於いて直列信号パスパターン監視回路２２にてチェッ
クされる。直列信号パスパターン監視回路２２は監視用
直列／並列変換回路（監視用Ｓ／Ｐ）２２１とパスパタ
ーン比較回路（ＣＯＭ）２２２より成り，Ｔ２２に到達
した直列信号は監視用Ｓ／Ｐ２２１にて並列信号に変換
されてＣＯＭ２２２に送られる。ＣＯＭ２２２ではフレ
ームカウンタ２１３からのフレームアドレス信号ＱＡ
’，ＱＢ ’，ＱＣ ’ を受け，ＱＡ ’，ＱＢ ’
，ＱＣ ’ に依って変換された直列信号パスパターン
が順次取り出され，ディジタル信号伝送装置から送られ
て来た基準パスパターンと比較される。ここで，基準パ
スパターンはＰＳＵの入力端子Ｔ２２にて並列信号に付
加された並列信号パスパターンと同一であることは言う
迄も無い。
，例えば１６１系ＩＣの８進カウンタであって，図８（
ｆ）のマルチフレーム信号と図８（ａ）のフレーム信号
がディジタル信号伝送装置より与えられると，図８（ｂ
，ｃ，ｄ）のフレームアドレス信号ＱＡ ’，ＱＢ ’
，ＱＣ ’ が生成されＳＥＬ２１４に送られる。ＳＥ
Ｌ２１４は例えば３個の１５７系ＩＣのセレクターで構
成され，此のＳＥＬ２１４によりＢＩＴ ＣＯＵＮＴ
２１２からのビットアドレス信号ＱＡ ，ＱＢ ，ＱＣ
とＦＲＡＭＥＣＯＵＮＴ２１３からのフレームアドレ
ス信号ＱＡ ’，ＱＢ’，ＱＣ ’ が，ディジタル信
号伝送装置より与えられた図８（ｅ）に示すアドレス選
択信号により切り換えられる。即ち，アドレス選択信号
は，変換された直列信号のフレーム毎の空きＴＳの期間
（ここに直列信号パスパターンが挿入される）を示す信
号にて，このアドレス選択信号が入力した時（図７（ｅ
）にて負で示す），ＳＥＬ２１４はフレームアドレス信
号ＱＡ ’，ＱＢ ’，ＱＣ ’ を選択変換回路２１
１に供給する。（このことは図８（ｅ）に付記されてい
る。）選択変換回路２１１はフレームアドレス信号ＱＡ
’，ＱＢ ’，ＱＣ ’ の組み合わせに依り下記の
様に並列信号パスパターンを選択して直列信号パスパタ
ーンにする。即ち，ＱＡ ’，ＱＢ ’，ＱＣ ’ が
０００，００１，０１０，０１１，１００，１０１，１
１０，１１１となるに従い，選択変換回路２１１は並列
信号パスパターンを順次マルチフレーム毎に選択して図
７（ｂ−１〜ｂ−８）に示す如く直列信号パスパターン
として使用する。図７（ｂ−２〜ｂ−８）に於いて，Ｃ
Ｈ１，２，３のデータ箇所は煩雑になって却って見難く
なるのを避けるため敢えて随所空白にし，直列信号パス
パターンが良く分かる様示した。尚，選択変換回路２１
１（従ってＰ／Ｓ２１）から出力する直列信号には，並
列信号が入力する限り，図６（ｂ−１〜ｂ−８）の直列
信号パスパターンが繰り返し含まれることは言う迄も無
い。 Ｐ／Ｓ２１から出力した直列信号は，図５が示
す様に，出力線路２００を経てＰＳＵの出力端子Ｔ２２
に於いて直列信号パスパターン監視回路２２にてチェッ
クされる。直列信号パスパターン監視回路２２は監視用
直列／並列変換回路（監視用Ｓ／Ｐ）２２１とパスパタ
ーン比較回路（ＣＯＭ）２２２より成り，Ｔ２２に到達
した直列信号は監視用Ｓ／Ｐ２２１にて並列信号に変換
されてＣＯＭ２２２に送られる。ＣＯＭ２２２ではフレ
ームカウンタ２１３からのフレームアドレス信号ＱＡ
’，ＱＢ ’，ＱＣ ’ を受け，ＱＡ ’，ＱＢ ’
，ＱＣ ’ に依って変換された直列信号パスパターン
が順次取り出され，ディジタル信号伝送装置から送られ
て来た基準パスパターンと比較される。ここで，基準パ
スパターンはＰＳＵの入力端子Ｔ２２にて並列信号に付
加された並列信号パスパターンと同一であることは言う
迄も無い。
【００１８】従って，図５に示したＰＳＵでは入力線路
２０１〜２０８，Ｐ／Ｓ２１１及び出力線路２００をす
べてパスパターンに依りチェック出来る。
２０１〜２０８，Ｐ／Ｓ２１１及び出力線路２００をす
べてパスパターンに依りチェック出来る。
【００１９】
【発明の効果】本発明により，従来チェック出来なかっ
た直列／並列変換回路や並列／直列変換回路をそれらに
接続されている入出力線路を含めてパスパターンに依り
それぞれ監視出来る様になり，直列／並列変換部や並列
／直列変換部の内部監視が一挙に出来てこれら変換部の
動作の信頼性が大幅に向上する。又，従来これらの変換
回路の入出力線路をチェックするためだけに，これら変
換部の内部にあって変換回路の入力出力側にそれぞれ配
置しなければならなかったパスパターン入力回路あるい
は監視回路を無くすことが出来，これら変換部の製造コ
ストも大幅に軽減出来る。
た直列／並列変換回路や並列／直列変換回路をそれらに
接続されている入出力線路を含めてパスパターンに依り
それぞれ監視出来る様になり，直列／並列変換部や並列
／直列変換部の内部監視が一挙に出来てこれら変換部の
動作の信頼性が大幅に向上する。又，従来これらの変換
回路の入出力線路をチェックするためだけに，これら変
換部の内部にあって変換回路の入力出力側にそれぞれ配
置しなければならなかったパスパターン入力回路あるい
は監視回路を無くすことが出来，これら変換部の製造コ
ストも大幅に軽減出来る。
【図１】 ディジタル信号伝送装置の発明原理図
【図
２】 実施例による直列／並列変換部のブロック図
２】 実施例による直列／並列変換部のブロック図
【
図３】 直列／並列変換部（実施例）内部の信号を示
すタイムチャート
図３】 直列／並列変換部（実施例）内部の信号を示
すタイムチャート
【図４】 直列／並列変換部（実施例）内部の信号を
示すもう一つのタイムチャート
示すもう一つのタイムチャート
【図５】 実施例による並列／直列変換部のブロック
図
図
【図６】 並列／直列変換部（実施例）内部の信号
を示すタイムチャート
を示すタイムチャート
【図７】 並列／直列変換部（実施例）内部の信号を
示すもう一つのタイムチャート
示すもう一つのタイムチャート
【図８】 並列／直列変換部（実施例）内部の信号を
示す更にもう一つのタイムチャート
示す更にもう一つのタイムチャート
【図９】 従来技術による直列／並列変換部及び並列
／直列変換部を含むディジタル信号伝送装置のブロック
図。
／直列変換部を含むディジタル信号伝送装置のブロック
図。
【図１０】 従来技術による直列／並列変換部及び並
列／直列変換部内部の信号を示すタイムチャート
列／直列変換部内部の信号を示すタイムチャート
１ 従来の直列／並列変換回路２
従来の並列／直列変換回路３ タイムスロ
ットインターチェンジャー１００ 直列／並列変換回
路の入力線路１０１〜１０８ 直列／並列変換回路の
出力線路１１ 本発明による並列信号パスパター
ン形成回路１１１ 本発明によるパスパターン抽出回
路１１２ 本発明によるパスパターン結合回路１１３
本発明によるフレームカウンタ１１４ 本発明に
よるデコーダ ２００ 並列／直列変換回路の出力線路２０１〜２０
８ 並列／直列変換回路の入力線路２１ 本発
明による並列／直列変換回路２１１ 本発明による選
択変換回路 ２１２ 本発明によるビットカウンタ２１３ 本発
明によるフレームカウンタ２１４ 本発明によるアド
レスセレクタ２２ 本発明による直列信号パスパ
ターン監視回路２２１ 本発明によるパスパターン分
離回路２２２ 本発明によるパスパターン比較回路Ｃ
Ｈ１〜ＣＨ８ チャンネル Ｆ１〜Ｆ８ フレーム Ｔ１１ 直列／並列変換部の入力端子Ｔ１２ 直列
／並列変換部の出力端子Ｔ２１ 並列／直列変換部の
入力端子Ｔ２２ 並列／直列変換部の出力端子ＰＢ１
直列／並列変換部のプリント盤ＰＢ２ 並列／直
列変換部のプリント盤ＢＩＴ ＣＯＵＮＴ ビット
カウンターＣＬＫ ビットクロック信号 ＤＥＣ デコーダ ＦＲＡＭＥ ＣＯＵＮＴ フレームカウンタＰ／Ｓ
並列／直列変換回路 ＰＳＵ 並列／直列変換部 Ｓ／Ｐ 直列／並列変換回路 ＳＰＵ 直列／並列変換部 ＴＳ タイムスロット
従来の並列／直列変換回路３ タイムスロ
ットインターチェンジャー１００ 直列／並列変換回
路の入力線路１０１〜１０８ 直列／並列変換回路の
出力線路１１ 本発明による並列信号パスパター
ン形成回路１１１ 本発明によるパスパターン抽出回
路１１２ 本発明によるパスパターン結合回路１１３
本発明によるフレームカウンタ１１４ 本発明に
よるデコーダ ２００ 並列／直列変換回路の出力線路２０１〜２０
８ 並列／直列変換回路の入力線路２１ 本発
明による並列／直列変換回路２１１ 本発明による選
択変換回路 ２１２ 本発明によるビットカウンタ２１３ 本発
明によるフレームカウンタ２１４ 本発明によるアド
レスセレクタ２２ 本発明による直列信号パスパ
ターン監視回路２２１ 本発明によるパスパターン分
離回路２２２ 本発明によるパスパターン比較回路Ｃ
Ｈ１〜ＣＨ８ チャンネル Ｆ１〜Ｆ８ フレーム Ｔ１１ 直列／並列変換部の入力端子Ｔ１２ 直列
／並列変換部の出力端子Ｔ２１ 並列／直列変換部の
入力端子Ｔ２２ 並列／直列変換部の出力端子ＰＢ１
直列／並列変換部のプリント盤ＰＢ２ 並列／直
列変換部のプリント盤ＢＩＴ ＣＯＵＮＴ ビット
カウンターＣＬＫ ビットクロック信号 ＤＥＣ デコーダ ＦＲＡＭＥ ＣＯＵＮＴ フレームカウンタＰ／Ｓ
並列／直列変換回路 ＰＳＵ 並列／直列変換部 Ｓ／Ｐ 直列／並列変換回路 ＳＰＵ 直列／並列変換部 ＴＳ タイムスロット
Claims (5)
- 【請求項１】 直列信号パスパターンを含む直列信号
を直列／並列変換回路（１）にて並列信号に変換して得
られる該直列信号パスパターンの変換パスパターンより
該並列信号の並列信号パスパターンを形成する並列信号
パスパターン形成回路（１１）を備える直列／並列変換
部（ＳＰＵ）と，並列信号を直列信号に変換すると共に
該並列信号に含まれている並列信号パスパターンより該
直列信号の直列信号パスパターンを形成する並列／直列
変換回路（２１）と該直列信号パスパターンを監視する
直列信号パスパターン監視回路（２２）を備える並列／
直列変換部（ＰＳＵ）とより成ることを特徴とするディ
ジタル信号伝送装置。 - 【請求項２】 前記直列信号とそれに含まれる前記直
列信号パスパターンを入力線路（１００）を経て前記直
列／並列変換回路（１）に入力せしめる直列信号入力端
子（Ｔ１１）と，該直列／並列変換回路（１）にて変換
された前記並列信号を該直列／並列変換回路（１）の出
力線路（１０１〜１０８）を経て出力せしめると共に前
記並列信号パスパターンを監視する手段に接続せしめる
並列信号出力端子（Ｔ１２）とを更に備える前記請求項
１の直列／並列変換部（ＳＰＵ），及び前記並列信号と
それに含まれる前記並列信号パスパターンを入力線路（
２０１〜２０８）を経て前記並列／直列変換回路（２１
）に入力せしめる並列信号入力端子（Ｔ２１）と，該並
列／直列変換回路（２１）にて変換された前記直列信号
を該並列／直列変換回路（２１）の出力線路（２００）
を経て出力せしめると共に前記直列信号パスパターン監
視回路（２２）に接続せしめる直列信号出力端子（Ｔ２
２）とを更に備える前記請求項１の並列／直列変換部（
ＰＳＵ）。 - 【請求項３】 前記直列／並列変換回路（１）より出
力する前記変換パスパターンより，前記直列信号のビッ
ト時間幅を持ったビット・パスパターン信号を該直列／
並列変換回路（１）で行われた変換順序にしたがって順
次抽出するパスパターン抽出回路（１１１）と，該ビッ
ト・パスパターン信号を抽出の順序に従って結合して前
記並列信号パスパターンを形成するパスパターン結合回
路（１１２）とより成る前記請求項１の並列信号パスパ
ターン形成回路（１１）。 - 【請求項４】 前記並列／直列変換回路（２１）にて
変換して得ようとする直列信号のタイムスロット位置を
定めるビットアドレス信号（ＱＡ ，ＱＢ ，ＱＣ ）
を生成するビットカウンタ（２１２）と，前記並列／直
列変換回路（２１）に入力する前記並列信号パスパター
ンを該直列信号の直列信号パスパターンとして順次使用
するために必要なフレームを定めるフレームアドレス信
号（ＱＡ ’ ，ＱＢ ’，ＱＣ ’）を生成するフレ
ームカウンタ（２１３）と，該直列信号パスパターンを
該直列信号の予め定められたタイムスロットに組み入れ
るため該ビットカウンタ（２１２）からの該ビットアド
レス信号（ＱＡ ，ＱＢ ，ＱＣ ）と該フレームカウ
ンタ（２１３）からの該フレームアドレス信号（ＱＡ
’ ， ＱＢ ’，ＱＣ ’）を選択するアドレスセレ
クタ（２１４）と，該アドレスセレクタ（２１４）にて
選択された該ビットアドレス信号（ＱＡ ，ＱＢ ，Ｑ
Ｃ ）と該フレームアドレス信号（ＱＡ ’ ， ＱＢ
’，ＱＣ ’）により該並列信号のデータを該直列信
号のデータに，また又該並列信号パスパターンを該直列
信号パスパターンにそれぞれ変換する選択変換回路（２
１１）とより成る請求項１の並列／直列変換回路（２１
）。 - 【請求項５】 前記並列／直列変換回路（２１）から
前記出力線路（２００）を経て出力する前記直列信号を
並列信号に変換する監視用直列／並列変換回路（２２１
）と，前記フレームアドレス信号（ＱＡ ’ ， ＱＢ
’，ＱＣ ’）を使用して，変換された並列信号に含
まれるパスパターンを取り出し標準パスパターンと比較
するパスパターン比較回路（２２２）とより成る請求項
４の直列信号パスパターン監視回路（２２）。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120543A JPH04348630A (ja) | 1991-05-27 | 1991-05-27 | 信号の伝送監視が可能な直列／並列変換部及び並列／直列変換部を備えたディジタル信号伝送装置 |
| CA002069284A CA2069284A1 (en) | 1991-05-27 | 1992-05-22 | Digital signal transmission system having monitor equipment |
| EP92108939A EP0516079A3 (en) | 1991-05-27 | 1992-05-27 | Digital signal transmission system having monitor equipment |
| US07/888,799 US5369633A (en) | 1991-05-27 | 1992-05-27 | Digital signal transmission system having monitor equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120543A JPH04348630A (ja) | 1991-05-27 | 1991-05-27 | 信号の伝送監視が可能な直列／並列変換部及び並列／直列変換部を備えたディジタル信号伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348630A true JPH04348630A (ja) | 1992-12-03 |
Family
ID=14788903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120543A Pending JPH04348630A (ja) | 1991-05-27 | 1991-05-27 | 信号の伝送監視が可能な直列／並列変換部及び並列／直列変換部を備えたディジタル信号伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5369633A (ja) |
| EP (1) | EP0516079A3 (ja) |
| JP (1) | JPH04348630A (ja) |
| CA (1) | CA2069284A1 (ja) |
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-
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- 1991-05-27 JP JP3120543A patent/JPH04348630A/ja active Pending
-
1992
- 1992-05-22 CA CA002069284A patent/CA2069284A1/en not_active Abandoned
- 1992-05-27 EP EP92108939A patent/EP0516079A3/en not_active Withdrawn
- 1992-05-27 US US07/888,799 patent/US5369633A/en not_active Expired - Fee Related
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|---|---|
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