JPH1011390A - マイクロプロセッサ応用装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 プロセッサ装置とメモリ装置または入出力装
置との間、あるいはプリント基板相互間の配線本数を減
少させるとともに、多くのメモリ装置または入出力装置
との間の情報交換が可能なマイクロプロセッサ応用シス
テムを提供する。 【解決手段】 第１のバス１３にはマイクロプロセッサ
装置１１が接続され、このマイクロプロセッサ装置１１
の入出力信号のうちの少なくもアドレス信号およびデー
タ信号が供給される。この第１のバス１３にはパラレル
−シリアル変換装置１９接続され、第１のバス１３に供
給されたパラレル信号をシリアル信号に変換してシリア
ル信号伝送路２０に供給する。このシリアル信号伝送路
２０の信号はシリアル−パラレル変換装置２１に供給さ
れ、再びパラレル信号に戻され第２のバス１７に供給さ
れる。この第２のバス１７にはメモリ装置１４およびま
たは入出力装置１５が接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ応用装置に関し、特に、装置間接続に関する。

【０００２】

【従来の技術】従来、マイクロプロセッサ応用システム
において、プロセッサ装置とメモリ装置または入出力装
置との間でデータの送受を行おうとする場合、アドレス
バス信号、データバス信号および入出力制御信号の接続
が必要である。一般にこれらのアドレスバス信号、デー
タバス信号および入出力制御信号は複数のビットから構
成されているため、これらの信号線は各信号のビット数
分の本数が必要になる。このような複数ビットからなる
データ信号の伝送に際して、信号線の本数を減少するた
めに、シフトレジスタ等を用いて、並列信号を直列信号
に変換して少ない信号線により伝送する方法も用いられ
ている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ようなマイクロプロセッサ応用システムにおいては、一
般に、プロセッサ装置とメモリ装置または入出力装置と
の間にアドレスバス信号、データバス信号および入出力
制御信号を伝送するために多数の信号線からなるバスを
配線する必要があり、装置が複雑化、大型化する欠点が
あった。

【０００４】さらにこのようなマイクロプロセッサ応用
システムは通常、複数枚のプリント基板に回路や構成部
品が分割して配線実装されるが、プリント基板相互間の
配線も上述したように多数の信号線により接続しなけれ
ばならず、装置が複雑化し配線作業も繁雑になる欠点が
あった。

【０００５】したがって、本発明の目的は、このような
マイクロプロセッサ応用システムにおいて、プロセッサ
装置とメモリ装置または入出力装置との間、あるいはプ
リント基板相互間の配線本数を減少させるとともに、ノ
イズ等に影響されること無く信号を伝送することを目的
とするものである。

【０００６】

【課題を解決するための手段】本発明によれば、マイク
ロプロセッサ装置が接続され、このマイクロプロセッサ
装置の出力信号のうちの少なくもアドレス信号およびデ
ータ信号用バスを含む第１のバスと、この第１のバスに
接続されたパラレル−シリアル変換装置と、このパラレ
ル−シリアル変換装置の出力信号を伝送するシリアル信
号線と、このシリアル信号線の信号が供給されるシリア
ル−パラレル変換装置と、このシリアル−パラレル変換
装置のパラレル信号線が接続されるとともに、メモリ装
置または入出力装置が接続される第２のバスとを備えた
ことを特徴とするマイクロプロセッサ応用装置が得られ
る。

【０００７】また、本発明によれば、前記マイクロプロ
セッサ応用装置は、前記第１のバスにより伝送される前
記アドレス信号およびデータ信号が供給され、これらの
信号に対して所定の関数関係にある第１の冗長信号を発
生し、これを前記パラレル−シリアル変換装置の追加の
入力信号として供給する第１の冗長信号発生手段と、前
記シリアル−パラレル変換装置のパラレル出力信号の
中、前記アドレス信号およびデータ信号が供給され、こ
れらの信号に対して前記所定の関数関係にある第２の冗
長信号を発生する第２の冗長信号発生手段と、この第２
の冗長信号発生手段により発生された前記第２の冗長信
号を前記シリアル−パラレル変換装置のパラレル出力信
号の中の前記第１の冗長信号と比較する手段とを備えた
ことを特徴とする前記のマイクロプロセッサ応用装置が
得られる。

【０００８】さらに、本発明によれば、前記マイクロプ
ロセッサ応用装置は、前記パラレル−シリアル変換装置
のパラレル入力信号のビット数は前記シリアル−パラレ
ル変換装置のパラレル出力信号のビット数とは異なる場
合、前記パラレル−シリアル変換装置の１回の送受が前
記シリアル−パラレル変換装置の複数回の送受に、また
は前記パラレル−シリアル変換装置の複数回の送受が前
記シリアル−パラレル変換装置の１回の送受に変換され
る手段を備えたことを特徴とする前記のマイクロプロセ
ッサ応用装置が得られる。

【０００９】さらに、本発明によれば、前記マイクロプ
ロセッサ応用装置は、前記第１のバスにより伝送される
前記アドレス信号およびデータ信号が供給され、これら
の信号をより少ないビット数の出力信号に変換し、これ
を前記パラレル−シリアル変換装置に入力信号として供
給する符号化手段と、前記シリアル−パラレル変換装置
の出力信号が供給され前記符号化手段に対して逆の変換
を行いこれを前記第２のバスに供給する復号化手段とを
備えたことを特徴とする前記のマイクロプロセッサ応用
装置が得られる。

【００１０】さらに、本発明によれば、回路および構成
部品が配線実装された複数のプリント基板からなるマイ
クロプロセッサ応用装置において、前記複数のプリント
基板中の第１の基板に配線され、少なくもアドレス信号
バスおよびデータ信号バスを含む第１のバスと、前記複
数のプリント基板中の第２の基板に配線され、少なくも
アドレス信号バスおよびデータ信号バスを含む第２のバ
スと、前記第１および第２のバスにそれぞれ接続された
第１および第２のパラレル−シリアル変換装置と、これ
らの第１および第２のパラレル−シリアル変換装置を相
互に接続する信号線とを備えたことを特徴とするマイク
ロプロセッサ応用装置が得られる。

【００１１】上記のような構成により、本発明のマイク
ロプロセッサ応用装置においては、プロセッサ装置とメ
モリ装置または入出力装置との間、あるいはプリント基
板相互間の信号伝送用の配線本数をパラレル−シリアル
変換装置とシリアル−パラレル変換装置を用いることに
より減少させることができるとともに、アドレス信号お
よびデータ信号を一体的にパラレル−シリアル変換する
ため、アドレス信号を変化させることにより、少ない伝
送線路により、多くのメモリ装置または入出力装置との
間の信号の伝送が可能となる。

【００１２】さらに、アドレス信号およびデータ信号を
一体的にパラレル−シリアル変換とともに、冗長信号発
生手段により発生した冗長信号とともに伝送するため、
外部からのノイズや回路内部の故障に基づく信号の伝送
誤りを防止することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施形態につい
て、図１乃至７図を参照して説明する。

【００１４】図１は本発明のマイクロプロセッサ応用装
置の一実施形態を示すブロック図である。図１におい
て、マイクロプロセッサ１１はそれぞれ複数のビットの
２値情報からなるアドレス信号、データ信号、入出力制
御信号を入出力するための入出力バス１２を介して第１
のバス１３に接続されている。ここで、入出力バス１２
に含まれるデータ信号についてはプロセッサ装置１１の
入力信号としても使用可能な双方向信号である。マイク
ロプロセッサ１１とともにマイクロプロセッサ応用装置
を構成するメモリ装置１４、複数個の入出力装置１５、
１６…は第２のバス１７に接続されている。第２のバス
１７は第１のバス１３と同様に、それぞれ複数のビット
の２値情報からなるアドレス信号、データ信号、入出力
制御信号を伝送するための複数個の伝送線路を含んでい
る。

【００１５】第１のバス１３の信号は入力バス１８を介
してパラレル−シリアル変換装置を構成する第１のシフ
トレジスタ１９に並列に供給される。第１のシフトレジ
スタ１９のシリアル出力はシリアル信号伝送路２０を介
してシリアル−パラレル変換装置を構成する第２のシフ
トレジスタ２１に供給される。第２のシフトレジスタ２
１の並列出力信号は出力バス２２を介して第２のバス１
７に接続されている。第１のシフトレジスタ１９および
第２のシフトレジスタ２１にはクロックパルス発生器２
３からシフトクロックがクロック信号線２４を介して供
給される。

【００１６】次にこのように構成されたマイクロプロセ
ッサ応用装置の動作を説明する。

【００１７】マイクロプロセッサ１１の入出力信号であ
るアドレス信号、データ信号、入出力制御信号は入出力
バス１２を介して第１のバス１３に並列信号として供給
される。これらの並列信号は第１のシフトレジスタ１９
により直列信号に変換され、１本のシリアル信号伝送路
２０を介して伝送される。シリアル信号伝送路２０を介
して伝送される信号は第２のシフトレジスタ２１により
再び並列信号に変換され、出力バス２２を介して第２の
バス１７に供給される。したがって、マイクロプロセッ
サ１１とメモリ装置１４、複数個の入出力装置１５、１
６…間の信号の伝送は１本の信号線により行うことがで
きるため、配線が少なくて済み、装置の小形化、配線工
数の削減が計れる。一般に複雑なシステム構成のマイク
ロプロセッサ応用装置においては、マイクロプロセッサ
１１とメモリ装置１４、あるいは入出力装置１５、１６
…の接続端子は必ずしも同一のプリント基板上に配置さ
れず異なるプリント基板に配置される。この場合、プリ
ント基板相互間の接続に要する配線はケーブルまたはコ
ネクタにより実現することになるが、この信号線本数を
減らすことは、コストの削減とスペースの縮小に大きな
効果がある。

【００１８】図２は上記本発明の実施形態をより一般的
に示すブロック図である。この図においては、図１の実
施形態に対応する部分は同一番号が付されている。同図
の１９および２１で示されるブロックはここではシフト
レジスタの他、通常のメモリ装置などを用いた装置も含
めて一般的なパラレル−シリアル変換装置およびシリア
ル−パラレル変換装置として示されている。パラレル−
シリアル変換装置１９の入力側およびシリアル−パラレ
ル変換装置２１の出力側にはそれぞれ、たとえば８ビッ
トからなる信号線が接続されている。また、ブロック１
４、１５はメモリ装置あるいは入出力装置を示してい
る。

【００１９】図３は図１の第１のシフトレジスタに対応
するパラレル−シリアル変換装置１９およびその入出力
部の構成を示すブロック図であり、同様に図１の実施例
に対応する部分は同一番号が付されている。ここで、パ
ラレル−シリアル変換装置１９のシリアル出力側には、
シリアル出力２０−１、シリアル入力２０−２、クロッ
ク信号２４の３本の線路が接続されることになる。

【００２０】図２において、パラレル−シリアル変換装
置１９はプロセッサ装置１１の出力信号１２をパラレル
信号として人力され、これを１ビットまたは複数ビット
の幅の時分割されたビット列に置き換え、伝送路２０に
出力する。また、シリアルパラレル変換装置２１は伝送
路２０上のビット列を順次入力し、パラレル信号に戻す
働きをする。

【００２１】図３に示されるパラレル−シリアル変換装
置１９はプロセッサ装置１１の出力信号１２をシフトレ
ジスタとしてのパラレル−シリアル変換装置１９がパラ
レル信号として記憶する。この記憶された信号はクロッ
ク信号２４によりシフトされていくことになる。シフト
レジスタの端からあふれる直前の信号がシリアル出力と
して伝送路２０−１上に出力されることになる。

【００２２】また、メモリ装置または入出力装置１４、
１５からデータを入力する際は伝送路２０−２を介して
シリアル入力がシフトレジスタとしてのパラレル−シリ
アル変換装置１９にクロック信号２４により順次シフト
入力される。そして全ての信号がシフトレジスタにそろ
ったところでプロセッサ装置１１に入力信号として供給
されることになる。

【００２３】図４は本発明の他の実施形態を示すブロッ
ク図である。

【００２４】この実施形態では、図２に示す構成に第１
の冗長信号発生器４１、第２の冗長信号発生器４２、比
較器４３が付加されている。第１の冗長信号発生器４１
はその入力信号として、プロセッサ装置１１の出力信号
１２が供給され、その出力信号として第１の冗長信号４
１１を発生し、これをパラレル−シリアル変換装置１９
にその並列入力信号として追加的に供給する。すなわ
ち、第１の冗長信号発生器４１はアドレスバス信号、デ
ータバス信号、入出力制御信号の一部または全てを入力
とする関数演算結果として１ビットまたは複数ビットを
冗長信号として出力する。そしてこの冗長信号４１１と
プロセッサ装置１１の出力信号１２をあわせたものがプ
ロセッサ装置１１の冗長信号を含む出力信号１１がパラ
レル−シリアル変換装置１９に供給される。シリアルパ
ラレル変換器２１の出力側に取り出された並列出力信号
２１の中には、プロセッサ装置１１の出力信号１２の他
に第１の冗長信号４１１に対応する冗長信号４１２が含
まれている。

【００２５】第２の冗長信号発生器４２はメモリ装置ま
たは入出力装置１４、１５に供給されるシリアルパラレ
ル変換装置２１の出力信号２２がその入力信号として与
えられ、その出力として、第２の冗長信号４２１を発生
する。すなわち、第２の冗長信号発生器４２はシリアル
パラレル変換装置２１により復元後のアドレスバス信
号、データバス信号、入出力制御信号の一部または全て
を入力とする関数演算結果として１ビットまたは複数ビ
ットを冗長信号として出力する。ここで第１および第２
の冗長信号発生器４１、４２の関数演算は全く同一の演
算が行われるものとする。

【００２６】比較器４３は第１の冗長信号４１２と第２
の冗長信号４２１とを比較し、その結果を出力４３１に
出力する。すなわち、プロセッサ側から送られてきた冗
長信号とメモリ装置または入出力装置側で生成された冗
長信号とを比較する。

【００２７】このように構成されたマイクロプロセッサ
応用装置の動作を説明する。

【００２８】前述したように、第１の冗長信号発生器４
１と第２の冗長信号発生器４２は同じ関数を発生する。
すなわちプロセッサ装置の出力信号１２と第１の冗長信
号４１１の関係は、メモリ装置または入出力装置の入出
力信号２２と第２の冗長信号４２１の関係と同じであ
る。一方、復元された後の第１の冗長信号４１２はノイ
ズなどの外乱や装置の故障が無ければプロセッサ装置１
１側の第１の冗長信号４１１と同一の値となる。すなわ
ち冗長信号４１２と冗長信号４２１は等しく、比較結果
出力４３１は信号の値が一致したことを表す値となる。

【００２９】逆に、外乱や装置の故障は冗長信号４１２
の異常またはメモリ装置または入出力装置の入出力信号
２２の異常に帰結し、これは冗長信号４１２と冗長信号
４２１の不一致をもたらす。この結果比較結果出力４３
１は不一致を表す値となる。この比較結果出力４３１は
外部への不一致の表示ないしプロセッサ装置１１に戻さ
れる異常検出信号として利用することができる。

【００３０】以上のように、この実施形態ではビット幅
の広い信号をビット幅の狭い伝送路に時分割で伝送する
ことができるが、この方式ではー組みの並列信号情報を
伝送するのに比較的長い時間を要する。ある特定の瞬間
に発生する外乱があったとすると、このような構成では
データの伝送に影響を受ける確率が増大する。しかし本
実施形態では、このような場合の信頼性を向上させる効
果がある。

【００３１】図５および図６は本発明のマイクロプロセ
ッサ応用装置のさらに他の実施形態を示すブロック図で
ある。上述した各実施形態においては、プロセッサ装置
１１の入出力信号１２とメモリ装置または入出力装置の
入出力信号２２のビット幅が同じであったが、本実施例
ではビット幅が異なる場合を表している。これにともな
い、パラレル−シリアル変換装置１９およびシリアル−
パラレル変換装置２１も基本的な構造は同じだが構成の
規模が異なるものとなる。

【００３２】図５の実施形態ではプロセッサ装置１１が
送受しようとする情報はメモリ装置または入出力装置１
４、１５では複数回に分けて送受されることになる。あ
るいは図６の実施形態ではプロセッサ装置１１の複数回
の送受がメモリ装置または入出力装置１４、１５の１回
の送受に相当する。

【００３３】このような実施形態によれば、プロセッサ
装置１１とメモリまたは入出力装置１４、１５の入出力
信号の幅が異なる場合に、ハードウェア量の増大を抑え
つつ、情報のビット幅を変換できる効果がある。

【００３４】図７は本発明のマイクロプロセッサ応用装
置のさらに他の実施形態を示すブロック図である。この
実施形態においては、図２に示した構成に、符号化装置
６１と復号化装置６２が付加されている。符号化装置６
１の入力側にはプロセッサ装置１１の入出力信号１２が
接続され、出力側にはこの入出力信号１２を少ないビッ
ト数の信号に圧縮して出力する出力信号線６１１が接続
されている。復号化装置６２はシリアル−パラレル変換
装置２１の出力信号２１１が入力信号として供給され、
これらを複号化してよりビット数の多い入出力信号２２
に変換する。この入出力信号２２メモリまたは入出力装
置１４、１５に供給される。

【００３５】符号化装置６１はプロセッサ装置１１の入
出力信号１２を入力として、符号化を行い、圧縮された
プロセッサ装置の入出力信号６１１を出力する。復号化
装置６２は圧縮されたメモリ装置または入出力装置の入
出力信号２１１を入力として、復号化を行い、メモリ装
置または入出力装置の入出力信号２２を出力する。

【００３６】この実施形態におけるその他の構成は図２
に示したマイクロプロセッサ応用装置の構成と実質的に
同一であるが、パラレル−シリアル変換装置１９の入力
信号のビット数およびシリアル−パラレル変換装置２１
の出力信号のビット数がプロセッサ装置１１あるいはメ
モリまたは入出力装置１４、１５の入出力信号のビット
数より少ない点が図２の装置の構成とは異なっている。

【００３７】この実施形態によれば、符号化により情報
を圧縮するため、伝送路２０を通過する情報量が少なく
なる。したがって、情報伝送時間が短縮されるか、また
は同じ時間に伝送する情報量を増大させる効果がある。

【００３８】

【発明の効果】本発明によれば、データ信号とともに、
アドレス信号も含めてパラレル−シリアル変換すること
により、プロセッサ装置からメモリ装置または入出力装
置に接続される信号線の量を減らすとともに、少ない信
号線により、多くのメモリ装置または入出力装置間の情
報交換が可能となる。

【００３９】また、本発明によれば、プロセッサ装置か
らの情報に冗長信号を付加することにより、メモリ装置
または入出力装置側で正しく情報が送られてきたか否か
を判定できるという効果がある。

【００４０】さらに本発明によれば、プロセッサ装置側
のデータバスが大きく、メモリ装置または入出力装置側
のデータバスが小さいという場合、またはその逆の場合
のバス幅変換に要するハードウエアを削減できるという
効果がある。

【００４１】さらに本発明によれば、伝送しようとする
情報を符号化することにより情報量を減らすので、伝送
回数もしくは伝送時間を短縮できるという効果がある。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサ応用装置の一実施
形態を示すブロック図である。

【図２】本発明のマイクロプロセッサ応用装置のより一
般的な構成を示すブロック図である。

【図３】図２に示すマイクロプロセッサ応用装置の一部
の構成をより詳細に示すブロック図である。

【図４】本発明のマイクロプロセッサ応用装置の他の実
施形態を示すブロック図である。

【図５】本発明のマイクロプロセッサ応用装置のさらに
他の実施形態を示すブロック図である。

【図６】本発明のマイクロプロセッサ応用装置のさらに
他の実施形態を示すブロック図である。

【図７】本発明のマイクロプロセッサ応用装置のさらに
他の実施形態を示すブロック図である。

【符号の説明】

１１ マイクロプロセッサ １２ 入出力バス １３ 第１のバス １４ メモリ装置 １５ 入出力装置 １６ 入出力装置 １７ 第２のバス １８ 入力バス １９ 第１のシフトレジスタ（パラレル−シリアル変換
装置） ２０ シリアル信号伝送路 ２１ 第２のシフトレジスタ（シリアル−パラレル変換
装置） ２２ 出力バス ２３ クロックパルス発生器 ２４ クロック信号線 ４１ 第１の冗長信号発生器 ４２ 第２の冗長信号発生器 ４３ 比較器 ６１ 符号化装置 ６２ 復号化装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ装置が接続され、こ
   のマイクロプロセッサ装置の入出力信号のうちの少なく
   もアドレス信号およびデータ信号用バスを含む第１のバ
   スと、この第１のバスに接続されたパラレル−シリアル
   変換装置と、このパラレル−シリアル変換装置の出力信
   号を伝送するシリアル信号伝送路と、このシリアル信号
   伝送路の信号が供給されるシリアル−パラレル変換装置
   と、このシリアル−パラレル変換装置のパラレル信号線
   が接続されるとともに、メモリ装置または入出力装置が
   接続される第２のバスとを備えたことを特徴とするマイ
   クロプロセッサ応用装置。
2. 【請求項２】 前記マイクロプロセッサ応用装置は、前
   記第１のバスにより伝送される前記アドレス信号および
   データ信号が供給され、これらの信号に対して所定の関
   数関係にある第１の冗長信号を発生し、これを前記パラ
   レル−シリアル変換装置の追加の入力信号として供給す
   る第１の冗長信号発生手段と、前記シリアル−パラレル
   変換装置のパラレル出力信号の中、前記アドレス信号お
   よびデータ信号が供給され、これらの信号に対して前記
   所定の関数関係にある第２の冗長信号を発生する第２の
   冗長信号発生手段と、この第２の冗長信号発生手段によ
   り発生された前記第２の冗長信号を前記シリアル−パラ
   レル変換装置のパラレル出力信号の中の前記第１の冗長
   信号と比較する手段とを備えたことを特徴とする請求項
   １記載のマイクロプロセッサ応用装置。
3. 【請求項３】 前記マイクロプロセッサ応用装置は、前
   記パラレル−シリアル変換装置のパラレル入力信号のビ
   ット数は前記シリアル−パラレル変換装置のパラレル出
   力信号のビット数とは異なる場合、前記パラレル−シリ
   アル変換装置の１回の送受が前記シリアル−パラレル変
   換装置の複数回の送受に、または前記パラレル−シリア
   ル変換装置の複数回の送受が前記シリアル−パラレル変
   換装置の１回の送受に変換される手段を備えたことを特
   徴とする請求項１記載のマイクロプロセッサ応用装置。
4. 【請求項４】 前記マイクロプロセッサ応用装置は、前
   記第１のバスにより伝送される前記アドレス信号および
   データ信号が供給され、これらの信号をより少ないビッ
   ト数の出力信号に変換し、これを前記パラレル−シリア
   ル変換装置に入力信号として供給する符号化手段と、前
   記シリアル−パラレル変換装置の出力信号が供給され前
   記符号化手段に対して逆の変換を行いこれを前記第２の
   バスに供給する復号化手段とを備えたことを特徴とする
   請求項１記載のマイクロプロセッサ応用装置。
5. 【請求項５】 回路および構成部品が配線実装された複
   数のプリント基板からなるマイクロプロセッサ応用装置
   において、前記複数のプリント基板中の第１の基板に配
   線され、少なくもアドレス信号バスおよびデータ信号バ
   スを含む第１のバスと、前記複数のプリント基板中の第
   ２の基板に配線され、少なくもアドレス信号バスおよび
   データ信号バスを含む第２のバスと、前記第１および第
   ２のバスにそれぞれ接続された第１および第２のパラレ
   ル−シリアル変換装置と、これらの第１および第２のパ
   ラレル−シリアル変換装置を相互に接続するシリアル信
   号伝送路とを備えたことを特徴とするマイクロプロセッ
   サ応用装置。