JPH04348524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04348524A JPH04348524A JP12062591A JP12062591A JPH04348524A JP H04348524 A JPH04348524 A JP H04348524A JP 12062591 A JP12062591 A JP 12062591A JP 12062591 A JP12062591 A JP 12062591A JP H04348524 A JPH04348524 A JP H04348524A
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- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に容量Ｓｉ３ Ｎ４ 膜を形成する方法に関す
る。
関し、特に容量Ｓｉ３ Ｎ４ 膜を形成する方法に関す
る。
【０００２】
【従来の技術】従来の半導体製造装置にはＤＲＡＭの容
量膜として薄いＳｉ３ Ｎ４ 膜（〜８ｎｍ）が用いら
れており、ＤＲＡＭの微細化、高集積化に伴いさらに薄
いＳｉ３ Ｎ４ 膜が必要となっている。これまでに酸
化膜換算による膜厚で約６ｎｍのＳｉ３ Ｎ４ 膜形成
が可能であるが、Ｓｉ基板上には、図４に示すように、
大気中で形成された自然酸化膜９（１ｎｍ〜２ｎｍ程度
）を含んでいる。酸化膜は誘電率が小さく、自然酸化膜
の膜厚分の容量が小さくなるのでこのＳｉ基板４とＳｉ
３Ｎ４ 膜２の間に形成される自然酸化膜９を極力抑え
る必要がある。
量膜として薄いＳｉ３ Ｎ４ 膜（〜８ｎｍ）が用いら
れており、ＤＲＡＭの微細化、高集積化に伴いさらに薄
いＳｉ３ Ｎ４ 膜が必要となっている。これまでに酸
化膜換算による膜厚で約６ｎｍのＳｉ３ Ｎ４ 膜形成
が可能であるが、Ｓｉ基板上には、図４に示すように、
大気中で形成された自然酸化膜９（１ｎｍ〜２ｎｍ程度
）を含んでいる。酸化膜は誘電率が小さく、自然酸化膜
の膜厚分の容量が小さくなるのでこのＳｉ基板４とＳｉ
３Ｎ４ 膜２の間に形成される自然酸化膜９を極力抑え
る必要がある。
【０００３】この一方法として弗酸水蒸気中でＳｉ基板
４表面の自然酸化膜を除去し、かつ表面のＳｉ原子をＦ
で不活性化することで自然酸化膜の形成を抑える方法が
ある（Ｂ．Ｅ Ｄｅａｌ ｅｔａｌ．３６ｔｈ
Ａｎｎｕａｌ ＴｅｃｈｎｉｃａｌＭｅｅｔｉｎｇ
ｏｆ Ｅｎｖｉｒｏｎｍｅｒｔａｌ Ｓｃｉｅｎ
ｃｅｓ ２３．２７ １９９０ Ｐｒｏｃｅｅｄ
ｉｎｇ）。また別の一方法としてＮＨ３ 雰囲気でＳｉ
基板を熱処理することにより、Ｓｉ基板４表面のＳｉ原
子を窒化し、自然酸化膜９の成長を抑える方法がある。
４表面の自然酸化膜を除去し、かつ表面のＳｉ原子をＦ
で不活性化することで自然酸化膜の形成を抑える方法が
ある（Ｂ．Ｅ Ｄｅａｌ ｅｔａｌ．３６ｔｈ
Ａｎｎｕａｌ ＴｅｃｈｎｉｃａｌＭｅｅｔｉｎｇ
ｏｆ Ｅｎｖｉｒｏｎｍｅｒｔａｌ Ｓｃｉｅｎ
ｃｅｓ ２３．２７ １９９０ Ｐｒｏｃｅｅｄ
ｉｎｇ）。また別の一方法としてＮＨ３ 雰囲気でＳｉ
基板を熱処理することにより、Ｓｉ基板４表面のＳｉ原
子を窒化し、自然酸化膜９の成長を抑える方法がある。
【０００４】
【発明が解決しようとする課題】従来の一方法である弗
酸水蒸気中でＳｉ基板４表面のＳｉ原子をＦで不活性化
する方法では、基板表面にＨ２ Ｏが付着しているので
、減圧化学気相成長装置に入炉する際Ｆが脱離し、Ｈ２
Ｏによって酸化膜が形成されるという問題点があった
。又別の一方法であるＮＨ３ 雰囲気中での熱処理を行
う方法では、入炉する際に酸化はされないが、当初から
形成されていた自然酸化膜は除去されないという問題点
があった。
酸水蒸気中でＳｉ基板４表面のＳｉ原子をＦで不活性化
する方法では、基板表面にＨ２ Ｏが付着しているので
、減圧化学気相成長装置に入炉する際Ｆが脱離し、Ｈ２
Ｏによって酸化膜が形成されるという問題点があった
。又別の一方法であるＮＨ３ 雰囲気中での熱処理を行
う方法では、入炉する際に酸化はされないが、当初から
形成されていた自然酸化膜は除去されないという問題点
があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、弗酸水蒸気処理による自然酸化膜除去と、Ｎ
Ｈ３ 雰囲気中で熱処理による薄Ｓｉ３ Ｎ４ 膜を形
成した後に減圧化学気相成長法によりＳｉ３ Ｎ４ 膜
を形成する構成である。
造方法は、弗酸水蒸気処理による自然酸化膜除去と、Ｎ
Ｈ３ 雰囲気中で熱処理による薄Ｓｉ３ Ｎ４ 膜を形
成した後に減圧化学気相成長法によりＳｉ３ Ｎ４ 膜
を形成する構成である。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図２は本発明の一実施例により作製した半導体装置の
断面図である。Ｓｉ基板４の上にフィールド酸化膜３を
形成し、減圧化学気相成長法を用いてＳｉ３ Ｎ４ 膜
を５ｎｍ形成する。この上にさらに電極１としてポリシ
リコン１５０ｎｍを形成する。これは簡単なコンデンサ
ーの構造を持つ半導体装置である。
。図２は本発明の一実施例により作製した半導体装置の
断面図である。Ｓｉ基板４の上にフィールド酸化膜３を
形成し、減圧化学気相成長法を用いてＳｉ３ Ｎ４ 膜
を５ｎｍ形成する。この上にさらに電極１としてポリシ
リコン１５０ｎｍを形成する。これは簡単なコンデンサ
ーの構造を持つ半導体装置である。
【０００７】フィールド酸化膜３を形成したあとＳｉ基
板を、図１（ａ）に示すように、弗酸水蒸気にさらすこ
とによりＳｉ基板４表面に形成される自然酸化膜を除去
する。次に図１（ｂ）の装置で基板を６５０℃で３０分
の熱処理を施すことでＳｉ基板４表面に付着しているＨ
２ Ｏを完全にとばしながらＮＨ３ を流すことにより
基板表面にＳｉ３ Ｎ４ 膜２ａを３ｎｍを形成する。 これらの処理を基板に施した後、図１（ｃ）の縦型減圧
化学気相成長装置を用いてＳｉ３ Ｎ４ 膜２を５ｎｍ
形成することにより、容量薄膜を形成する。
板を、図１（ａ）に示すように、弗酸水蒸気にさらすこ
とによりＳｉ基板４表面に形成される自然酸化膜を除去
する。次に図１（ｂ）の装置で基板を６５０℃で３０分
の熱処理を施すことでＳｉ基板４表面に付着しているＨ
２ Ｏを完全にとばしながらＮＨ３ を流すことにより
基板表面にＳｉ３ Ｎ４ 膜２ａを３ｎｍを形成する。 これらの処理を基板に施した後、図１（ｃ）の縦型減圧
化学気相成長装置を用いてＳｉ３ Ｎ４ 膜２を５ｎｍ
形成することにより、容量薄膜を形成する。
【０００８】図１（ａ）は弗酸水蒸気処理を行う装置で
、純水５の水蒸気をＮ２ を用いて送り出し、無水弗酸
６と混合した後チャンバー内でＳｉ基板４表面の自然酸
化膜を除去し、Ｓｉ原子をＦにより不活性化する。図１
（ｂ）は、Ｓｉ基板の熱処理を行う装置で、ＮＨ３ 雰
囲気中でランプヒータ７を８５０℃に上げ１分程度の処
理を行うことでＳｉ基板４表面を窒化する。
、純水５の水蒸気をＮ２ を用いて送り出し、無水弗酸
６と混合した後チャンバー内でＳｉ基板４表面の自然酸
化膜を除去し、Ｓｉ原子をＦにより不活性化する。図１
（ｂ）は、Ｓｉ基板の熱処理を行う装置で、ＮＨ３ 雰
囲気中でランプヒータ７を８５０℃に上げ１分程度の処
理を行うことでＳｉ基板４表面を窒化する。
【０００９】本発明の実施例２として図１（ａ）の弗酸
水蒸気処理と図１（ｂ）のＮＨ３ 雰囲気での熱処理装
置をロードロックにより結合した装置を用いて、図１（
ｃ）の縦型減圧化学気相成長法を用いて図２の容量Ｓｉ
３ Ｎ４ 膜２，２ａを形成する。
水蒸気処理と図１（ｂ）のＮＨ３ 雰囲気での熱処理装
置をロードロックにより結合した装置を用いて、図１（
ｃ）の縦型減圧化学気相成長法を用いて図２の容量Ｓｉ
３ Ｎ４ 膜２，２ａを形成する。
【００１０】
【発明の効果】以上説明したように本発明は、容量Ｓｉ
３ Ｎ４ を形成する際Ｓｉ基板を弗酸水蒸気処理及び
６５０℃のＮＨ３ 雰囲気中での熱処理を１分行うこと
でＳｉ基板上に薄いＳｉ３ Ｎ４膜０．５〜１ｎｍを形
成したので、自然酸化膜がＳｉ基板上に形成するのを妨
げるという効果がある。
３ Ｎ４ を形成する際Ｓｉ基板を弗酸水蒸気処理及び
６５０℃のＮＨ３ 雰囲気中での熱処理を１分行うこと
でＳｉ基板上に薄いＳｉ３ Ｎ４膜０．５〜１ｎｍを形
成したので、自然酸化膜がＳｉ基板上に形成するのを妨
げるという効果がある。
【００１１】図２の構造を持つコンデンサーのポリシリ
コン電極に６０ｍＶの電圧をかけＣＶ測定により得られ
た容量Ｃから求めたＳｉ３ Ｎ４ 膜のＳｉＯ２ 換算
膜厚を縦軸にとり、光学顕微鏡により得られたＳｉ３
Ｎ４ 膜の膜厚を横軸にとった図を図３に示した。点線
■は本発明の実施例１を用いて作製したコンデンサーを
使用した膜厚一酸化膜換算膜厚を表わしている。図４に
示した従来の自然酸化膜を含む容量膜を有するコンデン
サーを使用して測定した場合の膜厚一酸化膜換算膜厚の
関係を図３の一点鎖線■で示した。本発明の実施例を使
用した結果の点線■は従来技術の一点鎖線■に比べ１ｎ
ｍ程度薄い容量膜が得られる。
コン電極に６０ｍＶの電圧をかけＣＶ測定により得られ
た容量Ｃから求めたＳｉ３ Ｎ４ 膜のＳｉＯ２ 換算
膜厚を縦軸にとり、光学顕微鏡により得られたＳｉ３
Ｎ４ 膜の膜厚を横軸にとった図を図３に示した。点線
■は本発明の実施例１を用いて作製したコンデンサーを
使用した膜厚一酸化膜換算膜厚を表わしている。図４に
示した従来の自然酸化膜を含む容量膜を有するコンデン
サーを使用して測定した場合の膜厚一酸化膜換算膜厚の
関係を図３の一点鎖線■で示した。本発明の実施例を使
用した結果の点線■は従来技術の一点鎖線■に比べ１ｎ
ｍ程度薄い容量膜が得られる。
【００１２】本発明の実施例の２として、弗酸水蒸気処
理とＮＨ３ 雰囲気中の熱処理をロードロック機構によ
って結合された装置を用いて行うことにより、実施例１
において弗酸蒸気処理後大気中でわずかに酸化されるこ
とがなくなりさらに自然酸化膜が低減される。この方法
を用いて形成された容量Ｓｉ３ Ｎ４ 膜を有するコン
デンサーを使用して測定した場合の膜厚一酸化膜換算膜
厚の関係を図３実線■に示した。実施例１の場合の結果
（点線■）に比べさらに酸化膜を含まないＳｉ３ Ｎ４
膜が形成された。
理とＮＨ３ 雰囲気中の熱処理をロードロック機構によ
って結合された装置を用いて行うことにより、実施例１
において弗酸蒸気処理後大気中でわずかに酸化されるこ
とがなくなりさらに自然酸化膜が低減される。この方法
を用いて形成された容量Ｓｉ３ Ｎ４ 膜を有するコン
デンサーを使用して測定した場合の膜厚一酸化膜換算膜
厚の関係を図３実線■に示した。実施例１の場合の結果
（点線■）に比べさらに酸化膜を含まないＳｉ３ Ｎ４
膜が形成された。
【図１】図２に示した半導体装置を得るために必要な半
導体装置製造装置で、（ａ）は弗酸水蒸気処理装置、（
ｂ）はＮＨ３ 雰囲気熱処理装置、（ｃ）は縦型減圧気
相成長装置。
導体装置製造装置で、（ａ）は弗酸水蒸気処理装置、（
ｂ）はＮＨ３ 雰囲気熱処理装置、（ｃ）は縦型減圧気
相成長装置。
【図２】本発明の一実施例の断面図。
【図３】図２に示した半導体装置の容量Ｓｉ３ Ｎ４
膜と電気的に求め酸化膜換算膜厚との関係を表わす図で
、■実施例２による結果、■実施例１による結果、■従
来の結果を表わす。
膜と電気的に求め酸化膜換算膜厚との関係を表わす図で
、■実施例２による結果、■実施例１による結果、■従
来の結果を表わす。
【図４】従来の方法で作製した半導体製造装置断面図。
１ ポリシリコン電極
２，２ａ Ｓｉ３ Ｎ４ 膜
３ フィールド酸化膜
４ Ｓｉ基板
５ 純水
６ 無水弗酸
７ ランプヒータ
９ 自然酸化膜
Claims (1)
- 【請求項１】 Ｓｉ基板を弗酸水蒸気処理することに
より自然酸化膜を除去する工程と、ＮＨ３ 雰囲気中で
熱処理することによりＳｉ基板表面を窒化する工程と、
減圧化学気相成長法を用いてＳｉ３ Ｎ４ 膜を形成す
る工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12062591A JPH04348524A (ja) | 1991-05-27 | 1991-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12062591A JPH04348524A (ja) | 1991-05-27 | 1991-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348524A true JPH04348524A (ja) | 1992-12-03 |
Family
ID=14790861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12062591A Pending JPH04348524A (ja) | 1991-05-27 | 1991-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492854A (en) * | 1993-12-17 | 1996-02-20 | Nec Corporation | Method of manufacturing semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| JPS61193456A (ja) * | 1985-02-21 | 1986-08-27 | Toshiba Corp | 半導体素子の製造方法 |
-
1991
- 1991-05-27 JP JP12062591A patent/JPH04348524A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| JPS61193456A (ja) * | 1985-02-21 | 1986-08-27 | Toshiba Corp | 半導体素子の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5492854A (en) * | 1993-12-17 | 1996-02-20 | Nec Corporation | Method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |