JPH0434168B2 - - Google Patents
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- JPH0434168B2 JPH0434168B2 JP57219603A JP21960382A JPH0434168B2 JP H0434168 B2 JPH0434168 B2 JP H0434168B2 JP 57219603 A JP57219603 A JP 57219603A JP 21960382 A JP21960382 A JP 21960382A JP H0434168 B2 JPH0434168 B2 JP H0434168B2
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- power supply
- circuit
- voltage
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- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 10
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 8
- 229910052744 lithium Inorganic materials 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 5
- 229910001923 silver oxide Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromechanical Clocks (AREA)
- Control Of Voltage And Current In General (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとえばマイクロプロセツサを用い
た電子時計用集積回路に使用される集積回路用電
源切換回路に係り、特に互いの電圧が異なる２種
の電池を選択的に接続可能であつて集積回路に適
正レベルの電源電圧を供給するための電源切換回
路に関する。
た電子時計用集積回路に使用される集積回路用電
源切換回路に係り、特に互いの電圧が異なる２種
の電池を選択的に接続可能であつて集積回路に適
正レベルの電源電圧を供給するための電源切換回
路に関する。
従来の時計用LSI（大規模集積回路）としては、
たとえば−1.5V系の酸化銀電池を使用するもの
と、−3.0V系のリチウム電池を使用するものとの
２種類が生産されている。前者の酸化銀電池を使
用するLSIにおける電源回路は、第１図に示すよ
うに電池電圧VSS1を第１電源端子１を通じて昇圧
回路２のVSS1系入力とし、この入力電圧を２倍に
昇圧して得たVSS2系出力および電池電圧VSS1を
LSIの２系統電源として供給している。また、後
者のリチウム電池を使用するLSIにおける電源回
路は、第２図に示すように電池電圧VSS2を第２電
池端子１１を通じて降圧回路１２のVSS2系入力と
し、この入力電圧を1/2に降圧して得たVSS1系出
力および電池電圧VSS1系をLSIの２系統電源とし
て供給している。この場合、リチウム電池の内部
抵抗は大きいので、LSI回路動作の重負荷時、た
とえばブザー負荷の駆動時とかランプ（フイラメ
ント）の点灯時とか内蔵プログラムの実行時とか
内蔵のダイナミツク系ROM（リードオンリメモ
リ）に対してCPUがアクセス（リード）してい
るときなどにはリチウム電池の電圧レベルが大き
く低下することがある。これに伴つてVSS1系出力
の電圧レベルが大きく低下すると、通常はVSS1系
出力から電源が供給されるLSIの論理回路とか発
振回路などが誤動作し、特に発振回路の発振が停
止してしまうことがある。このような事態を避け
るため、従来は第２図に示すように、降圧回路１
２のVSS2系入力ノードN2とVSS1系出力ノードN1
との間に第１のMOS（絶縁ゲート形）トランジス
タ１３を挿入し、上記VSS1系出力ノードN1とVSS1
端子１４との間に直列に第２のMOSトランジス
タ１５を挿入し、重負荷時に発生する重負荷信号
により上記第１のトランジスタ１３を導通させて
降圧回路１２のVSS1系出力ノードN1を強制的に
VSS2レベルにするように構成することがある。な
お、このとき、重負荷信号がインバータ１６によ
り反転され、第２のトランジスタ１５は遮断され
る。また、重負荷信号が発生していないときに
は、上記第２のトランジスタ１５がオン、前記第
１のトランジスタ１３がオフ状態になる。
たとえば−1.5V系の酸化銀電池を使用するもの
と、−3.0V系のリチウム電池を使用するものとの
２種類が生産されている。前者の酸化銀電池を使
用するLSIにおける電源回路は、第１図に示すよ
うに電池電圧VSS1を第１電源端子１を通じて昇圧
回路２のVSS1系入力とし、この入力電圧を２倍に
昇圧して得たVSS2系出力および電池電圧VSS1を
LSIの２系統電源として供給している。また、後
者のリチウム電池を使用するLSIにおける電源回
路は、第２図に示すように電池電圧VSS2を第２電
池端子１１を通じて降圧回路１２のVSS2系入力と
し、この入力電圧を1/2に降圧して得たVSS1系出
力および電池電圧VSS1系をLSIの２系統電源とし
て供給している。この場合、リチウム電池の内部
抵抗は大きいので、LSI回路動作の重負荷時、た
とえばブザー負荷の駆動時とかランプ（フイラメ
ント）の点灯時とか内蔵プログラムの実行時とか
内蔵のダイナミツク系ROM（リードオンリメモ
リ）に対してCPUがアクセス（リード）してい
るときなどにはリチウム電池の電圧レベルが大き
く低下することがある。これに伴つてVSS1系出力
の電圧レベルが大きく低下すると、通常はVSS1系
出力から電源が供給されるLSIの論理回路とか発
振回路などが誤動作し、特に発振回路の発振が停
止してしまうことがある。このような事態を避け
るため、従来は第２図に示すように、降圧回路１
２のVSS2系入力ノードN2とVSS1系出力ノードN1
との間に第１のMOS（絶縁ゲート形）トランジス
タ１３を挿入し、上記VSS1系出力ノードN1とVSS1
端子１４との間に直列に第２のMOSトランジス
タ１５を挿入し、重負荷時に発生する重負荷信号
により上記第１のトランジスタ１３を導通させて
降圧回路１２のVSS1系出力ノードN1を強制的に
VSS2レベルにするように構成することがある。な
お、このとき、重負荷信号がインバータ１６によ
り反転され、第２のトランジスタ１５は遮断され
る。また、重負荷信号が発生していないときに
は、上記第２のトランジスタ１５がオン、前記第
１のトランジスタ１３がオフ状態になる。
〔背景技術の問題点〕
然るに、上述したように使用電池の種類によつ
て電源回路が異なるLSIを生産することは、コス
ト的に不利である。
て電源回路が異なるLSIを生産することは、コス
ト的に不利である。
また第２図に示したような重負荷対策を施した
場合には、LSIのVSS1系に重負荷時にVSS2レベル
が供給されることによつて、VSS1系のCPUとか
ダイナミツク系ROMで誤動作が生じ易いので、
ダイナミツク系システムを使用したLSIに対する
重負荷対策には工夫を要する。
場合には、LSIのVSS1系に重負荷時にVSS2レベル
が供給されることによつて、VSS1系のCPUとか
ダイナミツク系ROMで誤動作が生じ易いので、
ダイナミツク系システムを使用したLSIに対する
重負荷対策には工夫を要する。
本発明は上記の事情に鑑みてなされたもので、
外部電源として電圧レベルが異なる２種の電池の
どちらが使用されても、共通の回路構成でよくて
コストダウンが可能となり、しかも電池電圧の低
下による集積回路の誤動作を最少限におさえるこ
とが可能な集積回路用電源切換回路を提供するこ
とを目的とする。
外部電源として電圧レベルが異なる２種の電池の
どちらが使用されても、共通の回路構成でよくて
コストダウンが可能となり、しかも電池電圧の低
下による集積回路の誤動作を最少限におさえるこ
とが可能な集積回路用電源切換回路を提供するこ
とを目的とする。
即ち、本発明は外部電源として第１電源電圧の
第１電池または第２電源電圧の第２電池が使用さ
れる集積回路に設けられる集積回路用電源切換回
路において、前記第１電池から第１電源供給端子
を経て第１電源電圧が供給されることによつてこ
れを昇圧して第２電源電圧を生成し、前記第２電
池から第２電源供給端子を経て第２電源電圧が供
給されることによつてこれを降圧して第１電源電
圧を生成する昇降圧回路と、前記２種の電池のど
ちらかを使用するかによつて異なる論理レベルの
信号が与えられる電源切換制御用端子と、集積回
路内の第１電源系の回路に電源電圧を供給するた
めの第１電源出力端子と、前記第１電源供給端子
と前記第１電源出力端子との間に並列に挿入され
た第１及び第２スイツチと、前記第２電源供給端
子の電圧から前記第１電源電圧と第２電源電圧と
の中間の電圧を生成して前記第１電源出力端子に
供給する中間電圧供給回路と、前記電源切換制御
用端子に前記第１電池使用に対応する論理レベル
の信号が与えられたときは前記第１スイツチがオ
ン状態になりかつ前記中間電圧供給回路が非動作
状態になるように前記第１スイツチ及び前記中間
電圧供給回路を制御し、上記論理レベルの信号が
与えられてから前記昇降圧回路の昇圧動作が安定
した後に前記第２スイツチがオン状態になるよう
に前記第２スイツチを制御し、前記電源切換制御
用端子に前記第２電池使用に対応する論理レベル
の信号が与えられたときもしくは集積回路内の重
負荷回路の動作時は前記中間電圧供給回路が動作
状態になるように前記中間電圧供給回路を制御
し、上記論理レベルの信号が与えられてから前記
昇降圧回路の降圧動作が安定した後もしくは重負
荷回路の動作終了後に前記第２スイツチがオン状
態になるように前記第２スイツチを制御する制御
回路とを具備したことを特徴とする。
第１電池または第２電源電圧の第２電池が使用さ
れる集積回路に設けられる集積回路用電源切換回
路において、前記第１電池から第１電源供給端子
を経て第１電源電圧が供給されることによつてこ
れを昇圧して第２電源電圧を生成し、前記第２電
池から第２電源供給端子を経て第２電源電圧が供
給されることによつてこれを降圧して第１電源電
圧を生成する昇降圧回路と、前記２種の電池のど
ちらかを使用するかによつて異なる論理レベルの
信号が与えられる電源切換制御用端子と、集積回
路内の第１電源系の回路に電源電圧を供給するた
めの第１電源出力端子と、前記第１電源供給端子
と前記第１電源出力端子との間に並列に挿入され
た第１及び第２スイツチと、前記第２電源供給端
子の電圧から前記第１電源電圧と第２電源電圧と
の中間の電圧を生成して前記第１電源出力端子に
供給する中間電圧供給回路と、前記電源切換制御
用端子に前記第１電池使用に対応する論理レベル
の信号が与えられたときは前記第１スイツチがオ
ン状態になりかつ前記中間電圧供給回路が非動作
状態になるように前記第１スイツチ及び前記中間
電圧供給回路を制御し、上記論理レベルの信号が
与えられてから前記昇降圧回路の昇圧動作が安定
した後に前記第２スイツチがオン状態になるよう
に前記第２スイツチを制御し、前記電源切換制御
用端子に前記第２電池使用に対応する論理レベル
の信号が与えられたときもしくは集積回路内の重
負荷回路の動作時は前記中間電圧供給回路が動作
状態になるように前記中間電圧供給回路を制御
し、上記論理レベルの信号が与えられてから前記
昇降圧回路の降圧動作が安定した後もしくは重負
荷回路の動作終了後に前記第２スイツチがオン状
態になるように前記第２スイツチを制御する制御
回路とを具備したことを特徴とする。
したがつて、上記電源切換回路は第１電池また
は第２電池のどちらを使用する場合にも共通の回
路構成で済むので、コストダウンが可能となり、
しかも電池接続時や重負荷時に第２電池の内部抵
抗による電圧降下が大きくても、中間電圧供給回
路から第１電源系回路に適正な電源電圧を供給す
ることができるので、その誤動作を最少限に抑え
ることが可能である。
は第２電池のどちらを使用する場合にも共通の回
路構成で済むので、コストダウンが可能となり、
しかも電池接続時や重負荷時に第２電池の内部抵
抗による電圧降下が大きくても、中間電圧供給回
路から第１電源系回路に適正な電源電圧を供給す
ることができるので、その誤動作を最少限に抑え
ることが可能である。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第３図はたとえば時計用LSI内に設けられた電
源切換回路を示しており、３１は外部電源として
たとえば酸化銀電池を使用するときに、その電池
電圧VSS1が供給される第１電源端子、３２はたと
えばリチウム電池の使用時にその電池電圧VSS2が
外部から供給される第２電池端子である。３３は
昇降圧回路であつて、上記第１電源端子３１から
VSS1ノードN1にVSS1電圧が供給されたときにはそ
れをたとえば２倍に昇圧して得た電圧2VSS1（ここ
で、VSS1＝−1.5V、VSS2＝−3.0Vであるとすれ
ば、2VSS1＝VSS2）をVSS2ノードN2に出力し、第
２電源端子３２からVSS2ノードにVSS2電圧が供給
されたときにはそれを1/2に降圧して得た電圧1/2
VSS2＝VSS1をVSS1ノードN1に出力するものであ
る。この動作は、図示しない発振回路からのたと
えば512Hzのクロツク入力に基いて行なわれる。
源切換回路を示しており、３１は外部電源として
たとえば酸化銀電池を使用するときに、その電池
電圧VSS1が供給される第１電源端子、３２はたと
えばリチウム電池の使用時にその電池電圧VSS2が
外部から供給される第２電池端子である。３３は
昇降圧回路であつて、上記第１電源端子３１から
VSS1ノードN1にVSS1電圧が供給されたときにはそ
れをたとえば２倍に昇圧して得た電圧2VSS1（ここ
で、VSS1＝−1.5V、VSS2＝−3.0Vであるとすれ
ば、2VSS1＝VSS2）をVSS2ノードN2に出力し、第
２電源端子３２からVSS2ノードにVSS2電圧が供給
されたときにはそれを1/2に降圧して得た電圧1/2
VSS2＝VSS1をVSS1ノードN1に出力するものであ
る。この動作は、図示しない発振回路からのたと
えば512Hzのクロツク入力に基いて行なわれる。
一方、３４はLSI内部のVSS1系回路（論理回路
とか発振回路などであり、ブザー駆動回路とか
Lamp（フイラメント）灯回路などはVSS2系回路
である）に電源電圧を供給するために第１電源出
力端子である。この第１電源出力端子３４と前記
昇降圧回路３３のVSS1ノードN1との間には、ス
イツチ回路３５、たとえば第１のMOSトランジ
スタ３６および第２のMOSトランジスタ３７が
並列に接続されている。また、VDD電源（接地電
位）と前記昇降圧回路３３のVSS2ノードN2との
間には、中間電圧供給回路３８、たとえば第３の
MOSトランジスタ３９および第４のMOSトラン
ジスタ４０の直列回路が設けられており、このト
ランジスタ３９および４０の接続点は前記第１電
源出力端子３４に接続されている。
とか発振回路などであり、ブザー駆動回路とか
Lamp（フイラメント）灯回路などはVSS2系回路
である）に電源電圧を供給するために第１電源出
力端子である。この第１電源出力端子３４と前記
昇降圧回路３３のVSS1ノードN1との間には、ス
イツチ回路３５、たとえば第１のMOSトランジ
スタ３６および第２のMOSトランジスタ３７が
並列に接続されている。また、VDD電源（接地電
位）と前記昇降圧回路３３のVSS2ノードN2との
間には、中間電圧供給回路３８、たとえば第３の
MOSトランジスタ３９および第４のMOSトラン
ジスタ４０の直列回路が設けられており、このト
ランジスタ３９および４０の接続点は前記第１電
源出力端子３４に接続されている。
一方、制御回路４１において、それぞれ１ビツ
トの第１のシフトレジスタ４２および第２のシフ
トレジスタ４３の各セツト入力端Ｓには重負荷信
号および使用電池をLSIに接続したときに発生す
るパワーオンクリア信号が印加され、それぞれの
強制リセツト端子（セツト入力よりもリセツト
入力を優先させるための端子）には後述する電源
切換制御用内部端子４４の電圧が印加され、それ
ぞれのクロツク端子CLには図示しない発振回路
からたとえば１Hzのクロツクが印加される。そし
て、上記第１のシフトレジスタ４２のデータ入力
端ＤにはVSS2電圧が与えられ、この第１のシフト
レジスタ４２のデータ出力端Ｑに第２のシフトレ
ジスタ４３のデータ入力端Ｄが接続されている。
さらに、上記第２のシフトレジスタ４３のデータ
出力端の出力は第１のインバータ４５に導か
れ、このインバータ４５の出力は前記直列接続さ
れたトランジスタ３９，４０の各ゲートに導かれ
ると共に第２のインバータ４６に導かれ、このイ
ンバータ４６の出力は前記並列接続されたトラン
ジスタ３６，３７のうちの一方３６のゲートに導
かれ、他方のトランジスタ３７のゲートには前記
切換制御用内部端子４４の電圧が導かれている。
トの第１のシフトレジスタ４２および第２のシフ
トレジスタ４３の各セツト入力端Ｓには重負荷信
号および使用電池をLSIに接続したときに発生す
るパワーオンクリア信号が印加され、それぞれの
強制リセツト端子（セツト入力よりもリセツト
入力を優先させるための端子）には後述する電源
切換制御用内部端子４４の電圧が印加され、それ
ぞれのクロツク端子CLには図示しない発振回路
からたとえば１Hzのクロツクが印加される。そし
て、上記第１のシフトレジスタ４２のデータ入力
端ＤにはVSS2電圧が与えられ、この第１のシフト
レジスタ４２のデータ出力端Ｑに第２のシフトレ
ジスタ４３のデータ入力端Ｄが接続されている。
さらに、上記第２のシフトレジスタ４３のデータ
出力端の出力は第１のインバータ４５に導か
れ、このインバータ４５の出力は前記直列接続さ
れたトランジスタ３９，４０の各ゲートに導かれ
ると共に第２のインバータ４６に導かれ、このイ
ンバータ４６の出力は前記並列接続されたトラン
ジスタ３６，３７のうちの一方３６のゲートに導
かれ、他方のトランジスタ３７のゲートには前記
切換制御用内部端子４４の電圧が導かれている。
そして、電源切換制御用内部端子４４には、使
用電源が酸化銀電池の場合にたとえばVDD電圧、
リチウム電池の場合にVSS2電圧が印加されるよう
になつており、たとえばLSI生産段階あるいは
LSIを時計に組み込む段階でワイヤーボンデイン
グにより上記端子４４とVDD端子あるいはVSS2端
子との間を配線接続するものである。
用電源が酸化銀電池の場合にたとえばVDD電圧、
リチウム電池の場合にVSS2電圧が印加されるよう
になつており、たとえばLSI生産段階あるいは
LSIを時計に組み込む段階でワイヤーボンデイン
グにより上記端子４４とVDD端子あるいはVSS2端
子との間を配線接続するものである。
なお、シフトレジスタ４２，４３およびインバ
ータ４５，４６の動作電源はVSS2電圧である。
ータ４５，４６の動作電源はVSS2電圧である。
次に、第３図の動作を説明する。いま、酸化銀
電池を外部電源として利用するLSIにおいては、
内部端子４４はVDD電圧（“１”論理レベル）で
あるのでシフトレジスタ４２，４３はリセツト状
態になる。このため、第２のシフトレジスタ４３
のデータ出力端は“１”レベル（VDD）とな
り、第１のインバータ４５の出力は“０”レベル
（VSS2電圧）となつてトランジスタ３９，４０は
共にオフ状態となり、第２のインバータ４６の出
力は“１”レベルとなつて第１のトランジスタ３
６はオン状態になる。また、第２のトランジスタ
３７も前記内部端子４４の“１”レベルでゲート
に導かれるのでオン状態になる。したがつて、昇
降圧回路３３のVSS1ノードN1のVSS1電圧は上記オ
ン状態のトランジスタ３６，３７を経て第１電源
出力端子３４からLSI内部回路に供給される。こ
こで、上記第２のトランジスタ３７の存在理由を
述べておく。つまり、第１のトランジスタ３６の
ゲートにはVSS2系の第２のインバータ４６の出力
が印加されるものであり、電源をLSIに接続して
から昇降圧回路３３の昇圧動作によつてVSS2電圧
が発生するまでには昇圧特性上たとえば250ｍｓ
程度かかり、前記第２のインバータ４６の出力が
“１”レベルに立ち上がるのが遅れ、この間に第
１のトランジスタ３６が完全にオンできない。そ
こで、内部端子４４の“１”レベルにより第２の
トランジスタ３７をオン状態にして第１電源出力
端子３４に早く安定なVSS1電圧を導出させるよう
にしている。
電池を外部電源として利用するLSIにおいては、
内部端子４４はVDD電圧（“１”論理レベル）で
あるのでシフトレジスタ４２，４３はリセツト状
態になる。このため、第２のシフトレジスタ４３
のデータ出力端は“１”レベル（VDD）とな
り、第１のインバータ４５の出力は“０”レベル
（VSS2電圧）となつてトランジスタ３９，４０は
共にオフ状態となり、第２のインバータ４６の出
力は“１”レベルとなつて第１のトランジスタ３
６はオン状態になる。また、第２のトランジスタ
３７も前記内部端子４４の“１”レベルでゲート
に導かれるのでオン状態になる。したがつて、昇
降圧回路３３のVSS1ノードN1のVSS1電圧は上記オ
ン状態のトランジスタ３６，３７を経て第１電源
出力端子３４からLSI内部回路に供給される。こ
こで、上記第２のトランジスタ３７の存在理由を
述べておく。つまり、第１のトランジスタ３６の
ゲートにはVSS2系の第２のインバータ４６の出力
が印加されるものであり、電源をLSIに接続して
から昇降圧回路３３の昇圧動作によつてVSS2電圧
が発生するまでには昇圧特性上たとえば250ｍｓ
程度かかり、前記第２のインバータ４６の出力が
“１”レベルに立ち上がるのが遅れ、この間に第
１のトランジスタ３６が完全にオンできない。そ
こで、内部端子４４の“１”レベルにより第２の
トランジスタ３７をオン状態にして第１電源出力
端子３４に早く安定なVSS1電圧を導出させるよう
にしている。
これに対して、リチウム電池を外部電源として
使用するLSIにおいては、電池をLSIに接続する
ことによつて内部端子４４はVSS2電圧（“０”レ
ベル）になるので、シフトレジスタ４２，４３は
リセツトされない。そして、上記電池の接続時に
パワーオンクリア信号が発生してシフトレジスタ
４２，４３は共にセツトされ、第２のシフトレジ
スタ４３の出力は“０”レベルになる。これに
よつて、第１のインバータ４５の出力は“１”レ
ベルとなつて第３および第４のトランジスタ３
９，４０は共にオンになり、第２のインバータ４
６の出力は“０”レベルとなつて第１のトランジ
スタ３６はオフ状態となり、第２のトランジスタ
３７も内部端子４４の“０”レベルがゲートに導
かれるのでオフ状態になる。この場合、それぞれ
オン状態の第３のトランジスタ３９と第４のトラ
ンジスタ４０との接続点の電圧がVSS2とVSS1との
中間の値、たとえば2/3VSS2となるように上記両
トランジスタ３９，４０のデメンシヨン比を設定
しておくものとする。したがつて、電池接続直後
には2/3VSS2電圧が第１電源出力端子３４から
VSS1系回路に供給され、VSS1系回路の動作が早く
立ち上がる。そして、発振回路からの１回目の１
Hzクロツクによつて第１のシフトレジスタ４２は
VSS2（“０”レベル）入力を取り込んでそのＱ出力
に“０”レベルが現われ、２回目の１Hzクロツク
によつて第２のシフトレジスタ４３は第１のシフ
トレジスタ４２のＱ出力（“０”レベル）を取り
込んでその出力は“１”レベルになる。これに
よつて、第１のインバータ４５の出力は“０”レ
ベルとなつてトランジスタ３９，４０は共にオフ
状態に反転し、第２のインバータ４６の出力は
“１”レベルとなつて第１のトランジスタ３６は
オン状態になる。即ち、電池接続時から約２秒後
にそれまでの状態が解除され、この間に昇降圧回
路３３で降圧されて得られたVSS1電圧が上記オン
状態になつた第１のトランジスタ３６を経て第１
電源出力端子３４からVSS1系回路へ定常電源とし
て供給されるようになる。この後、重負荷信号が
発生したときにも上記した電池接続時と同様な動
作によつて、第１電源出力端子３４に2/3VSS2電
圧が現われ、重負荷信号が発生しなくなつてから
約２秒後に第１電源出力端子３４にVSS1電圧が現
われるようになる。
使用するLSIにおいては、電池をLSIに接続する
ことによつて内部端子４４はVSS2電圧（“０”レ
ベル）になるので、シフトレジスタ４２，４３は
リセツトされない。そして、上記電池の接続時に
パワーオンクリア信号が発生してシフトレジスタ
４２，４３は共にセツトされ、第２のシフトレジ
スタ４３の出力は“０”レベルになる。これに
よつて、第１のインバータ４５の出力は“１”レ
ベルとなつて第３および第４のトランジスタ３
９，４０は共にオンになり、第２のインバータ４
６の出力は“０”レベルとなつて第１のトランジ
スタ３６はオフ状態となり、第２のトランジスタ
３７も内部端子４４の“０”レベルがゲートに導
かれるのでオフ状態になる。この場合、それぞれ
オン状態の第３のトランジスタ３９と第４のトラ
ンジスタ４０との接続点の電圧がVSS2とVSS1との
中間の値、たとえば2/3VSS2となるように上記両
トランジスタ３９，４０のデメンシヨン比を設定
しておくものとする。したがつて、電池接続直後
には2/3VSS2電圧が第１電源出力端子３４から
VSS1系回路に供給され、VSS1系回路の動作が早く
立ち上がる。そして、発振回路からの１回目の１
Hzクロツクによつて第１のシフトレジスタ４２は
VSS2（“０”レベル）入力を取り込んでそのＱ出力
に“０”レベルが現われ、２回目の１Hzクロツク
によつて第２のシフトレジスタ４３は第１のシフ
トレジスタ４２のＱ出力（“０”レベル）を取り
込んでその出力は“１”レベルになる。これに
よつて、第１のインバータ４５の出力は“０”レ
ベルとなつてトランジスタ３９，４０は共にオフ
状態に反転し、第２のインバータ４６の出力は
“１”レベルとなつて第１のトランジスタ３６は
オン状態になる。即ち、電池接続時から約２秒後
にそれまでの状態が解除され、この間に昇降圧回
路３３で降圧されて得られたVSS1電圧が上記オン
状態になつた第１のトランジスタ３６を経て第１
電源出力端子３４からVSS1系回路へ定常電源とし
て供給されるようになる。この後、重負荷信号が
発生したときにも上記した電池接続時と同様な動
作によつて、第１電源出力端子３４に2/3VSS2電
圧が現われ、重負荷信号が発生しなくなつてから
約２秒後に第１電源出力端子３４にVSS1電圧が現
われるようになる。
なお、重負荷時に電源電圧VSS2が電池内部抵抗
のために低下し、これに伴つてVSS1電圧が低下し
たとしても、VSS1系回路はVSS1電圧の代わりに2/
３VSS2電圧が供給されるので十分に動作可能であ
つて、しかもこのときの2/3VSS2電圧はVSS1系回
路の電源としてVSS2電圧ほどは高くなく、VSS1系
回路にダイナミツク系回路が含まれていても正常
な動作を期待できる。上記2/3VSS2電圧は、前記
第３のトランジスタ３９と第４のトランジスタ４
０とのデメンジヨン比を変えることによつて、具
体的には第３のトランジスタ３９のデメンジヨン
を所定値として第４のトランジスタ４０のデメン
ジヨンを変えることによつてVSS1（＝1/2VSS2）と
VSS2との間で一層適正な値に変更することが可能
である。
のために低下し、これに伴つてVSS1電圧が低下し
たとしても、VSS1系回路はVSS1電圧の代わりに2/
３VSS2電圧が供給されるので十分に動作可能であ
つて、しかもこのときの2/3VSS2電圧はVSS1系回
路の電源としてVSS2電圧ほどは高くなく、VSS1系
回路にダイナミツク系回路が含まれていても正常
な動作を期待できる。上記2/3VSS2電圧は、前記
第３のトランジスタ３９と第４のトランジスタ４
０とのデメンジヨン比を変えることによつて、具
体的には第３のトランジスタ３９のデメンジヨン
を所定値として第４のトランジスタ４０のデメン
ジヨンを変えることによつてVSS1（＝1/2VSS2）と
VSS2との間で一層適正な値に変更することが可能
である。
上述したように本発明の集積回路用電源切換回
路によれば、外部電源として電圧レベルが異なる
２種の電池のどちらが使用されても、共通の回路
構成で済むのでコストダウンが可能であり、しか
も電池電圧の低下による集積回路の誤動作を最少
限におさえることが可能になる。
路によれば、外部電源として電圧レベルが異なる
２種の電池のどちらが使用されても、共通の回路
構成で済むのでコストダウンが可能であり、しか
も電池電圧の低下による集積回路の誤動作を最少
限におさえることが可能になる。
第１図および第２図はそれぞれ従来の集積回路
用電源回路を示す構成説明図、第３図は本発明に
係る集積回路用電源切換回路の一実施例を示す構
成説明図である。 ３１，３２……電源供給端子、３３……昇降圧
回路、３４……第１電源出力端子、３５……スイ
ツチ回路、３８……中間電圧供給回路、４１……
制御回路、４４……電源切換制御用内部端子、
VSS1……第１電源電圧、VSS2……第２電源電圧。
用電源回路を示す構成説明図、第３図は本発明に
係る集積回路用電源切換回路の一実施例を示す構
成説明図である。 ３１，３２……電源供給端子、３３……昇降圧
回路、３４……第１電源出力端子、３５……スイ
ツチ回路、３８……中間電圧供給回路、４１……
制御回路、４４……電源切換制御用内部端子、
VSS1……第１電源電圧、VSS2……第２電源電圧。
Claims (1)
- 【特許請求の範囲】 １ 外部電源として第１電源電圧の第１電池また
は第２電源電圧の第２電池が使用され、第１電源
電圧系及び第２電源電圧系の回路を有する集積回
路に設けられる集積回路用電源切換回路におい
て、 前記第１電池から第１電源供給端子を経て第１
電源電圧が供給されることによつてこれを昇圧し
て第２電源電圧を生成し、前記第２電池から第２
電源供給端子を経て第２電源電圧が供給されるこ
とによつてこれを降圧して第１電源電圧を生成す
る昇降圧回路と、 前記２種の電池のどちらを使用するかによつて
異なる論理レベルの信号が与えられる電源切換制
御用端子と、 集積回路内の第１電源電圧系の回路に電源電圧
を出力するための第１電源出力端子と、 前記第１電源供給端子と前記第１電源出力端子
との間に並列に挿入された第１及び第２スイツチ
と、 前記第２電源供給端子の電圧から前記第１電源
電圧と第２電源電圧との中間の電圧を生成して前
記第１電源出力端子に供給する中間電圧供給回路
と、 前記電源切換制御用端子に前記第１電池の使用
を指令する論理レベルの信号が与えられたときは
前記第１スイツチがオン状態になりかつ前記中間
電圧供給回路が非動作状態になるように前記第１
スイツチ及び前記中間電圧供給回路を制御し、上
記論理レベルの信号が与えられてから前記昇降圧
回路の昇圧動作が安定した後に前記第２スイツチ
がオン状態になるように前記第２スイツチを制御
し、前記電源切換制御用端子に前記第２電池の使
用を指令する論理レベルの信号が与えられたとき
もしくは集積回路内の重負荷回路の動作時は前記
中間電圧供給回路が動作状態になるように前記中
間電圧供給回路を制御し、上記論理レベルの信号
が与えられてから前記昇降圧回路の降圧動作が安
定した後もしくは重負荷回路の動作終了後に前記
第２スイツチがオン状態になるように前記第２ス
イツチを制御し、上記第２電源電圧で動作する制
御回路と を具備したことを特徴とする集積回路用電源切換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21960382A JPS59110373A (ja) | 1982-12-15 | 1982-12-15 | 集積回路用電源切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21960382A JPS59110373A (ja) | 1982-12-15 | 1982-12-15 | 集積回路用電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59110373A JPS59110373A (ja) | 1984-06-26 |
| JPH0434168B2 true JPH0434168B2 (ja) | 1992-06-05 |
Family
ID=16738114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21960382A Granted JPS59110373A (ja) | 1982-12-15 | 1982-12-15 | 集積回路用電源切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110373A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700560A (en) * | 1992-07-29 | 1997-12-23 | Sumitomo Chemical Company, Limited | Gas barrier resin composition and its film and process for producing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196829A (en) * | 1981-05-28 | 1982-12-02 | Nippon Electric Ic Microcomput | Power source circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140413U (ja) * | 1975-05-06 | 1976-11-12 | ||
| JPS51144715U (ja) * | 1975-05-16 | 1976-11-20 | ||
| JPS6029356Y2 (ja) * | 1977-04-19 | 1985-09-04 | 株式会社明電舎 | オ−プンル−プ方式電流形インバ−タ |
-
1982
- 1982-12-15 JP JP21960382A patent/JPS59110373A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196829A (en) * | 1981-05-28 | 1982-12-02 | Nippon Electric Ic Microcomput | Power source circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59110373A (ja) | 1984-06-26 |
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