JPH04340144A - バスロック制御装置 - Google Patents
バスロック制御装置Info
- Publication number
- JPH04340144A JPH04340144A JP3112085A JP11208591A JPH04340144A JP H04340144 A JPH04340144 A JP H04340144A JP 3112085 A JP3112085 A JP 3112085A JP 11208591 A JP11208591 A JP 11208591A JP H04340144 A JPH04340144 A JP H04340144A
- Authority
- JP
- Japan
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- tlb
- address
- shared
- shared bit
- bus lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007246 mechanism Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100353161 Drosophila melanogaster prel gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、複数のプロセッサがペ
ージング方式の仮想記憶管理を行っている情報処理装置
における共有データ操作を行うバスロック制御装置に関
する。
ージング方式の仮想記憶管理を行っている情報処理装置
における共有データ操作を行うバスロック制御装置に関
する。
【0002】
【従来の技術】従来のプロセッサでは、複数のプロセッ
サ間で共有されたデータの更新時に、排他的な操作を保
障するため、命令にバスロック・プリフィックスを付加
したり、特別な命令を用いてバスロック端子を操作して
いた。例えば、文献「iAPX86ファミリ・ユーザー
ズマニュアル」(1981年8月,文献番号インテル2
05885J)の25頁参照、また文献「860スーパ
コンピューテング・マイクロプロセッサ・プログラミン
グ・レファレンス・マニュアル(860Superco
mputing Microprosessor
Programmer′s Reference
Manual)」(1989年1月,文献番号Prel
iminary Draft3.5)参照。
サ間で共有されたデータの更新時に、排他的な操作を保
障するため、命令にバスロック・プリフィックスを付加
したり、特別な命令を用いてバスロック端子を操作して
いた。例えば、文献「iAPX86ファミリ・ユーザー
ズマニュアル」(1981年8月,文献番号インテル2
05885J)の25頁参照、また文献「860スーパ
コンピューテング・マイクロプロセッサ・プログラミン
グ・レファレンス・マニュアル(860Superco
mputing Microprosessor
Programmer′s Reference
Manual)」(1989年1月,文献番号Prel
iminary Draft3.5)参照。
【0003】これら従来のプロセッサでは、マルチプロ
セッサシステムにおける共有アドレス空間内の共有デー
タの更新時に特別な命令または命令プリフィックスを必
要とする。この命令プリフィックスにより排他的な操作
を実現する場合には、通常のデータ操作命令に対してバ
スロック付データアクセスを指定する命令プリフィック
スを付加する。プロセッサは、バスロックのプィフィッ
クスが付加された命令のデータアクセスバスサイクル起
動時にバスロック端子よりバスロック信号を出力する。 このデータアクセスが終了する、すなわちデータの更新
が終了すると、バスロック信号を止めている。
セッサシステムにおける共有アドレス空間内の共有デー
タの更新時に特別な命令または命令プリフィックスを必
要とする。この命令プリフィックスにより排他的な操作
を実現する場合には、通常のデータ操作命令に対してバ
スロック付データアクセスを指定する命令プリフィック
スを付加する。プロセッサは、バスロックのプィフィッ
クスが付加された命令のデータアクセスバスサイクル起
動時にバスロック端子よりバスロック信号を出力する。 このデータアクセスが終了する、すなわちデータの更新
が終了すると、バスロック信号を止めている。
【0004】このバスロック信号を制御する命令が用い
られる場合は、特定の2つの命令に、それぞれバスロッ
ク信号の出力と停止の機能を持たせている。このバスロ
ック信号制御命令の間に通常のデータ操作命令を挟み込
むことにより、データアクセスバスサイクル全体にバス
ロック信号を付加して排他的なデータ操作を行う。
られる場合は、特定の2つの命令に、それぞれバスロッ
ク信号の出力と停止の機能を持たせている。このバスロ
ック信号制御命令の間に通常のデータ操作命令を挟み込
むことにより、データアクセスバスサイクル全体にバス
ロック信号を付加して排他的なデータ操作を行う。
【0005】
【発明が解決しようとする課題】上述した従来のプロセ
ッサでは、共有データの更新時に特別のプリフィックス
や命令を使用するため、命令コード・サイズが大きくな
るという欠点がある。
ッサでは、共有データの更新時に特別のプリフィックス
や命令を使用するため、命令コード・サイズが大きくな
るという欠点がある。
【0006】本発明の目的は、ページテーブルエントリ
内に共有ビットを設け、TLBのエントリ内にもTLB
共有ビットを設けることにより、一般の命令のオペラン
ドアドレスのアドレス変換時に共有空間アクセスである
ことを検出してバスロック信号を制御し、命令コードサ
イズの増加を抑えたバスロック制御装置を提供すること
にある。
内に共有ビットを設け、TLBのエントリ内にもTLB
共有ビットを設けることにより、一般の命令のオペラン
ドアドレスのアドレス変換時に共有空間アクセスである
ことを検出してバスロック信号を制御し、命令コードサ
イズの増加を抑えたバスロック制御装置を提供すること
にある。
【0007】
【課題を解決するための手段】本発明の構成は、ページ
ングによる仮想記憶方式を採用し主記憶装置上のアドレ
ス変換テーブルにより仮想アドレスから実アドレスへの
アドレス変換を行い、かつこのアドレス変換にアドレス
変換索引機構(TLB)を介在させたアドレス変換装置
を持つ複数のプロセッサを有するシステムのバスロック
制御装置において、ページングテーブルエントリ(PT
E)内に複数のプロセッサにページが共有されているこ
とを示す共有ビットを設け、前記TLBのエントリ入替
時に前記PTE内の共有ビットの値が設定されるTLB
共有ビットを前記TLB内のデータ部に設け、メモリ上
のオペランドの演算命令をオペランド・アドレス変換す
る時に、前記TLB内有ビットを検出手段により検出し
てバスロック信号を制御手段により制御することにより
、共有アドレス空間に対する演算を行う時に自動的にバ
スロック信号を付加するようにしたことを特徴とする。
ングによる仮想記憶方式を採用し主記憶装置上のアドレ
ス変換テーブルにより仮想アドレスから実アドレスへの
アドレス変換を行い、かつこのアドレス変換にアドレス
変換索引機構(TLB)を介在させたアドレス変換装置
を持つ複数のプロセッサを有するシステムのバスロック
制御装置において、ページングテーブルエントリ(PT
E)内に複数のプロセッサにページが共有されているこ
とを示す共有ビットを設け、前記TLBのエントリ入替
時に前記PTE内の共有ビットの値が設定されるTLB
共有ビットを前記TLB内のデータ部に設け、メモリ上
のオペランドの演算命令をオペランド・アドレス変換す
る時に、前記TLB内有ビットを検出手段により検出し
てバスロック信号を制御手段により制御することにより
、共有アドレス空間に対する演算を行う時に自動的にバ
スロック信号を付加するようにしたことを特徴とする。
【0008】
【実施例】図1は本発明の一実施例のプロセッサにおけ
るTLBとバス制御部とを示すブロック図である。
るTLBとバス制御部とを示すブロック図である。
【0009】図2は図1の実施例を用いたプロセッサ2
個を使用した情報処理装置のブロック図である。図2に
おいて、プロセッサ(#1)1とプロセッサ(#2)と
がシステムバス3を介して主記憶装置4と接続されマル
チプロセッサシステムを構成している。各プロセッサ1
,2は仮想記憶方式によりメモリ管理を行っており、プ
ロセッサ間の共有データを主記憶装置4上で共有してい
る。
個を使用した情報処理装置のブロック図である。図2に
おいて、プロセッサ(#1)1とプロセッサ(#2)と
がシステムバス3を介して主記憶装置4と接続されマル
チプロセッサシステムを構成している。各プロセッサ1
,2は仮想記憶方式によりメモリ管理を行っており、プ
ロセッサ間の共有データを主記憶装置4上で共有してい
る。
【0010】図3はプロセッサ1とプロセッサ2での仮
想アドレスの変換方式を説明する模式的ブロック図であ
る。図のように、32ビット長の仮想アドレス31は、
上位ビット側から2ビットのセクションID32、10
ビットのエリアID33、8ビットページID34、1
2ビットのページ内オフセット35に分けられる。
想アドレスの変換方式を説明する模式的ブロック図であ
る。図のように、32ビット長の仮想アドレス31は、
上位ビット側から2ビットのセクションID32、10
ビットのエリアID33、8ビットページID34、1
2ビットのページ内オフセット35に分けられる。
【0011】仮想アドレス31から実アドレス12への
変換は、まず始めにセクションID32によりプロセッ
サ内のエリア・テーブル・レジスタ36から対応するレ
ジスタが選択される。次に、エリアテーブルレジスタ3
6内のエリアテーブルベースアドレス37で指定される
エリアテーブル38の中から、エリアID33で指定さ
れるエリア・テーブル・エントリ(ATE)39が選択
される。次に、ATE39内のページテーブルベースア
ドレス40で指定されるページテーブル41の中からペ
ージID34で指定されるページテーブルエントリ(P
TE)42が選択される。最後に、PTE内の実ページ
番号43で指定されたページ44の中からページ内オフ
セット35の分を加えたものが変換された実アドレスと
なる。
変換は、まず始めにセクションID32によりプロセッ
サ内のエリア・テーブル・レジスタ36から対応するレ
ジスタが選択される。次に、エリアテーブルレジスタ3
6内のエリアテーブルベースアドレス37で指定される
エリアテーブル38の中から、エリアID33で指定さ
れるエリア・テーブル・エントリ(ATE)39が選択
される。次に、ATE39内のページテーブルベースア
ドレス40で指定されるページテーブル41の中からペ
ージID34で指定されるページテーブルエントリ(P
TE)42が選択される。最後に、PTE内の実ページ
番号43で指定されたページ44の中からページ内オフ
セット35の分を加えたものが変換された実アドレスと
なる。
【0012】図2の各プロセッサ1,2はTLB10を
持っており、図3において、一度仮想アドレス31から
実アドレス12への変換が行われると、その変換結果は
TLB10に蓄えられる。すなわち、仮想アドレス31
の上位20ビット48がTLBエントリの連想部46に
、変換結果の実ページ番号43と保護情報などの仮想記
憶管理情報がデータ部47に設定されTLBエントリが
有効となる。
持っており、図3において、一度仮想アドレス31から
実アドレス12への変換が行われると、その変換結果は
TLB10に蓄えられる。すなわち、仮想アドレス31
の上位20ビット48がTLBエントリの連想部46に
、変換結果の実ページ番号43と保護情報などの仮想記
憶管理情報がデータ部47に設定されTLBエントリが
有効となる。
【0013】再び、同一仮想アドレス31の変換が行わ
れると仮想アドレス31の上位20ビット48がTLB
10内の各有効エントリの連想部46と比較される。こ
の比較の結果が一致すると、データ部47から実ページ
番号43を読み出されてページ内オフセット35と合せ
て直ちに実アドレス12を得る。
れると仮想アドレス31の上位20ビット48がTLB
10内の各有効エントリの連想部46と比較される。こ
の比較の結果が一致すると、データ部47から実ページ
番号43を読み出されてページ内オフセット35と合せ
て直ちに実アドレス12を得る。
【0014】図4はページテーブルエントリ(PTE)
42の内容を示したデータ配置図である。このPTE4
2は、実ページ番号43,共有ビット51,モディファ
イビット52,有効ビット53と、その他の仮想記憶管
理情報とから成り立っている。有効ビット(V)53は
、PTE42が有効か否かを示し、モデファイビット(
M)52はこのPTE42で指定されるページに対して
書込みが行われたか否かを示し、オペレーティングシス
テムが仮想記憶管理を行うために使用される。共有ビッ
ト(S)51は、このPTE42で指定されるページが
他のプロセッサと共有されているか否かを示す。
42の内容を示したデータ配置図である。このPTE4
2は、実ページ番号43,共有ビット51,モディファ
イビット52,有効ビット53と、その他の仮想記憶管
理情報とから成り立っている。有効ビット(V)53は
、PTE42が有効か否かを示し、モデファイビット(
M)52はこのPTE42で指定されるページに対して
書込みが行われたか否かを示し、オペレーティングシス
テムが仮想記憶管理を行うために使用される。共有ビッ
ト(S)51は、このPTE42で指定されるページが
他のプロセッサと共有されているか否かを示す。
【0015】図5はTLB10の内容を示す模式図であ
る。TLB10の内のエントリは連想部46とデータ部
47とから構成される。連想部46は仮想アドレス31
の上位20ビット48とTLBエントリの有効ビット5
1とからなり、データ部47は実ページ番号43とTL
B内共有ビット52とモディファイビット53の他仮想
記憶管理情報から構成される。
る。TLB10の内のエントリは連想部46とデータ部
47とから構成される。連想部46は仮想アドレス31
の上位20ビット48とTLBエントリの有効ビット5
1とからなり、データ部47は実ページ番号43とTL
B内共有ビット52とモディファイビット53の他仮想
記憶管理情報から構成される。
【0016】図1において、本実施例の共有アドレス空
間に対する演算時のバスロック制御について説明する。 仮想アドレス31とアクセスの種類を表すアクセスタグ
信号11は、TLB10によって前述のとおりアドレス
変換され、実アドレス12とアクセスタグ信号11とT
LB内共有ビット信号13とが出力される。
間に対する演算時のバスロック制御について説明する。 仮想アドレス31とアクセスの種類を表すアクセスタグ
信号11は、TLB10によって前述のとおりアドレス
変換され、実アドレス12とアクセスタグ信号11とT
LB内共有ビット信号13とが出力される。
【0017】これらTLB10からの出力は、バスコン
トロールユニット(BCU)14に入力される。BCU
14は、TLB10からの信号を基に実際のバスサイク
ルの起動を行う。BCU14はアドレスバス15,デー
タバス16,リードライト信号(R/W)17,バスサ
イクルスタート信号(BCYSTの反転信号)18,バ
スロック信号(BLOCK)20を制御し、レディ信号
(READY)19に応じてバスサイクルを終了させる
。BCU14の内部には、バスロック信号20を制御す
るバスロック信号制御ブロック(BLOCKCONT)
21を有する。
トロールユニット(BCU)14に入力される。BCU
14は、TLB10からの信号を基に実際のバスサイク
ルの起動を行う。BCU14はアドレスバス15,デー
タバス16,リードライト信号(R/W)17,バスサ
イクルスタート信号(BCYSTの反転信号)18,バ
スロック信号(BLOCK)20を制御し、レディ信号
(READY)19に応じてバスサイクルを終了させる
。BCU14の内部には、バスロック信号20を制御す
るバスロック信号制御ブロック(BLOCKCONT)
21を有する。
【0018】仮想アドレス31に対応するエントリがT
LB10になかった場合には、図3で示したようにアド
レス変換が行われ、読込んだPTE42がTLB10へ
送られて実アドレス12が得られると共に、TLB10
内に新たなエントリが作成され、すなわちアドレス変換
時には必ずTLB10が使用されることになる。アドレ
ス変換時に読出されたTLB内共有ビット信号13は、
BLOCKCONT21に入力される。アクセスの種類
を表すアクセスダク信号11が、リードモディファイラ
イトのオペランドアクセスを示しており、かつTLB内
共有ビット信号13が共有空間であることを示していた
場合には、BLOCKCONT21によりBLOCK2
0がリードモディファイライトのリードとライトのバス
サイクルにわたってアクティブとなる。
LB10になかった場合には、図3で示したようにアド
レス変換が行われ、読込んだPTE42がTLB10へ
送られて実アドレス12が得られると共に、TLB10
内に新たなエントリが作成され、すなわちアドレス変換
時には必ずTLB10が使用されることになる。アドレ
ス変換時に読出されたTLB内共有ビット信号13は、
BLOCKCONT21に入力される。アクセスの種類
を表すアクセスダク信号11が、リードモディファイラ
イトのオペランドアクセスを示しており、かつTLB内
共有ビット信号13が共有空間であることを示していた
場合には、BLOCKCONT21によりBLOCK2
0がリードモディファイライトのリードとライトのバス
サイクルにわたってアクティブとなる。
【0019】図6(a)はTLB内共有ビット信号13
が共有空間を示さなかった場合のリードモディファイラ
イトバスサイクルのタイミング図、図6(b)は共有空
間を示した場合のリードモディファイライトのバスサイ
クルのタイミング図を示す。このようにして通常のメモ
リに対するリードモディファイライト操作を共有アドレ
ス空間に対してはバスロック付で行うことができる。
が共有空間を示さなかった場合のリードモディファイラ
イトバスサイクルのタイミング図、図6(b)は共有空
間を示した場合のリードモディファイライトのバスサイ
クルのタイミング図を示す。このようにして通常のメモ
リに対するリードモディファイライト操作を共有アドレ
ス空間に対してはバスロック付で行うことができる。
【0020】本発明の第2の実施例として、図1のBL
OCKCONT21によりアクセス例外信号22(点線
)を生成する場合を説明する。図1において、アクセス
の種類を表すアクセスタグ信号11が、ストリングリー
ドやストリングライトのような複数バスサイクルにわた
るオペランドアクセスを示し、かつTLB内共有ビット
信号13が共有空間であることを示していた場合には、
BLOCKCONT21はアクセス例外信号22を生成
するようにする。この場合は、アクセス例外信号22に
よって例外を発生させることにより、共有メモリ空間に
対して長期間BLOCK20付きアクセスを行うことを
未然に防ぐことができる。
OCKCONT21によりアクセス例外信号22(点線
)を生成する場合を説明する。図1において、アクセス
の種類を表すアクセスタグ信号11が、ストリングリー
ドやストリングライトのような複数バスサイクルにわた
るオペランドアクセスを示し、かつTLB内共有ビット
信号13が共有空間であることを示していた場合には、
BLOCKCONT21はアクセス例外信号22を生成
するようにする。この場合は、アクセス例外信号22に
よって例外を発生させることにより、共有メモリ空間に
対して長期間BLOCK20付きアクセスを行うことを
未然に防ぐことができる。
【0021】
【発明の効果】以上説明したように本発明は、マルチプ
ロセッサシステムにおいてページテーブルエントリとT
LBエントリ内にそれぞれ共有ビットを設けることによ
り、共有空間上のデータ更新時のバスロック信号の制御
を自動的に行うことができ、そのため特別な命令プリフ
ィックスや命令を使用せずに、通常の命令を用いてプロ
グラムが作成でき、命令コードサイズの増加を抑えるこ
とができるという効果がある。
ロセッサシステムにおいてページテーブルエントリとT
LBエントリ内にそれぞれ共有ビットを設けることによ
り、共有空間上のデータ更新時のバスロック信号の制御
を自動的に行うことができ、そのため特別な命令プリフ
ィックスや命令を使用せずに、通常の命令を用いてプロ
グラムが作成でき、命令コードサイズの増加を抑えるこ
とができるという効果がある。
【図1】本発明の一実施例を用いたプロセッサ内のTL
BとBCUのブロック図
BとBCUのブロック図
【図2】本実施例のプロセッサを用いたマルチプロセッ
サシステムのブロック図
サシステムのブロック図
【図3】本実施例のプロセッサのアドレス変換を示す模
式的ブロック図
式的ブロック図
【図4】図3のページテーブルエントリの構成を示す配
置図
置図
【図5】TLBの構成を示す配置図
【図6】本実施例による共有データ更新を示すタイミン
グチャート
グチャート
1,2 プロセッサ
3 システムバス
4 主記憶装置
10 アドレス変換索引機構(TLB)11
アクセスタグ信号 12 実アドレス 13 TLB内共有ビット信号 14 バスコントロールユニット15 ア
ドレスバス 16 データバス 17 リードライト信号 18 バスサイクルスタート信号19 レ
ディ信号 20 バスロック信号 21 バスロック信号制御ブロック22
アクセス例外信号 31 仮想アドレス 32 セクションID 33 エリアID 34 ページID 35 ページ内オフセット 36 エリアテーブル・レジスタ38 エ
リアテーブル 39 エリアテーブルエントリ(ATE)41
ページ・テーブル 42 PTE 43 実ページ番号 44 ページ 46 連想部 47 データ部 48 上位20ビット 51 共有ビット(S) 52 モディファイビット(M)53 有
効ビット(V)
アクセスタグ信号 12 実アドレス 13 TLB内共有ビット信号 14 バスコントロールユニット15 ア
ドレスバス 16 データバス 17 リードライト信号 18 バスサイクルスタート信号19 レ
ディ信号 20 バスロック信号 21 バスロック信号制御ブロック22
アクセス例外信号 31 仮想アドレス 32 セクションID 33 エリアID 34 ページID 35 ページ内オフセット 36 エリアテーブル・レジスタ38 エ
リアテーブル 39 エリアテーブルエントリ(ATE)41
ページ・テーブル 42 PTE 43 実ページ番号 44 ページ 46 連想部 47 データ部 48 上位20ビット 51 共有ビット(S) 52 モディファイビット(M)53 有
効ビット(V)
Claims (1)
- 【請求項1】 ページングによる仮想記憶方式を採用
し主記憶装置上のアドレス変換テーブルにより仮想アド
レスから実アドレスへのアドレス変換を行い、かつこの
アドレス変換にアドレス変換索引機構(TLB)を介在
させたアドレス変換装置を持つ複数のプロセッサを有す
るシステムのバスロック制御装置において、ページング
テーブルエントリ(PTE)内に複数のプロセッサにペ
ージが共有されていることを示す共有ビットを設け、前
記TLBのエントリ入替時に前記PTE内の共有ビット
の値が設定されるTLB共有ビットを前記TLB内のデ
ータ部に設け、メモリ上のオペランドの演算命令をオペ
ランド・アドレス変換する時に、前記TLB共有ビット
を検出手段により検出してバスロック信号を制御手段に
より制御することにより、共有アドレス空間に対する演
算を行う時に自動的にバスロック信号を付加するように
したことを特徴とするバスロック制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3112085A JPH04340144A (ja) | 1991-05-17 | 1991-05-17 | バスロック制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3112085A JPH04340144A (ja) | 1991-05-17 | 1991-05-17 | バスロック制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04340144A true JPH04340144A (ja) | 1992-11-26 |
Family
ID=14577717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3112085A Pending JPH04340144A (ja) | 1991-05-17 | 1991-05-17 | バスロック制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04340144A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000122916A (ja) * | 1998-10-12 | 2000-04-28 | Emerging Architectures Llc | 原子的更新処理を実行する方法 |
-
1991
- 1991-05-17 JP JP3112085A patent/JPH04340144A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000122916A (ja) * | 1998-10-12 | 2000-04-28 | Emerging Architectures Llc | 原子的更新処理を実行する方法 |
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