JPH04335535A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関する。

【０００２】

【従来の技術】多結晶シリコン薄膜トランジスタ（ｐｏ
ｌｙ−ＳｉＴＦＴ）は、密着型イメージセンサ・液晶ビ
ューファインダー等の、ドライバ内蔵型のデバイスに使
用されている。

【０００３】ｐｏｌｙ−ＳｉＴＦＴの主要部であるチャ
ネルｐｏｌｙ−Ｓｉ薄膜の作成方法には■減圧ＣＶＤ法
で５８０℃〜６５０℃程度の温度で成膜する、■プラズ
マＣＶＤ等でａ−Ｓｉ薄膜を成膜して６００℃程度の温
度で固相成長アニールを行い多結晶化する、■減圧ＣＶ
Ｄ法などでｐｏｌｙ−Ｓｉ薄膜作成後、シリコンイオン
注入により非晶質化した後、固相成長アニールを行って
再結晶化する、等の方法がある。

【０００４】このうち、プラズマＣＶＤ法成膜のａ−Ｓ
ｉ薄膜を固相成長させる方法は、■プラズマＣＶＤ法で
は、大面積に亘り均一な膜が比較的容易に得られる、■
固相成長法では、多数枚の基板を同時に処理できる、不
活性ガス中でアニールするという比較的簡単な方法で大
粒径のｐｏｌｙ−Ｓｉ薄膜が得られる、という点で優れ
ている。

【０００５】固相成長アニールの方法としては、不活性
ガスとして窒素雰囲気中でのアニールが行われている。 アニール温度は６００℃程度で、１時間〜１００時間程
度行うことによりａ−Ｓｉ薄膜中に結晶核が現れ、成長
していく。

【０００６】固相成長アニールの過程で、ａ−Ｓｉ薄膜
のどの部分に結晶核が発生するかについては、■ａ−Ｓ
ｉ薄膜の表面から発生する、■下地とａ−Ｓｉ薄膜との
界面（以下下地界面）から発生する、■表面でも下地界
面でもないａ−Ｓｉ薄膜の内部から発生する、の３つの
場合がある。

【０００７】下地界面や内部から結晶核が発生するなら
ば、■下地の材質や状態で結晶核発生密度が変わり易い
、■結晶成長は表面に向かって進むので、表面に到達す
る頃には双晶が複雑に組み合っており、表面での易動度
が減少する、等の欠点がある。固相成長アニール後のＳ
ｉ薄膜の上方にゲート酸化膜などを積層して表面側がト
ランジスタのＳｉ−ＳｉＯ２界面（以下界面）となるこ
とから、下地界面や内部から結晶核が発生するならば界
面準位が増大して、ｐｏｌｙ−ＳｉＴＦＴの特性が悪化
する原因ともなる。

【０００８】

【発明が解決しようとする課題】そこで本発明はａ−Ｓ
ｉ薄膜の固相成長アニールで発生する結晶核の発生位置
を該ａ−Ｓｉ薄膜の表面側とするものであり、その目的
とするところは、良好な特性を持つ半導体装置の製造方
法を提供するところにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は以下を特徴とする。

【００１０】（１）絶縁ゲート型電界効果トランジスタ
のチャネル領域の少なくとも一部が非単結晶半導体より
なる半導体装置の製造方法に於いて、アニールした場合
に結晶核の発生までに要する時間が異なる二層以上の非
晶質半導体薄膜層をプラズマＣＶＤ法にて形成する工程
と、該非晶質半導体薄膜層をアニールして多結晶化する
工程とを少なくとも含むことを特徴とする。

【００１１】（２）結晶核の発生までに要する時間が最
も短い前記非晶質半導体薄膜層を最後に形成することを
特徴とする。

【００１２】（３）前記プラズマＣＶＤ法を用いる際の
基板温度の範囲が２００℃〜２５０℃である前記非晶質
半導体薄膜層を最後に形成することを特徴とする。

【００１３】

【実施例】

（実施例１）本発明の実施例を、図１の本発明に於ける
薄膜トランジスタの工程図に従って説明する。

【００１４】図１（ａ）は、ガラス、石英などの絶縁性
非晶質基板若しくはＳｉＯ２等の絶縁性非晶質材料層な
どの絶縁性非晶質材料からなる支持層９８表面上に、プ
ラズマＣＶＤ法によりａ−Ｓｉ薄膜を成膜し、その後ホ
トリソグラフィー法により該ａ−Ｓｉ薄膜をパタニング
する工程である。該ａ−Ｓｉ薄膜はａ−Ｓｉ薄膜層９９
とａ−Ｓｉ薄膜層１００とからなる。

【００１５】本実施例では該ａ−Ｓｉ薄膜層が二層の場
合について説明するが、該ａ−Ｓｉ薄膜層は三層以上で
も良く、また、成膜温度が連続的に変化するａ−Ｓｉ薄
膜層を成膜してもかまわない。後の固相成長アニールの
際に説明する、結晶核の発生までに要する時間が最も短
いａ−Ｓｉ薄膜層が、ａ−Ｓｉ薄膜層積層工程の最後に
成膜されていることが重要である。該ａ−Ｓｉ薄膜の成
膜ガスはＳｉＨ４及びＨ２ガスであり、ガス希釈率［Ｓ
ｉＨ４］／［Ｈ２］は１／１０〜１／４であった。該ａ
−Ｓｉ薄膜の成膜条件は、到達真空度５×１０−１２〜
１×１０−５Ｔｏｒｒ（１×１０−９Ｔｏｒｒ以下では
成膜時にａ−Ｓｉ薄膜層中に不純物を含みにくいことか
ら特に望ましい）、真空槽内圧０．８Ｔｏｒｒで、周波
数１３．５６ＭＨｚのＲＦ電源を用いた。ＲＦパワーは
、３０〜６５ｍＷ／ｃｍ２であった。成膜温度は、前記
ａ−Ｓｉ薄膜層９９と前記ａ−Ｓｉ薄膜層１００では異
なる。前記ａ−Ｓｉ薄膜層９９の成膜温度は１００℃〜
２４０℃であり、前記ａ−Ｓｉ薄膜層１００の成膜温度
は、前記ａ−Ｓｉ薄膜層９９の成膜温度よりも高い範囲
で２００℃〜２５０℃であった。成膜条件はこれに限定
されるものではないが、詳しくは次の固相成長アニール
工程で説明する。

【００１６】次に該ａ−Ｓｉ薄膜の固相成長アニールを
行い多結晶化（ｐｏｌｙ−Ｓｉ化）する。固相成長アニ
ールの方法としては、水素雰囲気中でのアニールを行っ
た。不活性ガスの窒素雰囲気中で行ってもよいが、水素
雰囲気中のアニールでは該ａ−Ｓｉ薄膜層中に窒素が拡
散せず、固相成長後のａ−Ｓｉ薄膜層の易動度を上げる
効果がある点で優れている。真空中で固相成長アニール
を行っても同様の効果がある。アニール温度は５５０℃
〜６５０℃程度で、１時間〜１００時間程度行うことに
よりａ−Ｓｉ薄膜中に結晶核が現れ、成長していく。固
相成長アニールによってＳｉ薄膜中の水素の脱離と結晶
成長が起こり、結晶粒径１μｍ〜１０μｍ（４０時間以
上で２μｍ〜１０μｍ）の大粒径のｐｏｌｙ−Ｓｉ薄膜
が形成される。また結晶体積比は９０％以上になる。 尚、固相成長アニールではアニール前の温度から設定ア
ニール温度に達するまでの昇温速度を毎分２０ｄｅｇ．
よりも遅くして行う（毎分５ｄｅｇ．よりも遅くすると
特に望ましい）。

【００１７】その理由とするところは、前記昇温速度よ
りも速く所定のアニール温度まで昇温すると、特に３０
０℃を越えてから顕著な現象であるが、前記ａ−Ｓｉ薄
膜中の水素の脱離にともなって該薄膜中に欠陥を生じ易
くなり、ひいては該薄膜の剥離を来す事もあるからであ
る。また、該薄膜のパタニングは固相成長アニールの前
に行っても良いし、個々のａ−Ｓｉ薄膜層の成膜の度に
行っても良い。

【００１８】固相成長アニールの過程でａ−Ｓｉ薄膜の
どの部分に結晶核が発生するかについては、■ａ−Ｓｉ
薄膜の表面から発生する、■下地界面から発生する、■
表面でも下地界面でもないａ−Ｓｉ薄膜の内部から発生
する、の３つの場合がある。

【００１９】表面から結晶核が発生するならば、■下地
の材質や状態によらず結晶核発生密度が一定である、■
結晶成長は表面から内部に向かって進むので、表面付近
では結晶成長初期の比較的結晶性の良い多結晶状態とな
っているので易動度が増大する、等の利点がある。固相
成長アニール後のＳｉ薄膜の上方にゲート酸化膜などを
積層して表面側がトランジスタのＳｉ−ＳｉＯ２界面（
以下界面）となることから、表面から結晶核が発生する
ならば界面準位が低減され、ｐｏｌｙ−ＳｉＴＦＴの特
性が向上するという利点もある。

【００２０】そこで本実施例では、結晶核をａ−Ｓｉ薄
膜の表面から発生させるためにａ−Ｓｉ薄膜を二層以上
の構造とし、結晶核の発生までに要する時間が最も短い
条件のａ−Ｓｉ薄膜層を最後（表面）に成膜した。我々
の研究でプラズマＣＶＤ法成膜のａ−Ｓｉ薄膜では成膜
温度によって固相成長アニールの際に結晶核の発生まで
に要する時間が違うことが判った。成膜温度１００〜２
００℃の時は該時間は１０〜１２時間であり余り変化が
ないが、成膜温度２００℃以上で該時間は１０時間以下
となる（固相成長アニールを６００℃で行った場合であ
る。また成膜温度２５０℃では該時間は７時間程度であ
る。）。

【００２１】また成膜温度が３００℃を越えると、結晶
核発生密度が急激に高くなってしまい、ａ−Ｓｉ膜と言
うよりはむしろ微結晶シリコン膜が成膜されてしまうよ
うになる。成膜温度２５０℃以下では結晶核発生密度が
小さいため、ある一つの結晶核が結晶成長する過程で他
の結晶核によってそれ以上結晶成長ができない状態にさ
れてしまう確率が少ないので、結晶粒径が大きく易動度
の大きいｐｏｌｙ−Ｓｉ薄膜が得られる。よってａ−Ｓ
ｉ薄膜を二層以上の構造とし、最後に成膜温度２００℃
〜２５０℃のａ−Ｓｉ薄膜層を成膜することにより、表
面から結晶核が発生し、結晶粒径の大きいｐｏｌｙ−Ｓ
ｉ薄膜が得られると考えられる。

【００２２】例えば、最初に成膜温度１５０℃にてａ−
Ｓｉ薄膜層９９、その後２１０℃にてａ−Ｓｉ薄膜層１
００を成膜した場合には、アニール温度６００℃にて固
相成長アニール開始後７時間でａ−Ｓｉ薄膜層１００よ
り結晶核が発生し、１６時間で結晶粒径２．５μｍのｐ
ｏｌｙ−Ｓｉ薄膜が得られた。この、ａ−Ｓｉ薄膜を二
層以上の構造とし最後に成膜温度２００℃〜２５０℃の
ａ−Ｓｉ薄膜層を成膜する場合に於いては、ａ−Ｓｉ薄
膜の表面側から結晶核が発生するということ以外にも効
果があった。

【００２３】成膜温度２１０℃にて一層のみ成膜したａ
−Ｓｉ薄膜に固相成長アニールを行った場合には、結晶
核発生密度が１５０℃成膜の一層のみのａ−Ｓｉ薄膜の
結晶核発生密度に比べて約５倍となっており、最終的な
結晶粒径は１．５μｍ程度にしか成長しない。ところが
、前記のように１５０℃と２１０℃にて二層のａ−Ｓｉ
薄膜層を成膜したａ−Ｓｉ薄膜では、前記ａ−Ｓｉ薄膜
層１００での結晶核発生密度が小さくなり、最終的な結
晶粒径が大きく（〜２．５μｍ）なる。

【００２４】つまり、単独では結晶核発生密度が大きく
、最終的な結晶粒径の小さくなってしまう成膜温度のａ
−Ｓｉ薄膜でも、結晶核発生密度の小さいａ−Ｓｉ薄膜
層とともに多層成膜することによって最終的な結晶粒径
を大きくすることができたのである。前記ａ−Ｓｉ薄膜
層９９を１００℃程度で成膜し、前記ａ−Ｓｉ薄膜層１
００をそれよりも高い温度から２００℃で成膜した場合
にも、結晶核の発生は表面から起こる。この場合結晶核
の発生までに要する時間は１０時間以上となり、結晶成
長に多少時間がかかる。但し、下地の材質による電界効
果易動度の変動を抑えるという点では効果がある。

【００２５】また、前記ａ−Ｓｉ薄膜層１００の成膜温
度を２５０℃より高くすると、結晶核の発生までに要す
る時間は短くなるが、結晶核発生密度が大きくなり、し
かも、成膜温度が低い前記ａ−Ｓｉ薄膜層９９を成膜し
ていても、結晶核発生密度がほとんど小さくならない。 この場合は最終的な結晶粒径が小さくなるため電界効果
易動度が大きくならない。但しこの場合でも、下地の材
質による電界効果易動度の変動を抑えるという点では効
果がある。

【００２６】固相成長アニールにより前記ａ−Ｓｉ薄膜
を多結晶化した後、図１（ｂ）に示すように熱酸化法等
によりゲート絶縁膜１０２を形成する。ドライ酸化法を
用いれば酸素雰囲気中で約１１５０℃の熱処理を行なう
ことによって、絶縁耐圧の高いゲート絶縁膜を得ること
が出来る。ウェット酸化法を用いれば９００℃程度の低
温の熱処理でもゲート絶縁膜が形成されるが、ドライ酸
化法で形成されたゲート絶縁膜に比べれば絶縁耐圧は低
く、膜質は劣る。

【００２７】この熱酸化工程で固相成長アニールによっ
て多結晶化した前記ａ−Ｓｉ薄膜の結晶成長が進み、対
体積結晶化率が向上し、結晶粒径が拡大する。尚、前記
ゲート絶縁膜の形成方法としては上述の熱酸化法に限ら
ず、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲプラズマＣＶ
Ｄ法、光ＣＶＤ法、スパッタ法等でＳｉＯ２膜を形成す
る方法、プラズマ酸化法等で低温酸化する方法等もある
。これらの方法は、工程の温度を６００℃程度以下の低
温に出来るため、基板として安価なガラス基板を用いる
ことも可能となる点で優れている。

【００２８】次に図１（ｃ）に示すようにゲート電極１
０３を形成し、該ゲート電極をマスクとして不純物元素
をイオン注入して、ソース領域１０４及びドレイン領域
１０５を形成する（この工程に伴って、チャネル領域１
０６も自動的に形成される）。続いて図１（ｄ）に示す
ように層間絶縁膜１０７を積層する。そしてソース領域
及びドレイン領域のコンタクト電極１０８を形成すれば
薄膜トランジスタが完成する（図１（ｅ））。

【００２９】本発明により形成したｐｏｌｙ−ＳｉＴＦ
Ｔの電界効果移動度は前記ａ−Ｓｉ薄膜層９９を１５０
℃にて成膜し、前記ａ−Ｓｉ薄膜層１００を２１０℃に
て成膜した場合、Ｎｃｈで１００±１ｃｍ２／Ｖ・ｓと
なり、ａ−Ｓｉ薄膜を２１０℃にて一層のみ成膜した場
合（６８〜９２ｃｍ２／Ｖ・ｓ）と比べて大幅な特性向
上が為された。また、ａ−Ｓｉ薄膜を２１０℃にて一層
のみ成膜し固相成長アニールした場合は、下地の材質に
よる影響を受けて電界効果易動度が変化している。たと
えば下地として石英基板を用いた場合７０〜８５ｃｍ２
／Ｖ・ｓ、石英基板上にＳｉＯ２膜を形成した場合６８
〜８１ｃｍ２／Ｖ・ｓ、石英基板上にＳｉＮｘ膜を形成
した場合７６〜９２ｃｍ２／Ｖ・ｓとなっている。しか
し本発明により、前記ａ−Ｓｉ薄膜層９９を１５０℃に
て成膜し、前記ａ−Ｓｉ薄膜層１００を２１０℃にて成
膜した場合の固相成長ｐｏｌｙ−ＳｉＴＦＴでは、これ
らの下地の違いに依らず電界効果易動度は一定（Ｎｃｈ
で１００±１ｃｍ２／Ｖ・ｓ）であった。

【００３０】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法を用いることにより、結晶核の発生がａ−Ｓ
ｉ薄膜の表面から起こるため表面での結晶性の良い固相
成長ｐｏｌｙ−Ｓｉ薄膜と、下地に依らず電界効果易動
度の大きいｐｏｌｙ−ＳｉＴＦＴを得ることができる。

【００３１】また、本発明の薄膜半導体装置の製造方法
は、３次元ＩＣ、４メガＳＲＡＭ等にも使用が可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施例に於ける半導体装置の製造方法
の一例を示す工程断面図である。

【符号の説明】

９８　　絶縁性支持層 ９９　　ａ−Ｓｉ薄膜層 １００　　ａ−Ｓｉ薄膜層 １０１　　固相成長ｐｏｌｙ−Ｓｉ薄膜１０２　　ゲー
ト酸化膜 １０３　　ゲート電極 １０４　　ソース領域 １０５　　ドレイン領域 １０６　　チャネル領域 １０７　　層間絶縁膜 １０８　　コンタクト電極

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　絶縁ゲート型電界効果トランジスタの
   チャネル領域の少なくとも一部が非単結晶半導体よりな
   る半導体装置の製造方法に於いて、アニールした場合に
   結晶核の発生までに要する時間が異なる二層以上の非晶
   質半導体薄膜層をプラズマＣＶＤ法にて形成する工程と
   、該非晶質半導体薄膜層をアニールして多結晶化する工
   程とを少なくとも含むことを特徴とする半導体装置の製
   造方法。
2. 【請求項２】　　結晶核の発生までに要する時間が最も
   短い前記非晶質半導体薄膜層を最後に形成することを特
   徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】　　前記プラズマＣＶＤ法を用いる際の基
   板温度の範囲が２００℃〜２５０℃である前記非晶質半
   導体薄膜層を最後に形成することを特徴とする請求項１
   記載の半導体装置の製造方法。