KR19990023052A - 비정질 막을 결정화하는 방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘 박막을 결정화하는 방법에 관한 것으로, 기판 상에 금속박막에 접촉하되, 결정상태로 변화될 수 있는 물질의 비정질 막을 형성한 후, 제 1 및 제 2 전극 사이에 소정의 전압을 인가한 상태에서 비정질 막에 열처리 작업을 진행하여 비정질 막을 결정화하는 것으로, 결정화 온도를 낮출수 있고, 결정화 속도를 크게 증가시킬 수 있다.

Description

비정질 막을 결정화하는 방법
본 발명은 비정질 막을 결정화하는 방법에 관한 것으로 특히, 전계가 인가될 전극과, 이 전극에 연결되는 금속박막을 비정질 막에 형성시킨 후, 전계를 인가한 상태에서 열처리 작업을 진행하여 비정질 막을 결정화하는 방법에 관한 것이다.
반도체 소자 특히, 액정표시장치에서는 박막트랜지스터의 활성층으로 실리콘 박막을 다결정의 상태로 하여 사용한다. 이는 다결정 실리콘이 비정질 실리콘에 비하여 결함밀도가 적고, 전하의 이동도가 높기 때문이다. 다결정 실리콘은 고온 조건에서 형성하는데, 최근에는 저온조건에서도 다결정 실리콘 박막트랜지스터를 제조하는 기술이 대두되고 있다.
저온 다결정 실리콘은 형성온도가 낮고, 대면적화가 가능하며 성능면에서도 고온 다결정 실리콘과 대등하다는 장점을 가지고 있다. 이러한 저온 다결정 실리콘을 형성하는 방법으로는 고상 결정화방법(SPC : Solid Phase Crystallization), 레이저 결정화법(Laser Crystallization) 등이 있다.
레이저를 이용한 결정화 방법은 비정질 실리콘 막에 레이저를 사용한 열처리에 의하여 결정화시키는 방법으로, 400℃ 이하의 저온 결정화가 가능(Hiroyaki Kuriyama, et, al, Jpn, J, Phys. 31, 4550 (1992))하고 , 성능면에서 우수한 특성을 가지는 장점이 있다. 그러나 결정화가 불균일하게 진행되고 고가의 장비와 낮은 생산성으로 인하여 대면적의 기판 위에 다결정 실리콘을 제작하는 경우에는 적합하지 않은 기술이다.
고상 결정화 방법은 550∼700℃의 온도하에서 약 1∼24시간 동안 비정질 실리콘 박막에 열처리 작업을 실시하여 결정화하는 방법으로, 저가의 장비를 사용하여 균일한 결정질을 얻을 수 있다. 그러나, 결정화 온도가 상대적으로 낮지 않고 장시간을 요구하기 때문에 유리기판에 사용할 수 없으며, 생산성이 낮다는 단점을 가지고 있다.
저온에서 비정질 실리콘을 결정화시키는 새로운 방법으로 금속유도 결정화법(M. S. Haquc, et, al, Appl. Phys. 79, 7529 (1996))이 있다 금속유도 결정화 방법은 특정한 종류의 금속을 비정질 실리콘에 접촉하게 하여 비정질 실리콘의 결정화 온도를 낮추는 방법이다. 니켈에 의한 금속유도 결정화 방법은 니켈 실리사이드의 마지막 상인 NiSi2가 결정화 핵(C. Hayzelden, et, al, J. Appl. Phys. 73, 8279 (1993))으로 작용하여 결정화를 촉진한다. 실제로 NiSi2는 실리콘과 같은 구조를 가지며, 격자상수는 5.405Å으로 실리콘의 5.340Å과 매우 비슷하여, 비정질 실리콘의 결정화 핵으로 작용하여 111방향으로 결정화를 촉진(C. Hayzelden et, al, Appl. Phys. Lett. 60, 225 (1992))한다. 이러한 금속유도 결정화 방법은 열처리 시간, 열처리 온도, 금속의 양에 영향을 받는다. 일반적으로 금속의 양이 증가함에 따라 결정화 온도는 낮아진다. 그러나 이러한 금속 유도 결정화 방법은 금속의 양에 비례하여 금속유도 결정화 효과가 증가하고, 저온 결정화가 가능한 장점을 가지고 있지만, 결정화된 실리콘의 박막내의 금속에 의한 오염으로 실리콘 박막 본래의 특성이 변화하는 단점을 지니고 있다. 또한, 열처리 시간이 10시간 이상으로 길고, 결정화 온도도 상대적으로 낮지 않다는 단점을 가지고 있다.
금속유도 결정화 방법에 의한 금속 오염을 줄이기 위하여 금속 용액을 이용한 결정화 방법이 제안되고 있는데, 이 방법은 비정질 실리콘 박막의 표면에 금속 용액을 코팅한 후, 열처리하여 비정질 실리콘 박막을 금속 유도화에 의하여 결정화하는 것이다. 그러나 이 경우 금속 오염을 줄일 수는 있지만, 다른 통상적인 실리콘 결정화 방법과 같이 결정화 속도가 낮다는 단점을 가지고 있다.
본 발명은 비정질 막에 전계가 인가될 전극과 이에 연결되는 금속박막을 형성시켜 전계를 가한 상태에서 열처리 작업을 진행하여 결정화 속도를 증가시킬 수 있는 비정질 막을 결정화하는 방법을 제공하자 하는 것이다.
이를 위한 본 발명은 기판상에 금속박막에 접촉하되, 결정상태로 변화될 수 있는 물질의 비정질 막을 형성하는 단계와, 상기 금속박막의 양측에 소정의 전계를 인가하면서 열처리 작업을 진행하여 상기 비정질 막을 결정화되도록 단계를 포함하는 비정질 막을 결정화하는 방법이다. 이 때, 상기 비정질 막에 전계를 가하는 방법으로는 상기 비정질 막에 제 1 및 제 2 전극을 형성하고 상기 제 1 및 제 2 전극 사이에 전계를 인가할 수 있고, 상기 비정질 막의 양단에 제 1 및 제 2 전극을 접촉되게 하여 상기 제1 및 제2전극 사이에 전계를 인가할 수 있고, 제 1 전극과 제 2 전극 사이에 상기 비정질 막을 위치시키고 상기 비정질 막이 전극에 접촉되지 아니하는 상태로 상기 제1 및 제2전극을 통하여 전계를 인가할 수 있다. 즉, 본 발명에서는 비정질 막에 전계를 인가할 수 있으며 어떤 형태의 방법에도 적용할 수 있다.
도 1A부터 도 1C는 본 발명에 따른 실시예를 나타낸 도면
도 2A부터 도 2C는 본 발명의 실시예의 결과를 나타낸 도면
도 3은 본 발명에 의하여 결정화한 다결정 실리콘 박막의 라만(Raman) 스펙트럼
도 4는 본 발명에 의하여 결정화한 다결정 실리콘 박막의 투과전자현미경(TEM) 사진
도 5는 본 발명에 의하여 결정화한 다결정 실리콘 박막의 온도에 따른 전기전도도
도 1A부터 도 1C와 도 2A부터 도 2C는 본 발명에 따른 실시예를 나타낸 것으로, 본 발명에 따라 전계를 인가하여 비정질 실리콘 막을 결정화한 예를 니켈 전극과 니켈 전극에 연결된 니켈 박막의 위치에 따라 세가지 양태로 제시한 것이다. 도 1A부터 도 1C는 전계에 인가하기 전의 상태를 나타낸 것이고, 도 2A부터 도 2C는 니켈 전극에 전계를 인가하여 비정질 실리콘 막을 결정화한 결과를 나타낸 것이다.
도 1A는 절연기판(11)상에 비정질 실리콘 막(13)을 형성한 후, 비정질 실리콘 막(13)상에 니켈 박막(15)을 형성한 다음, 니켈 전극(14)을 니켈 박막(15) 상의 양쪽에 형성한 단면을 나타낸 것이다. 절연기판(11)은 석영이나 유리 또는 산화막 등이 이용될 수 있다. 이 때, 비정질 실리콘 결정화 공정에서 절연기판(11)의 불순물이 비정질 실리콘(13)에 침투하는 것을 방지하기 위하여 절연기판(11)과 비정질 실리콘 막(13)의 사이에 완충막(12)을 형성할 수 있으며, 통상적인 경우, 산화절연막이 완충막으로 이용된다.
도 1B는 절연기판(11) 상에 완충막(12)을 형성하고, 비정질 실리콘을 1 차적으로 증착한 후, 증착된 비정질 실리콘 상에 니켈 박막(15)을 형성한 다음, 니켈 박막(15)의 양쪽에 니켈 전극(14)을 형성한 후, 그 위로 다시 비정질 실리콘을 2 차적으로 증착하여 비정질 실리콘 막(13)을 형성한 단면을 나타낸다. 즉, 비정질 실리콘 막(13)에 니켈 박막(15)과 이에 연결된 니켈 전극(14)이 개재되어 있다.
도 1C는 절연기판(11) 상에 완충막(12)을 형성하고, 니켈 박막(15)을 형성한 후, 니켈 박막(15)의 양쪽에 니켈 전극을 형성한 다음, 노출된 표면에 비정질 실리콘 막(13)을 형성한 단면을 나타낸다.
상기에서 비정질 실리콘 박막은 PECVD(Plasma Enhanced Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), 혹은 스퍼터링(sputterring) 등에 의한 증착기술에 의하여 비정질 실리콘을 증착하여 형성할 수 있다. 이 때, 비정질 실리콘 박막은 100∼100,000Å정도, 바람직하기로는 100∼10,000Å정도의 두께로 형성할 수 있다.
니켈 전극은 코팅(coating)법에 의하여 니켈을 도포하거나 혹은, 통상의 금속증착 기술인 스퍼터링에 의하여 니켈을 증착하거나 혹은, 플라즈마를 사용하는 증착기술에 의하여 니켈을 증착함으로써, 1Å∼100Å 두께의 니켈층을 형성하고, 이 니켈층에 사진식각공정을 진행하여 형성할 수 있다. 이때, 두 니켈 전극 사이의 간격은 0.0001∼500㎝, 바람직하기로는 0.01∼100㎝, 더 바람직하기로는 1∼50㎝ 정도로하여 형성하는 것이 유리하다.
니켈 박막은 통상의 금속증착 기술인 스퍼터링에 의하여 니켈을 증착하거나, 니켈이 포함된 니켈 용액을 도포하거나 혹은, 플라즈마를 사용하는 증착기술에 의하여 니켈을 증착함으로써, 0.00001∼50Å정도의 두께를 가지도록 형성할 수 있다. 또한, 니켈 박막을 별도의 작업에 의하여 형성하지 않고, 니켈 전극을 형성하기 위하여 니켈층을 형성하고 식각하는 공정 중에, 니켈층의 일부를 잔류시킴으로써, 니켈 전극에 연결되는 니켈박막으로 사용할 수 있다.
상기와 같이 설명되는 기판을 진공중에서 혹은 질소분위기에서 약 300∼800℃의 온도를 유지하고 약 1∼20분간 열처리공정을 진행하되, 양 니켈 전극에 1∼1,000,000V, 바람직하기로는 10∼10,000Ｖ의 전압을 인가하면, 결정화된 실리콘 막을 얻을 수 있다. 이때, 두 전극 사이에 인가되는 전압은 상기 범위에서 시간에 따라 변화를 주도록 설정할 수 있다. 또한, 이 때, 비정질 막에 전계를 가하는 중에 플라즈마가 상기 비정질 막이 들어있는 체임버 내에 형성되게 하거나 존재하게 할 수 있다.
도 2A부터 도 2C는 도 1A부터 도 1C에 나타낸 단면구조를 가진 각각의 기판 상에 형성된 비정질 실리콘 막을 본 발명에 따라 결정화한 결과를 나타낸 것이다. 도 2A는 도 1A에 보인 비정질 실리콘 막을 결정화한 결과이고, 도 2B는 도 1B에 보인 비정질 실리콘 막을 결정화한 결과이며, 도 2C는 도 1C에 보인 비정질 실리콘 막을 결정화한 결과이다.
각 도면에 보인 바와 같이, 절연기판(11) 상에 완충막(12)이 위치하여 있고, 완충막(12) 상에는 결정화된 실리콘 막(23)이 형성되어 있다. 니켈 전극(14)과 접하는 부분에는 니켈-실리사이드(24)가 형성되어 있다. 그리고, 니켈 박막은 접촉된 비정질 실리콘 막이 결정화되는 과정에 소모되었다. 즉, 본 발명의 실시예에서는 니켈 전극(14)과 이에 접하는 비정질 실리콘 부분에서는 니켈-실리사이드(24)가 형성되고, 두 니켈 전극 사이의 비정질 실리콘이 결정화되어 다결정 실리콘 막(23)을 형성한 결과를 보여준다.
본 발명의 실시예에서는 언급한 바와 같이, 니켈 유도화에 의하여 비정질 실리콘과 이에 접촉된 니켈 금속이 니켈 실리사이드를 형성하고, 니켈 실리사이드의 마지막 상인 NiSi2가 결정화 핵으로 작용하여 비정질 실리콘을 결정화한다. 이때, 비정질 실리콘 막에 형성된 니켈 전극에 전계를 인가함으로써, 종래의 기술에 비하여 저온에서도 훨씬 단축된 시간내에 비정질 실리콘 막을 결정화한다. 또한, 니켈 박막의 니켈이 금속 유도화 결정법에 의한 유도 금속으로 작용하므로써, 비정질 실리콘 막의 결정화 속도를 더 증가시키고 결정화 온도를 더 낮춘다. 즉, 언급한 본 발명에 의하면 약 300∼800℃의 저온에서 약 1∼20분간 열처리 작업을 진행하여도 비정질 실리콘 막을 결정화할 수 있다.
상기 본 발명은 산소, 질소, 탄소 등의 불순물이 1022/㎤ 이하로 포함되어 있는 비정질 실리콘 박막을 결정화하는 경우에도 이용될 수 있다.
상기 본 발명의 실시예에서는 니켈 전극을 이용했지만, 니켈 이외의 금속, 예를 들어, 전이금속 혹은 전이금속 합금으로 형성된 전극을 사용하여도 같은 결과를 얻을 수 있다. 이 때, 실리콘 막에 형성되는 두 개의 전극은 각각 다른 종류의 금속물질로 형성할 수 있다. 또한, 상기 전극은 하나 이상의 층을 가지도록 형성할 수 있다.
상기 본 발명의 실시예에서는 니켈로 형성한 금속 박막을 사용하였지만, 니켈 이외에 금속, 예를 들어 전이금속 혹은 전이금속 합금으로 형성된 박막을 사용하여도 본 발명에 의한 소정의 결과를 얻을 수 있다. 또한, 상기 금속박막을 하나 이상의 층을 가지도록 형성할 수 있다. 또한, 상기 본 발명의 실시예에서 금속박막은 그 양단에 전극이 각각 연결되어 있지만, 하나의 전극에 하나의 금속박막이 연결되고, 다른 전극에 다른 금속박막이 연결하여도 본 발명에 의한 소정의 결과를 얻을 수 있다.
상기에서 보인 본 발명의 실시예에서는 니켈 전극이 비정질 실리콘 막에 접하도록 형성한 단면을 보여 주고 있는데, 본 발명은 비정질 막에 금속박막을 형성시키고, 비정질 막에 전계를 가하는 양태이면 어느 구조든지 적용이 가능하다. 또한 전극의 형상은 비정질 막에 전계를 가해주는 상태이면 되므로, 단면이 사각형이나 다른 기하학적인 형태를 가져도 상관이 없다. 또한, 전극의 위치와 크기도 비정질 실리콘 막에 전계를 가해줄 수 있으면 되므로, 다양하게 적용할 수 있다. 즉, 전계를 비정질 막에 대하여 수직으로 혹은, 수평으로 가하도록 전극을 설치할 수 있다.
도 3은 본 발명에 의하여 300V/㎝의 전계를 비정질 실리콘에 인가한 상태에서 400℃, 10분간 열처리하여 결정화된 다결정 실리콘 박막의 라만(Raman)세기를 나타낸 것이다.
480㎝-1에서는 피크가 발견되지 않고, 520㎝-1정도에서 최대 피크를 나타내고 있다. 따라서 본 발명의 결과, 비정질상은 보이지 않고, 결정질 상만을 보여준다. 즉. 비정질 실리콘이 본 발명에 의하여 거의 결정화되어 있음을 나타낸다.
도 4는 본 발명에 의하여 300V/㎝의 전계를 비정질 실리콘에 인가한 상태에서 500℃, 10분간 열처리하여 결정화된 다결정 실리콘 막의 TEM 111 명시야상이다. 사진에서 비정질상이 없으며 111 방향으로 실리콘이 성장되었음을 보여준다.
도 5는 본 발명에 의하여 300V/㎝의 전계를 비정질 실리콘에 인가중에 500℃, 10분간 열처리하여 결정화된 다결정 실리콘 막의 전기전도도 측정 결과이다. 전기전도도는 여기 형태를 보이고 있으며, 직선의 기울기에서 얻은 여기 에너지(activation energy)는 0.538eV이다. 이 값은 양질의 다결정 실리콘에서에서 얻을 수 있는 수치이다.
도 3에서 도 5까지의 실험 결과로부터 본 발명에 의한 비정질 실리콘의 결정화 방법이 매우 우수함을 보여준다.
본 발명에서는 비정질 막에 금속박막을 형성시키고, 비정질 막에 전계를 인가할 수 있으면 어떤 형태의 방법에도 적용할 수 있다. 따라서 상기 비정질 막에 전계를 가하는 방법으로는 상기 비정질 막에 제 1 및 제 2 전극을 형성하고 상기 제 1 및 제 2 전극 사이에 전계를 인가할 수 있고, 상기 비정질 막의 양단에 제 1 및 제 2 전극을 접촉되게 하여 상기 제1 및 제2전극 사이에 전계를 인가할 수 있고, 제 1 전극과 제 2 전극 사이에 상기 비정질 막을 위치시키고 상기 비정질 막이 전극에 접촉되지 아니하는 상태로 상기 제1 및 제2전극을 통하여 전계를 인가할 수 있다.
상기 본 발명의 실시예에서는 비정질 실리콘을 결정화하는 것을 예를 들어 설명하였지만, 본 발명은 비정질 실리콘 탄소, 비정질 실리콘 게르마늄, 비정질 실리콘 질소등의 비정질 실리콘 계열을 결정화하는 데에도 적용할 수 있다. 또한, 본 발명은 비정질 실리콘 계열 뿐만 아니라, 비정질화 상태의 물질을 결정화하기 위하여도 다양하게 적용할 수 있다.
본 발명은 비정질 막을 결정화하는 공정 중에 비정질 막에 전계가 인가될 전극과 이에 연결된 금속박막을 형성시키고 전계를 인가한 상태에 열처리 작업을 진행함으로써, 비정질 막의 결정화 온도를 낮출 수 있다. 또한, 비정질 막의 결정화 속도를 증가시킬 수 있어서, 결정화 공정 시간을 단축시킬 수 있다. 본 발명은 금속을 사용하여 비정질 막을 결정화하는데 야기되는 금속 오염을 없앨 수 있다. 본 발명의 결과는 액정표시장치의 구동소자인 박막트랜지스터의 제작에 응용될 수 있으며, SRAM, 태양전지 등의 전자소자 제작에 응용될 수 있다.

Claims (15)

  1. 기판 상에 금속박막에 접촉하되, 결정상태로 변화될 수 있는 물질의 비정질 막을 형성하는 단계와,
    상기 금속박막의 양측에 소정의 전계를 인가하면서 열처리 작업을 진행하여 상기 비정질 막을 결정화되도록 하는 단계를 포함하는 비정질 막을 결정화하는 방법
  2. 청구항 1에 있어서,
    상기 비정질 막에 전계를 가하는 방법으로는 상기 비정질 막에 제 1 및 제 2 전극을 형성하고 상기 제 1 및 제 2 전극 사이에 전계를 인가하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  3. 청구항 2에 있어서, 상기 비정질 막의 형성은,
    상기 기판 상에 비정질 막을 형성하는 공정과,
    상기 비정질 막 상에 금속박막을 형성하는 공정과,
    상기 금속박막 상에 제 1 및 제 2 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  4. 청구항 2에 있어서, 상기 비정질 막의 형성은,
    상기 기판 상에 제 1 비정질 막을 형성하는 공정과,
    상기 제 1 비정질 막 상에 금속 박막을 형성하는 공정과,
    상기 금속박막 상에 제 1 및 제 2 전극을 형성하는 공정과,
    상기 제 1 및 제 2 전극과 상기 제 1 비정질 막을 덮는 제 2 비정질 막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  5. 청구항 2에 있어서, 상기 비정질 막의 형성은,
    상기 기판 상에 금속박막을 형성하는 공정과,
    상기 금속박막 상에 제 1 및 제 2 전극을 형성하는 공정과,
    상기 제 1 및 제 2 전극과 상기 기판을 덮는 비정질 막을 형성하는 공정을 포함하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  6. 청구항 1 내지 청구항 5에 있어서,
    상기 비정질 막은 비정질 실리콘 계열의 물질로 형성된 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  7. 청구항 1 내지 청구항 5에 있어서,
    상기 제 1 및 제 2 전극과 상기 금속박막은 전이금속 혹은 전이금속 합금으로 형성하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  8. 청구항 1 내지 청구항 5에 있어서,
    상기 금속박막의 두께는 0.00001∼50Å인 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  9. 청구항 1 내지 청구항 5에 있어서,
    상기 제 1 전극과 상기 제 2 전극의 간격을 0.0001∼500㎝로 하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  10. 청구항 1 내지 청구항 5에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 사이에 인가하는 전압은 1∼1,000,000Ｖ인 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  11. 청구항 1 내지 청구항 5에 있어서,
    상기 제 1 전극 및 상기 제 2 전극 사이에 인가하는 전압은 열처리 작업 중에 시간에 따라 변화시키는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  12. 청구항 1에 있어서,
    상기 비정질 막에 전계를 가하는 방법으로는 상기 비정질 막의 양단에 제 1 및 제 2 전극을 접촉되게 하여 상기 제1 및 제2전극 사이에 전계를 인가하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  13. 청구항 1에 있어서,
    상기 비정질 막에 전계를 가하는 방법으로는 제 1 전극과 제 2 전극 사이에 상기 비정질 막을 위치시키고 상기 비정질 막이 전극에 접촉되지 아니하는 상태로 상기 제1 및 제2전극을 통하여 전계를 인가하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  14. 청구항 1 내지 청구항 3에 있어서,
    상기 제 1 전극과 제 2 전극 사이에 금속막을 형성하는 방법으로는 플라즈마를 이용하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
  15. 청구항 1 내지 청구항 5에 있어서,
    상기 제 1 전극과 제 2 전극 사이에 금속막을 형성하는 방법으로는 금속이 포함된 용액을 증착하는 것을 특징으로 하는 비정질 막을 결정화하는 방법.
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