JPH04332029A - マルチチャンネルアナライザ - Google Patents
マルチチャンネルアナライザInfo
- Publication number
- JPH04332029A JPH04332029A JP13063191A JP13063191A JPH04332029A JP H04332029 A JPH04332029 A JP H04332029A JP 13063191 A JP13063191 A JP 13063191A JP 13063191 A JP13063191 A JP 13063191A JP H04332029 A JPH04332029 A JP H04332029A
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- Japan
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- data
- bit
- bits
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000010354 integration Effects 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Measurement Of Radiation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、マルチチャンネルアナ
ライザに関する。
ライザに関する。
【0002】
【従来の技術】マルチチャンネルアナライザは、入力さ
れた信号の大きさに対応するチャンネルのデータに1を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24
ビット必要とする場合が多く、汎用のICやRAMにお
けるデータ入出力は多くても8ビット単位である。
れた信号の大きさに対応するチャンネルのデータに1を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が16〜24
ビット必要とする場合が多く、汎用のICやRAMにお
けるデータ入出力は多くても8ビット単位である。
【0003】従って、例えばnビット(チャンネル)×
16ビット(カウント数)のマルチチャンネルアナライ
ザは、従来、図4に示すように、nビット(チャンネル
)×8ビット(カウント数)のRAMを2段に積み上げ
て構成されていた。
16ビット(カウント数)のマルチチャンネルアナライ
ザは、従来、図4に示すように、nビット(チャンネル
)×8ビット(カウント数)のRAMを2段に積み上げ
て構成されていた。
【0004】すなわち、前記図4において、41, 4
2はそれぞれアドレスがnビット、カウント数が8ビッ
トのRAMよりなる積算メモリで、積算メモリ42は積
算メモリ41に縦続するように配置されている。そして
、積算メモリ41の入力側には、入力信号に対応したA
D変換後のチャンネル指定された信号aを入力するため
のバッファ回路43と、外部読み出し用チャンネル指定
信号bを入力するためのバッファ回路44とが設けられ
ている。
2はそれぞれアドレスがnビット、カウント数が8ビッ
トのRAMよりなる積算メモリで、積算メモリ42は積
算メモリ41に縦続するように配置されている。そして
、積算メモリ41の入力側には、入力信号に対応したA
D変換後のチャンネル指定された信号aを入力するため
のバッファ回路43と、外部読み出し用チャンネル指定
信号bを入力するためのバッファ回路44とが設けられ
ている。
【0005】また、各積算メモリ41, 42の出力側
には、それぞれ8ビットの加算回路45, 46、ラッ
チ回路47, 48およびバッファ回路49, 50が
設けられている。さらに、51は積算メモリ41, 4
2の出力側とラッチ回路47, 48の出力側との間を
結合するデータバス、52は前記各素子を制御するタイ
ミングコントローラ、cは外部読み出しデータである。
には、それぞれ8ビットの加算回路45, 46、ラッ
チ回路47, 48およびバッファ回路49, 50が
設けられている。さらに、51は積算メモリ41, 4
2の出力側とラッチ回路47, 48の出力側との間を
結合するデータバス、52は前記各素子を制御するタイ
ミングコントローラ、cは外部読み出しデータである。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来構成のnビット(チャンネル)×16ビット(カウン
ト数)のマルチチャンネルアナライザにおいては、nビ
ット(チャンネル)×8ビットのものに比べて、RAM
、加算回路、ラッチ回路など回路素子が2倍となり、そ
れだけ回路構成が複雑になると共に、コストアップとな
る。この傾向はカウウト数が24ビットや32ビットと
いうように増加するに伴って増大する。
来構成のnビット(チャンネル)×16ビット(カウン
ト数)のマルチチャンネルアナライザにおいては、nビ
ット(チャンネル)×8ビットのものに比べて、RAM
、加算回路、ラッチ回路など回路素子が2倍となり、そ
れだけ回路構成が複雑になると共に、コストアップとな
る。この傾向はカウウト数が24ビットや32ビットと
いうように増加するに伴って増大する。
【0007】本発明は、上述の事柄に留意してなされた
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
、本発明においては、入力された信号の大きさに対応す
るチャンネルのデータに1を加算する機能と、それぞれ
のチャンネルに対するデータを記憶する機能とを備えて
なるマルチチャンネルアナライザにおいて、カウントす
べきデータを複数のブロックに分割し、複数回に分けて
処理するようにしている。
、本発明においては、入力された信号の大きさに対応す
るチャンネルのデータに1を加算する機能と、それぞれ
のチャンネルに対するデータを記憶する機能とを備えて
なるマルチチャンネルアナライザにおいて、カウントす
べきデータを複数のブロックに分割し、複数回に分けて
処理するようにしている。
【0009】
【作用】上記構成のマルチチャンネルアナライザにおい
ては、例えばカウウト数が16ビットのデータを処理す
る場合、このデータを2つに分割して上位8ビットデー
タと下位8ビットデータとし、これらの2つの8ビット
データについてそれぞれ加算処理を行うことにより、つ
まり、2回加算処理を行うことにより、16ビットデー
タにそれぞれ1を加える処理を行うのである。このよう
にすれば、8ビットの構成で済み、回路素子の数を少な
くできる。
ては、例えばカウウト数が16ビットのデータを処理す
る場合、このデータを2つに分割して上位8ビットデー
タと下位8ビットデータとし、これらの2つの8ビット
データについてそれぞれ加算処理を行うことにより、つ
まり、2回加算処理を行うことにより、16ビットデー
タにそれぞれ1を加える処理を行うのである。このよう
にすれば、8ビットの構成で済み、回路素子の数を少な
くできる。
【0010】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【0011】図1は、本発明に係るマルチチャンネルア
ナライザの構成例を示すもので、図示する例においては
、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を
2ブロック(8ビット×2)に分け、積算メモリのアド
レス方向に1ビット加え、これにブロックの区別を割り
付けるようにしている。
ナライザの構成例を示すもので、図示する例においては
、カウント数が16ビットのものを示している。すなわ
ち、各チャンネルに対応した16ビットのカウント数を
2ブロック(8ビット×2)に分け、積算メモリのアド
レス方向に1ビット加え、これにブロックの区別を割り
付けるようにしている。
【0012】より具体的に説明すると、前記図1におい
て、1は必要なチャンネルnビットに1ビットを加えた
(n+1)ビットの各アドレスに対し、8ビットのデー
タ入出力機能を備えたRAMよりなる積算メモリで、そ
の入力側には、入力信号に対応したAD変換後のチャン
ネル指定された信号aを入力するためのバッファ回路2
と、外部読み出し用チャンネル指定信号bを入力するた
めのバッファ回路3とが設けられている。
て、1は必要なチャンネルnビットに1ビットを加えた
(n+1)ビットの各アドレスに対し、8ビットのデー
タ入出力機能を備えたRAMよりなる積算メモリで、そ
の入力側には、入力信号に対応したAD変換後のチャン
ネル指定された信号aを入力するためのバッファ回路2
と、外部読み出し用チャンネル指定信号bを入力するた
めのバッファ回路3とが設けられている。
【0013】そして、前記積算メモリ1の出力側には、
それぞれ8ビットの加算回路4、ラッチ回路5およびバ
ッファ回路6が設けられている。また、積算メモリ1の
出力側とラッチ回路5の出力側との間は、データバス7
によって結合されている。さらに、8は加算回路4のC
O(Carry Out)端子とCI(Carry
In )端子との間に設けられる一時的な記憶を行う
フリップフロップ、9は前記各素子を制御するタイミン
グコントローラであり、cは外部読み出しデータである
。
それぞれ8ビットの加算回路4、ラッチ回路5およびバ
ッファ回路6が設けられている。また、積算メモリ1の
出力側とラッチ回路5の出力側との間は、データバス7
によって結合されている。さらに、8は加算回路4のC
O(Carry Out)端子とCI(Carry
In )端子との間に設けられる一時的な記憶を行う
フリップフロップ、9は前記各素子を制御するタイミン
グコントローラであり、cは外部読み出しデータである
。
【0014】次に、上記構成のマルチチャンネルアナラ
イザの動作を、図2に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
■〜■は、図1および図2に示した番号と対応している
。
イザの動作を、図2に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
■〜■は、図1および図2に示した番号と対応している
。
【0015】今、入力信号が発生すると、その信号の大
きさに対応したあるチャンネル(積算メモリ1のアドレ
ス)がチャンネル対応アドレス■によって指定され、ア
ドレスビット■によって、2ブロックに分けた8ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ1から対応する下位8ビットのデータが
メモリデータ出力■として読み出され、これが加算回路
4に入力される。
きさに対応したあるチャンネル(積算メモリ1のアドレ
ス)がチャンネル対応アドレス■によって指定され、ア
ドレスビット■によって、2ブロックに分けた8ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ1から対応する下位8ビットのデータが
メモリデータ出力■として読み出され、これが加算回路
4に入力される。
【0016】ここで、タイミングコントローラ9から「
1」■が出力され、これが加算回路4のCI端子に入力
され、前記読み出された下位8ビットのデータに「1」
が加算され、その加算結果がラッチ回路5によってラッ
チされる。このとき、キャリー(桁上げ)があれば、フ
リップフロップ8をセットし、これに一時的に記憶され
る。
1」■が出力され、これが加算回路4のCI端子に入力
され、前記読み出された下位8ビットのデータに「1」
が加算され、その加算結果がラッチ回路5によってラッ
チされる。このとき、キャリー(桁上げ)があれば、フ
リップフロップ8をセットし、これに一時的に記憶され
る。
【0017】そして、前記ラッチ回路5の出力(ラッチ
データ出力)■は、データバス7を経て積算メモリ1に
送られて、同じアドレスに書き込まれる。これによって
、前記チャンネルの下位8ビットのデータに「1」が加
算されたことになる。
データ出力)■は、データバス7を経て積算メモリ1に
送られて、同じアドレスに書き込まれる。これによって
、前記チャンネルの下位8ビットのデータに「1」が加
算されたことになる。
【0018】次に、前記アドレスビット■を上位ブロッ
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ1から対応する上位8ビットのデータ
がメモリデータ出力■として読み出され、これが加算回
路4に入力される。
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ1から対応する上位8ビットのデータ
がメモリデータ出力■として読み出され、これが加算回
路4に入力される。
【0019】そして、先程の下位ブロックの加算時にお
いてフリップフロップ8に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ8から出
力■が出力されて、これが前記読み出されたデータに対
して「1」が加えられ、その加算結果をラッチ回路5に
よってラッチした後、このラッチ回路5の出力■は、デ
ータバス7を経て積算メモリ1に送られて、同じアドレ
スに書き込まれる。
いてフリップフロップ8に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ8から出
力■が出力されて、これが前記読み出されたデータに対
して「1」が加えられ、その加算結果をラッチ回路5に
よってラッチした後、このラッチ回路5の出力■は、デ
ータバス7を経て積算メモリ1に送られて、同じアドレ
スに書き込まれる。
【0020】上述の実施例に示すように、入力信号が発
生する毎に、データを8ビットずつ2回に分けて加算処
理することにより、16ビットのデータに「1」を加算
したことになり、加算回路4やラッチ回路5は8ビット
分の構成で16ビットのデータを処理することができ、
しかも、積算メモリ1もデータI/Oが8ビットのRA
M1個で済むので、従来の16ビット構成時の約1/2
程度の回路素子を用いるだけでよい。
生する毎に、データを8ビットずつ2回に分けて加算処
理することにより、16ビットのデータに「1」を加算
したことになり、加算回路4やラッチ回路5は8ビット
分の構成で16ビットのデータを処理することができ、
しかも、積算メモリ1もデータI/Oが8ビットのRA
M1個で済むので、従来の16ビット構成時の約1/2
程度の回路素子を用いるだけでよい。
【0021】本発明は、上記実施例に限られるものでは
なく、カウント数が24ビットや32ビットのものにも
同様に適用することができ、例えばカウント数が24ビ
ットの場合、そのタイミングチャートは図3に示す通り
であり、この場合、従来の24ビット構成時の約1/3
程度の回路素子を用いるだけでよい。
なく、カウント数が24ビットや32ビットのものにも
同様に適用することができ、例えばカウント数が24ビ
ットの場合、そのタイミングチャートは図3に示す通り
であり、この場合、従来の24ビット構成時の約1/3
程度の回路素子を用いるだけでよい。
【0022】
【発明の効果】以上説明したように、本発明によれば、
使用する回路素子が、16ビット構成の場合には約1/
2近くに、また、24ビット構成の場合には約1/3近
くにそれぞれ低減することができ、それだけ、回路構成
が簡単になると共に、大幅のコストダウンが図れる。特
に、積算メモリとして使用する素子がRAMである場合
、容量がいくら大きくても入出力データは最大8ビット
であるため、アドレス方向でいくら余裕があっても2〜
3個必要であったが、これが1個で済むといった利点が
ある。
使用する回路素子が、16ビット構成の場合には約1/
2近くに、また、24ビット構成の場合には約1/3近
くにそれぞれ低減することができ、それだけ、回路構成
が簡単になると共に、大幅のコストダウンが図れる。特
に、積算メモリとして使用する素子がRAMである場合
、容量がいくら大きくても入出力データは最大8ビット
であるため、アドレス方向でいくら余裕があっても2〜
3個必要であったが、これが1個で済むといった利点が
ある。
【図1】本発明の一実施例に係るマルチチャンネルアナ
ライザの回路構成を示すブロック図である。
ライザの回路構成を示すブロック図である。
【図2】前記マルチチャンネルアナライザの動作説明の
ためのタイミングチャートである。
ためのタイミングチャートである。
【図3】他の実施例に係るタイミングチャートである。
【図4】従来例を示すブロック図である。
1…積算メモリ、4…加算回路。
Claims (1)
- 【請求項1】 入力された信号の大きさに対応するチ
ャンネルのデータに1を加算する機能と、それぞれのチ
ャンネルに対するデータを記憶する機能とを備えてなる
マルチチャンネルアナライザにおいて、カウントすべき
データを複数のブロックに分割し、複数回に分けて処理
するようにしたことを特徴とするマルチチャンネルアナ
ライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04332029A true JPH04332029A (ja) | 1992-11-19 |
JP3018332B2 JP3018332B2 (ja) | 2000-03-13 |
Family
ID=15038868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3130631A Expired - Fee Related JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3018332B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
JPS5667777A (en) * | 1979-11-09 | 1981-06-08 | Hitachi Medical Corp | Radioactive ray counter |
JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
-
1991
- 1991-05-03 JP JP3130631A patent/JP3018332B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
JPS5667777A (en) * | 1979-11-09 | 1981-06-08 | Hitachi Medical Corp | Radioactive ray counter |
JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
Also Published As
Publication number | Publication date |
---|---|
JP3018332B2 (ja) | 2000-03-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |