JPH04332029A - マルチチャンネルアナライザ - Google Patents
マルチチャンネルアナライザInfo
- Publication number
- JPH04332029A JPH04332029A JP13063191A JP13063191A JPH04332029A JP H04332029 A JPH04332029 A JP H04332029A JP 13063191 A JP13063191 A JP 13063191A JP 13063191 A JP13063191 A JP 13063191A JP H04332029 A JPH04332029 A JP H04332029A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- bits
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010354 integration Effects 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Measurement Of Radiation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチャンネルアナ
ライザに関する。
ライザに関する。
【０００２】
【従来の技術】マルチチャンネルアナライザは、入力さ
れた信号の大きさに対応するチャンネルのデータに１を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が１６〜２４
ビット必要とする場合が多く、汎用のＩＣやＲＡＭにお
けるデータ入出力は多くても８ビット単位である。
れた信号の大きさに対応するチャンネルのデータに１を
加算する機能と、それぞれのチャンネルに対するデータ
を記憶する機能とを備えてなるが、実際の回路構成とし
ては、各チャンネルの最大許容カウント数が１６〜２４
ビット必要とする場合が多く、汎用のＩＣやＲＡＭにお
けるデータ入出力は多くても８ビット単位である。
【０００３】従って、例えばｎビット（チャンネル）×
１６ビット（カウント数）のマルチチャンネルアナライ
ザは、従来、図４に示すように、ｎビット（チャンネル
）×８ビット（カウント数）のＲＡＭを２段に積み上げ
て構成されていた。
１６ビット（カウント数）のマルチチャンネルアナライ
ザは、従来、図４に示すように、ｎビット（チャンネル
）×８ビット（カウント数）のＲＡＭを２段に積み上げ
て構成されていた。
【０００４】すなわち、前記図４において、４１， ４
２はそれぞれアドレスがｎビット、カウント数が８ビッ
トのＲＡＭよりなる積算メモリで、積算メモリ４２は積
算メモリ４１に縦続するように配置されている。そして
、積算メモリ４１の入力側には、入力信号に対応したＡ
Ｄ変換後のチャンネル指定された信号ａを入力するため
のバッファ回路４３と、外部読み出し用チャンネル指定
信号ｂを入力するためのバッファ回路４４とが設けられ
ている。
２はそれぞれアドレスがｎビット、カウント数が８ビッ
トのＲＡＭよりなる積算メモリで、積算メモリ４２は積
算メモリ４１に縦続するように配置されている。そして
、積算メモリ４１の入力側には、入力信号に対応したＡ
Ｄ変換後のチャンネル指定された信号ａを入力するため
のバッファ回路４３と、外部読み出し用チャンネル指定
信号ｂを入力するためのバッファ回路４４とが設けられ
ている。
【０００５】また、各積算メモリ４１， ４２の出力側
には、それぞれ８ビットの加算回路４５， ４６、ラッ
チ回路４７， ４８およびバッファ回路４９， ５０が
設けられている。さらに、５１は積算メモリ４１， ４
２の出力側とラッチ回路４７， ４８の出力側との間を
結合するデータバス、５２は前記各素子を制御するタイ
ミングコントローラ、ｃは外部読み出しデータである。
には、それぞれ８ビットの加算回路４５， ４６、ラッ
チ回路４７， ４８およびバッファ回路４９， ５０が
設けられている。さらに、５１は積算メモリ４１， ４
２の出力側とラッチ回路４７， ４８の出力側との間を
結合するデータバス、５２は前記各素子を制御するタイ
ミングコントローラ、ｃは外部読み出しデータである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来構成のｎビット（チャンネル）×１６ビット（カウン
ト数）のマルチチャンネルアナライザにおいては、ｎビ
ット（チャンネル）×８ビットのものに比べて、ＲＡＭ
、加算回路、ラッチ回路など回路素子が２倍となり、そ
れだけ回路構成が複雑になると共に、コストアップとな
る。この傾向はカウウト数が２４ビットや３２ビットと
いうように増加するに伴って増大する。
来構成のｎビット（チャンネル）×１６ビット（カウン
ト数）のマルチチャンネルアナライザにおいては、ｎビ
ット（チャンネル）×８ビットのものに比べて、ＲＡＭ
、加算回路、ラッチ回路など回路素子が２倍となり、そ
れだけ回路構成が複雑になると共に、コストアップとな
る。この傾向はカウウト数が２４ビットや３２ビットと
いうように増加するに伴って増大する。
【０００７】本発明は、上述の事柄に留意してなされた
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
もので、その目的とするところは、カウント数が増大し
ても、回路素子の数を増大させる必要がない、簡易なマ
ルチチャンネルアナライザを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
、本発明においては、入力された信号の大きさに対応す
るチャンネルのデータに１を加算する機能と、それぞれ
のチャンネルに対するデータを記憶する機能とを備えて
なるマルチチャンネルアナライザにおいて、カウントす
べきデータを複数のブロックに分割し、複数回に分けて
処理するようにしている。
、本発明においては、入力された信号の大きさに対応す
るチャンネルのデータに１を加算する機能と、それぞれ
のチャンネルに対するデータを記憶する機能とを備えて
なるマルチチャンネルアナライザにおいて、カウントす
べきデータを複数のブロックに分割し、複数回に分けて
処理するようにしている。
【０００９】
【作用】上記構成のマルチチャンネルアナライザにおい
ては、例えばカウウト数が１６ビットのデータを処理す
る場合、このデータを２つに分割して上位８ビットデー
タと下位８ビットデータとし、これらの２つの８ビット
データについてそれぞれ加算処理を行うことにより、つ
まり、２回加算処理を行うことにより、１６ビットデー
タにそれぞれ１を加える処理を行うのである。このよう
にすれば、８ビットの構成で済み、回路素子の数を少な
くできる。
ては、例えばカウウト数が１６ビットのデータを処理す
る場合、このデータを２つに分割して上位８ビットデー
タと下位８ビットデータとし、これらの２つの８ビット
データについてそれぞれ加算処理を行うことにより、つ
まり、２回加算処理を行うことにより、１６ビットデー
タにそれぞれ１を加える処理を行うのである。このよう
にすれば、８ビットの構成で済み、回路素子の数を少な
くできる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１１】図１は、本発明に係るマルチチャンネルア
ナライザの構成例を示すもので、図示する例においては
、カウント数が１６ビットのものを示している。すなわ
ち、各チャンネルに対応した１６ビットのカウント数を
２ブロック（８ビット×２）に分け、積算メモリのアド
レス方向に１ビット加え、これにブロックの区別を割り
付けるようにしている。
ナライザの構成例を示すもので、図示する例においては
、カウント数が１６ビットのものを示している。すなわ
ち、各チャンネルに対応した１６ビットのカウント数を
２ブロック（８ビット×２）に分け、積算メモリのアド
レス方向に１ビット加え、これにブロックの区別を割り
付けるようにしている。
【００１２】より具体的に説明すると、前記図１におい
て、１は必要なチャンネルｎビットに１ビットを加えた
（ｎ＋１）ビットの各アドレスに対し、８ビットのデー
タ入出力機能を備えたＲＡＭよりなる積算メモリで、そ
の入力側には、入力信号に対応したＡＤ変換後のチャン
ネル指定された信号ａを入力するためのバッファ回路２
と、外部読み出し用チャンネル指定信号ｂを入力するた
めのバッファ回路３とが設けられている。
て、１は必要なチャンネルｎビットに１ビットを加えた
（ｎ＋１）ビットの各アドレスに対し、８ビットのデー
タ入出力機能を備えたＲＡＭよりなる積算メモリで、そ
の入力側には、入力信号に対応したＡＤ変換後のチャン
ネル指定された信号ａを入力するためのバッファ回路２
と、外部読み出し用チャンネル指定信号ｂを入力するた
めのバッファ回路３とが設けられている。
【００１３】そして、前記積算メモリ１の出力側には、
それぞれ８ビットの加算回路４、ラッチ回路５およびバ
ッファ回路６が設けられている。また、積算メモリ１の
出力側とラッチ回路５の出力側との間は、データバス７
によって結合されている。さらに、８は加算回路４のＣ
Ｏ（Ｃａｒｒｙ Ｏｕｔ）端子とＣＩ（Ｃａｒｒｙ
Ｉｎ ）端子との間に設けられる一時的な記憶を行う
フリップフロップ、９は前記各素子を制御するタイミン
グコントローラであり、ｃは外部読み出しデータである
。
それぞれ８ビットの加算回路４、ラッチ回路５およびバ
ッファ回路６が設けられている。また、積算メモリ１の
出力側とラッチ回路５の出力側との間は、データバス７
によって結合されている。さらに、８は加算回路４のＣ
Ｏ（Ｃａｒｒｙ Ｏｕｔ）端子とＣＩ（Ｃａｒｒｙ
Ｉｎ ）端子との間に設けられる一時的な記憶を行う
フリップフロップ、９は前記各素子を制御するタイミン
グコントローラであり、ｃは外部読み出しデータである
。
【００１４】次に、上記構成のマルチチャンネルアナラ
イザの動作を、図２に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
■〜■は、図１および図２に示した番号と対応している
。
イザの動作を、図２に示したタイミングチャートをも参
照しながら説明する。なお、以下の説明に出てくる番号
■〜■は、図１および図２に示した番号と対応している
。
【００１５】今、入力信号が発生すると、その信号の大
きさに対応したあるチャンネル（積算メモリ１のアドレ
ス）がチャンネル対応アドレス■によって指定され、ア
ドレスビット■によって、２ブロックに分けた８ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ１から対応する下位８ビットのデータが
メモリデータ出力■として読み出され、これが加算回路
４に入力される。
きさに対応したあるチャンネル（積算メモリ１のアドレ
ス）がチャンネル対応アドレス■によって指定され、ア
ドレスビット■によって、２ブロックに分けた８ビット
毎のカウントデータのうち、先ず下位ブロックが指定さ
れ、積算メモリ１から対応する下位８ビットのデータが
メモリデータ出力■として読み出され、これが加算回路
４に入力される。
【００１６】ここで、タイミングコントローラ９から「
１」■が出力され、これが加算回路４のＣＩ端子に入力
され、前記読み出された下位８ビットのデータに「１」
が加算され、その加算結果がラッチ回路５によってラッ
チされる。このとき、キャリー（桁上げ）があれば、フ
リップフロップ８をセットし、これに一時的に記憶され
る。
１」■が出力され、これが加算回路４のＣＩ端子に入力
され、前記読み出された下位８ビットのデータに「１」
が加算され、その加算結果がラッチ回路５によってラッ
チされる。このとき、キャリー（桁上げ）があれば、フ
リップフロップ８をセットし、これに一時的に記憶され
る。
【００１７】そして、前記ラッチ回路５の出力（ラッチ
データ出力）■は、データバス７を経て積算メモリ１に
送られて、同じアドレスに書き込まれる。これによって
、前記チャンネルの下位８ビットのデータに「１」が加
算されたことになる。
データ出力）■は、データバス７を経て積算メモリ１に
送られて、同じアドレスに書き込まれる。これによって
、前記チャンネルの下位８ビットのデータに「１」が加
算されたことになる。
【００１８】次に、前記アドレスビット■を上位ブロッ
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ１から対応する上位８ビットのデータ
がメモリデータ出力■として読み出され、これが加算回
路４に入力される。
ク指定に切り換えることによって、上位ブロックが指定
され、積算メモリ１から対応する上位８ビットのデータ
がメモリデータ出力■として読み出され、これが加算回
路４に入力される。
【００１９】そして、先程の下位ブロックの加算時にお
いてフリップフロップ８に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ８から出
力■が出力されて、これが前記読み出されたデータに対
して「１」が加えられ、その加算結果をラッチ回路５に
よってラッチした後、このラッチ回路５の出力■は、デ
ータバス７を経て積算メモリ１に送られて、同じアドレ
スに書き込まれる。
いてフリップフロップ８に記憶されているキャリーの有
無に対し、キャリーがあればフリップフロップ８から出
力■が出力されて、これが前記読み出されたデータに対
して「１」が加えられ、その加算結果をラッチ回路５に
よってラッチした後、このラッチ回路５の出力■は、デ
ータバス７を経て積算メモリ１に送られて、同じアドレ
スに書き込まれる。
【００２０】上述の実施例に示すように、入力信号が発
生する毎に、データを８ビットずつ２回に分けて加算処
理することにより、１６ビットのデータに「１」を加算
したことになり、加算回路４やラッチ回路５は８ビット
分の構成で１６ビットのデータを処理することができ、
しかも、積算メモリ１もデータＩ／Ｏが８ビットのＲＡ
Ｍ１個で済むので、従来の１６ビット構成時の約１／２
程度の回路素子を用いるだけでよい。
生する毎に、データを８ビットずつ２回に分けて加算処
理することにより、１６ビットのデータに「１」を加算
したことになり、加算回路４やラッチ回路５は８ビット
分の構成で１６ビットのデータを処理することができ、
しかも、積算メモリ１もデータＩ／Ｏが８ビットのＲＡ
Ｍ１個で済むので、従来の１６ビット構成時の約１／２
程度の回路素子を用いるだけでよい。
【００２１】本発明は、上記実施例に限られるものでは
なく、カウント数が２４ビットや３２ビットのものにも
同様に適用することができ、例えばカウント数が２４ビ
ットの場合、そのタイミングチャートは図３に示す通り
であり、この場合、従来の２４ビット構成時の約１／３
程度の回路素子を用いるだけでよい。
なく、カウント数が２４ビットや３２ビットのものにも
同様に適用することができ、例えばカウント数が２４ビ
ットの場合、そのタイミングチャートは図３に示す通り
であり、この場合、従来の２４ビット構成時の約１／３
程度の回路素子を用いるだけでよい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
使用する回路素子が、１６ビット構成の場合には約１／
２近くに、また、２４ビット構成の場合には約１／３近
くにそれぞれ低減することができ、それだけ、回路構成
が簡単になると共に、大幅のコストダウンが図れる。特
に、積算メモリとして使用する素子がＲＡＭである場合
、容量がいくら大きくても入出力データは最大８ビット
であるため、アドレス方向でいくら余裕があっても２〜
３個必要であったが、これが１個で済むといった利点が
ある。
使用する回路素子が、１６ビット構成の場合には約１／
２近くに、また、２４ビット構成の場合には約１／３近
くにそれぞれ低減することができ、それだけ、回路構成
が簡単になると共に、大幅のコストダウンが図れる。特
に、積算メモリとして使用する素子がＲＡＭである場合
、容量がいくら大きくても入出力データは最大８ビット
であるため、アドレス方向でいくら余裕があっても２〜
３個必要であったが、これが１個で済むといった利点が
ある。
【図１】本発明の一実施例に係るマルチチャンネルアナ
ライザの回路構成を示すブロック図である。
ライザの回路構成を示すブロック図である。
【図２】前記マルチチャンネルアナライザの動作説明の
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】他の実施例に係るタイミングチャートである。
【図４】従来例を示すブロック図である。
１…積算メモリ、４…加算回路。
Claims (1)
- 【請求項１】 入力された信号の大きさに対応するチ
ャンネルのデータに１を加算する機能と、それぞれのチ
ャンネルに対するデータを記憶する機能とを備えてなる
マルチチャンネルアナライザにおいて、カウントすべき
データを複数のブロックに分割し、複数回に分けて処理
するようにしたことを特徴とするマルチチャンネルアナ
ライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130631A JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04332029A true JPH04332029A (ja) | 1992-11-19 |
| JP3018332B2 JP3018332B2 (ja) | 2000-03-13 |
Family
ID=15038868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130631A Expired - Fee Related JP3018332B2 (ja) | 1991-05-03 | 1991-05-03 | マルチチャンネルアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018332B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
| JPS5667777A (en) * | 1979-11-09 | 1981-06-08 | Hitachi Medical Corp | Radioactive ray counter |
| JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
-
1991
- 1991-05-03 JP JP3130631A patent/JP3018332B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061962A (ja) * | 1973-09-29 | 1975-05-27 | ||
| JPS5667777A (en) * | 1979-11-09 | 1981-06-08 | Hitachi Medical Corp | Radioactive ray counter |
| JPS57101768A (en) * | 1980-12-16 | 1982-06-24 | Toshiba Corp | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018332B2 (ja) | 2000-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4229802A (en) | Digital adding device | |
| JPH04332029A (ja) | マルチチャンネルアナライザ | |
| EP0661820B1 (en) | Parallel-to-serial data conversion circuit | |
| US4841463A (en) | Nonrecursive digital filter | |
| EP0442220B1 (en) | Decoder | |
| JPS62252584A (ja) | デイスクユニツト制御装置 | |
| JPS59168543A (ja) | ２進−１０進変換回路 | |
| JP2599984B2 (ja) | 入力データのピーク値検出回路 | |
| JP3210356B2 (ja) | データのゼロ判定装置 | |
| JPH02185131A (ja) | カウンタ装置 | |
| CA1101557A (en) | Code-converter with preservation of parity | |
| JPH026683Y2 (ja) | ||
| SU1173405A1 (ru) | Многоканальное устройство дл ввода информации | |
| US4933894A (en) | Circuit and method for adding binary numbers with a difference of one or less | |
| JPH0896512A (ja) | Ｃｄプレーヤ | |
| SU531158A1 (ru) | Устройство дл обработки и сжати информации | |
| JPS61105640A (ja) | 並列補数回路 | |
| JPH01216639A (ja) | 多重化方式 | |
| JPH0426493B2 (ja) | ||
| JPS62198226A (ja) | パラレル・シリアル変換回路 | |
| JPH0191396A (ja) | シフトレジスタ | |
| JPS585838A (ja) | シフト回路 | |
| JPH0784939A (ja) | ダイレクトメモリアクセスコントローラ | |
| JPH0456518A (ja) | Ａ／ｄ変換ユニット | |
| JPS62151028A (ja) | デ−タ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |