JPH04328936A - 通信システム - Google Patents
通信システムInfo
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- JPH04328936A JPH04328936A JP3098422A JP9842291A JPH04328936A JP H04328936 A JPH04328936 A JP H04328936A JP 3098422 A JP3098422 A JP 3098422A JP 9842291 A JP9842291 A JP 9842291A JP H04328936 A JPH04328936 A JP H04328936A
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- Japan
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- signal
- communication
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- control microcomputer
- communication system
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Links
- 238000004891 communication Methods 0.000 title claims abstract description 134
- 230000005540 biological transmission Effects 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 31
- 238000012546 transfer Methods 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 101100172132 Mus musculus Eif3a gene Proteins 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 231100000741 direct peptid reactivity assay Toxicity 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/20—Arrangements for detecting or preventing errors in the information received using signal quality detector
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は電子機器の制御用マイク
ロコンピュータとその周辺デバイスとを接続するための
通信システムに関する。
ロコンピュータとその周辺デバイスとを接続するための
通信システムに関する。
【0002】
【従来の技術】近年、エンジン制御用, サスペンショ
ン制御用, エアコンディショナ等の種々の電子機器が
自動車に搭載されている。このような車載電子機器間の
通信ネットワークの伝送制御にはシステムの拡張性,伝
送制御の容易さなどからCSMA/CD方式がよく用い
られる (例えば、 Bosch社のCAN,マツダの
PALMNET など) 。
ン制御用, エアコンディショナ等の種々の電子機器が
自動車に搭載されている。このような車載電子機器間の
通信ネットワークの伝送制御にはシステムの拡張性,伝
送制御の容易さなどからCSMA/CD方式がよく用い
られる (例えば、 Bosch社のCAN,マツダの
PALMNET など) 。
【0003】また、これらのデータ通信装置の伝送制御
装置は上述のような種々の電子機器への搭載を容易とす
るために1チップIC化されるのが一般的である。従っ
て以下、これらのデータ通信装置の伝送制御装置を通信
用ICという。
装置は上述のような種々の電子機器への搭載を容易とす
るために1チップIC化されるのが一般的である。従っ
て以下、これらのデータ通信装置の伝送制御装置を通信
用ICという。
【0004】図14はたとえば特開昭61−19545
3号公報に開示されている従来の通信用ICの構成を示
すブロック図である。この従来例の構成では、送受信バ
ッファメモリとしてデュアルポートRAM(以下、 D
PRAMという) が用いられている。
3号公報に開示されている従来の通信用ICの構成を示
すブロック図である。この従来例の構成では、送受信バ
ッファメモリとしてデュアルポートRAM(以下、 D
PRAMという) が用いられている。
【0005】図14において、参照符号 100は通信
用ICを示しており、バス線路 (伝送路)101に接
続されている。 DPRAM102にはバス線路101 からのデータ転
送を管理して授受するIMP(インタフェイスマネッジ
メントプロセッサ)103が通信用IC 100内部の
パラレルバスで接続されており、また制御用マイクロコ
ンピュータ200 が外部パラレルバスで接続されてい
る。
用ICを示しており、バス線路 (伝送路)101に接
続されている。 DPRAM102にはバス線路101 からのデータ転
送を管理して授受するIMP(インタフェイスマネッジ
メントプロセッサ)103が通信用IC 100内部の
パラレルバスで接続されており、また制御用マイクロコ
ンピュータ200 が外部パラレルバスで接続されてい
る。
【0006】なお、上述のような制御用マイクロコンピ
ュータ200 と通信用IC 100との接続では、制
御用マイクロコンピュータ200 として8ビットマイ
クロコンピュータを用いる場合には、データバスが8本
,アドレスバスが8本, 制御線が4本の合計20本の
信号線が必要になり、データバスとアドレスバスとを多
重化したバスを用いたとしても12本の信号線が必要に
なる。
ュータ200 と通信用IC 100との接続では、制
御用マイクロコンピュータ200 として8ビットマイ
クロコンピュータを用いる場合には、データバスが8本
,アドレスバスが8本, 制御線が4本の合計20本の
信号線が必要になり、データバスとアドレスバスとを多
重化したバスを用いたとしても12本の信号線が必要に
なる。
【0007】次に、上述の特開昭61−195453号
公報に開示されている従来の通信用ICの動作について
説明する。
公報に開示されている従来の通信用ICの動作について
説明する。
【0008】図14において、バス線路101 から受
信されたデータ列 (以下、フレームという) は受信
機分岐105, 送信機分岐106, シフトレジ
スタ104 などを介してDPRAM102に格納され
る。制御用マイクロコンピュータ200 はこのDPR
AM102にアドレス信号線, データ信号線, 制御
信号線を接続することによって通信用IC 100を通
常のRAM とほぼ同様にリード/ライト動作すること
によりアクセスする。上述のようなDPRAM102を
用いて制御用マイクロコンピュータ200 と通信用I
C 100とのデータ転送を行う場合の制御用マイクロ
コンピュータ200 の通信制御手順を図15のフロー
チャートに示す。
信されたデータ列 (以下、フレームという) は受信
機分岐105, 送信機分岐106, シフトレジ
スタ104 などを介してDPRAM102に格納され
る。制御用マイクロコンピュータ200 はこのDPR
AM102にアドレス信号線, データ信号線, 制御
信号線を接続することによって通信用IC 100を通
常のRAM とほぼ同様にリード/ライト動作すること
によりアクセスする。上述のようなDPRAM102を
用いて制御用マイクロコンピュータ200 と通信用I
C 100とのデータ転送を行う場合の制御用マイクロ
コンピュータ200 の通信制御手順を図15のフロー
チャートに示す。
【0009】まず、ステップS00で制御用マイクロコ
ンピュータ200 からの送信要求の有無がチェックさ
れ、無ければ受信処理のステップS07以下の処理が行
われる。 送信要求がある場合には、IMP103からのDPRA
M102へのアクセスがステップS01で禁止され、制
御用マイクロコンピュータ200 からのDPRAM1
02に対するアクセスが可能であるか否かがステップS
02でチェックされる。このアクセスが不可能な場合は
処理が中断され、可能な場合はステップS03で送信デ
ータのDPRAM102への書込み処理が行われる。次
に、送信ステータスをセットする処理がステップS04
で、送信要求の処理がステップS05でそれぞれ行われ
、その後ステップS06でIMP103に対するアクセ
スが許可され、送信処理が終了する。
ンピュータ200 からの送信要求の有無がチェックさ
れ、無ければ受信処理のステップS07以下の処理が行
われる。 送信要求がある場合には、IMP103からのDPRA
M102へのアクセスがステップS01で禁止され、制
御用マイクロコンピュータ200 からのDPRAM1
02に対するアクセスが可能であるか否かがステップS
02でチェックされる。このアクセスが不可能な場合は
処理が中断され、可能な場合はステップS03で送信デ
ータのDPRAM102への書込み処理が行われる。次
に、送信ステータスをセットする処理がステップS04
で、送信要求の処理がステップS05でそれぞれ行われ
、その後ステップS06でIMP103に対するアクセ
スが許可され、送信処理が終了する。
【0010】また、伝送路101 からの受信は、受信
要求の有無がステップS07で確認され、要求があれば
DPRAM102への制御用マイクロコンピュータ20
0 からのアクセスが可能であるか否かがステップS0
8で判断される。アクセスが不可能であれば待機し、ア
クセスが可能になった後にステップS09で受信要求が
一旦クリアされた後にDPRAM102内の受信データ
がステップS10において読出される。
要求の有無がステップS07で確認され、要求があれば
DPRAM102への制御用マイクロコンピュータ20
0 からのアクセスが可能であるか否かがステップS0
8で判断される。アクセスが不可能であれば待機し、ア
クセスが可能になった後にステップS09で受信要求が
一旦クリアされた後にDPRAM102内の受信データ
がステップS10において読出される。
【0011】
【発明が解決しようとする課題】従来の通信用ICと制
御用マイクロコンピュータとの接続は以上のようにパラ
レルバスで接続されているため、接続に必要な信号用に
制御用マイクロコンピュータの入出力ポートを10数本
必要とする。従って、制御用マイクロコンピュータの入
出力ポートを増設する必要が生じる。
御用マイクロコンピュータとの接続は以上のようにパラ
レルバスで接続されているため、接続に必要な信号用に
制御用マイクロコンピュータの入出力ポートを10数本
必要とする。従って、制御用マイクロコンピュータの入
出力ポートを増設する必要が生じる。
【0012】従来例としての図14に示されている特開
昭61−195453号公報の発明を半導体化したIn
tel 社製の通信用ICであるi82526において
は、上述の問題点を通信用IC内に増設ポートを設ける
ことによって回避している。 しかし、電子機器の小型化のために1チップマイクロコ
ンピュータを利用する際にはその周辺機器として接続で
きなくなるという問題点がある。
昭61−195453号公報の発明を半導体化したIn
tel 社製の通信用ICであるi82526において
は、上述の問題点を通信用IC内に増設ポートを設ける
ことによって回避している。 しかし、電子機器の小型化のために1チップマイクロコ
ンピュータを利用する際にはその周辺機器として接続で
きなくなるという問題点がある。
【0013】また、一般的にマイクロコンピュータに内
蔵される同期式又は非同期式シリアル通信インタフェイ
ス (UART, USRT, SPI など) によ
り上述のような接続を行うことも可能ではあるが、通信
用ICのように送受信及びエラー管理などの動作状態管
理が必要な場合には、8ビット単位の無手順の情報交換
機能のみで実現することは困難である。
蔵される同期式又は非同期式シリアル通信インタフェイ
ス (UART, USRT, SPI など) によ
り上述のような接続を行うことも可能ではあるが、通信
用ICのように送受信及びエラー管理などの動作状態管
理が必要な場合には、8ビット単位の無手順の情報交換
機能のみで実現することは困難である。
【0014】本発明は上述のような問題を解決するため
なされたもので、マイクロコンピュータ内蔵のシリアル
通信インタフェイス機能 (以下、 SIOという)
を用いて通信用ICなどの動作状態管理が必要な周辺機
器用ICの制御を実現することを目的とする。
なされたもので、マイクロコンピュータ内蔵のシリアル
通信インタフェイス機能 (以下、 SIOという)
を用いて通信用ICなどの動作状態管理が必要な周辺機
器用ICの制御を実現することを目的とする。
【0015】
【課題を解決するための手段】本発明に係る通信システ
ムは、制御装置である制御用マイクロコンピュータと通
信装置である通信用ICとの接続を、通信用マイクロコ
ンピュータ内蔵SIO に加えて第1,第2,第3信号
であるREQ信号, INT信号, TXEN信号の
3本の制御信号を用い、第1信号と第2信号とを制御用
マイクロコンピュータと通信用ICとの相互間のアクセ
ス要求信号及びそれに対する応答信号として兼用すると
共に、第1信号と第2信号とのいずれか先に立上がった
方がアクセス要求信号として機能し、他方がその応答信
号として機能させる。
ムは、制御装置である制御用マイクロコンピュータと通
信装置である通信用ICとの接続を、通信用マイクロコ
ンピュータ内蔵SIO に加えて第1,第2,第3信号
であるREQ信号, INT信号, TXEN信号の
3本の制御信号を用い、第1信号と第2信号とを制御用
マイクロコンピュータと通信用ICとの相互間のアクセ
ス要求信号及びそれに対する応答信号として兼用すると
共に、第1信号と第2信号とのいずれか先に立上がった
方がアクセス要求信号として機能し、他方がその応答信
号として機能させる。
【0016】更に、通信用ICの動作状態を示すステー
タス情報をデータ転送時に最初に通信用ICから制御用
マイクロコンピュータ1へ転送するように構成してある
。
タス情報をデータ転送時に最初に通信用ICから制御用
マイクロコンピュータ1へ転送するように構成してある
。
【0017】
【作用】本発明における通信システムでは、制御用マイ
クロコンピュータから通信用ICへのアクセス要求信号
が通信用ICから制御用マイクロコンピュータへのアク
セス要求信号に対する応答信号としても使用され、また
逆に通信用ICから制御用マイクロコンピュータへのア
クセス要求信号が制御用マイクロコンピュータから通信
用ICへのアクセス要求信号に対する応答信号としても
使用されるので、制御信号の数が削減される。
クロコンピュータから通信用ICへのアクセス要求信号
が通信用ICから制御用マイクロコンピュータへのアク
セス要求信号に対する応答信号としても使用され、また
逆に通信用ICから制御用マイクロコンピュータへのア
クセス要求信号が制御用マイクロコンピュータから通信
用ICへのアクセス要求信号に対する応答信号としても
使用されるので、制御信号の数が削減される。
【0018】また、シリアル通信インタフェイス機能に
よる通信用ICと制御マイコンとのデータ転送シーケン
スの最初に必ず通信用ICのステータス情報が制御用マ
イクロコンピュータに転送されので、制御用マイクロコ
ンピュータが通信用ICの動作状態に対応した送信又は
受信処理が行われる。
よる通信用ICと制御マイコンとのデータ転送シーケン
スの最初に必ず通信用ICのステータス情報が制御用マ
イクロコンピュータに転送されので、制御用マイクロコ
ンピュータが通信用ICの動作状態に対応した送信又は
受信処理が行われる。
【0019】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【0020】図1及び図2は本発明の通信システムの一
実施例を示すブロック図であり、通信装置としての通信
用IC3と制御装置としての制御用マイクロコンピュー
タ1との構成を示している。なお、通信用IC3は伝送
路5に接続された一端末装置、即ち通信ネットワーク上
の一電子機器として構成されている。また、図1は主と
して制御用マイクロコンピュータ1と、通信用IC3の
左半部とを示し、図2は主として通信用IC3の右半部
と伝送路5とを示している。
実施例を示すブロック図であり、通信装置としての通信
用IC3と制御装置としての制御用マイクロコンピュー
タ1との構成を示している。なお、通信用IC3は伝送
路5に接続された一端末装置、即ち通信ネットワーク上
の一電子機器として構成されている。また、図1は主と
して制御用マイクロコンピュータ1と、通信用IC3の
左半部とを示し、図2は主として通信用IC3の右半部
と伝送路5とを示している。
【0021】本実施例では、制御用マイクロコンピュー
タ1と通信用IC3との接続には制御用マイクロコンピ
ュータ1のSIO(シリアル通信インタフェイス機能)
送信信号 (以下、RX信号という) 21と、通信
用IC3の SIO送信信号 (以下、TX信号という
)22と、前述のSIO の同期クロック (以下、S
CLKという) 23との3本の SIO信号と、通信
用IC3へTX信号の出力を許可する信号 (以下、T
XEN信号という) 24と、通信用IC3から制御用
マイクロコンピュータ1への要求信号 (以下、 IN
T信号という) 25と、制御用マイクロコンピュータ
1から通信用IC3への要求信号 (以下、REQ信号
という) 26との3本の制御信号とが用いられている
。また、通信用IC3の伝送路5との接続はドライバ4
1及びレシーバ42を介して通信用IC3内部の通信制
御手段391 により行われる。
タ1と通信用IC3との接続には制御用マイクロコンピ
ュータ1のSIO(シリアル通信インタフェイス機能)
送信信号 (以下、RX信号という) 21と、通信
用IC3の SIO送信信号 (以下、TX信号という
)22と、前述のSIO の同期クロック (以下、S
CLKという) 23との3本の SIO信号と、通信
用IC3へTX信号の出力を許可する信号 (以下、T
XEN信号という) 24と、通信用IC3から制御用
マイクロコンピュータ1への要求信号 (以下、 IN
T信号という) 25と、制御用マイクロコンピュータ
1から通信用IC3への要求信号 (以下、REQ信号
という) 26との3本の制御信号とが用いられている
。また、通信用IC3の伝送路5との接続はドライバ4
1及びレシーバ42を介して通信用IC3内部の通信制
御手段391 により行われる。
【0022】次に通信用IC3の内部構成について説明
する。この通信用IC3は図1及び図2のブロック図に
示されているように、バッファメモリ37を中心にして
、マイクロコンピュータインタフェイス部51と、通信
インタフェイス部52とにより構成されている。
する。この通信用IC3は図1及び図2のブロック図に
示されているように、バッファメモリ37を中心にして
、マイクロコンピュータインタフェイス部51と、通信
インタフェイス部52とにより構成されている。
【0023】マイクロコンピュータインタフェイス部5
1は、制御用マイクロコンピュータ1のSIO と通信
用IC3との間のデータの授受を行うシフトレジスタ3
1と、複数のメモリブロックからなるバッファメモリ3
7と、通信用IC3の動作状態を示すステータス情報を
格納するステータスレジスタ35と、シフトレジスタ3
1がアクセスするバッファメモリ37内部のメモリブロ
ックをステータスレジスタ35の内容に従って選択する
メモリブロック選択回路34と、シフトレジスタ31か
らのTX信号22の出力を許可するTX信号出力許可回
路32と、ステータスレジスタ35の内容又は REQ
信号26の状態に応じて INT信号25を生成する
INT信号生成回路33と、バッファメモリ37内部の
各メモリブロック内のアドレスを生成するメモリブロッ
ク内アドレス生成回路36等にて構成されている。
1は、制御用マイクロコンピュータ1のSIO と通信
用IC3との間のデータの授受を行うシフトレジスタ3
1と、複数のメモリブロックからなるバッファメモリ3
7と、通信用IC3の動作状態を示すステータス情報を
格納するステータスレジスタ35と、シフトレジスタ3
1がアクセスするバッファメモリ37内部のメモリブロ
ックをステータスレジスタ35の内容に従って選択する
メモリブロック選択回路34と、シフトレジスタ31か
らのTX信号22の出力を許可するTX信号出力許可回
路32と、ステータスレジスタ35の内容又は REQ
信号26の状態に応じて INT信号25を生成する
INT信号生成回路33と、バッファメモリ37内部の
各メモリブロック内のアドレスを生成するメモリブロッ
ク内アドレス生成回路36等にて構成されている。
【0024】また、通信インタフェイス部52は、伝送
路5にドライバ41, レシーバ42を介して通信デー
タ列 (以下、フレームといい、図3にその一例を示す
) の送信又は受信を行う通信制御手段391 と、送
信又は受信時の通信エラーを検出するエラー検出手段3
92 と、エラー情報及び送信又は受信したフレームの
バッファメモリ37への格納, 読出しを制御し且つそ
の際の動作状態をステータスレジスタ35に転送して格
納させるバッファメモリ周辺制御手段38等にて構成さ
れている。
路5にドライバ41, レシーバ42を介して通信デー
タ列 (以下、フレームといい、図3にその一例を示す
) の送信又は受信を行う通信制御手段391 と、送
信又は受信時の通信エラーを検出するエラー検出手段3
92 と、エラー情報及び送信又は受信したフレームの
バッファメモリ37への格納, 読出しを制御し且つそ
の際の動作状態をステータスレジスタ35に転送して格
納させるバッファメモリ周辺制御手段38等にて構成さ
れている。
【0025】次に図1及び図2のブロック図に示されて
いるような構成の本発明システムの動作について説明す
る。
いるような構成の本発明システムの動作について説明す
る。
【0026】なお、図3は伝送路5上で扱われるフレー
ムフォーマットの例を示す模式図であり、各フレームは
それぞれが1バイト(8ビット) のn個の単位データ
にて構成されている。具体的には、データ1, 2,
3の3バイトは制御データ,データ4, 5…nは通信
データである。
ムフォーマットの例を示す模式図であり、各フレームは
それぞれが1バイト(8ビット) のn個の単位データ
にて構成されている。具体的には、データ1, 2,
3の3バイトは制御データ,データ4, 5…nは通信
データである。
【0027】また、図4は制御用マイクロコンピュータ
1と通信用IC3との間の SIO転送タイミングの一
例を示すタイミングチャートであり、図4(a) に示
されているSCLK23の各クロックに同期して転送デ
ータの各1ビットが図4(b) に示す如くRX信号2
1またはTX信号22として制御用マイクロコンピュー
タ1から通信用IC3へ、または通信用IC3から制御
用マイクロコンピュータ1へ転送される。
1と通信用IC3との間の SIO転送タイミングの一
例を示すタイミングチャートであり、図4(a) に示
されているSCLK23の各クロックに同期して転送デ
ータの各1ビットが図4(b) に示す如くRX信号2
1またはTX信号22として制御用マイクロコンピュー
タ1から通信用IC3へ、または通信用IC3から制御
用マイクロコンピュータ1へ転送される。
【0028】以下、上述の各フォーマットを利用した場
合の図1及び図2に示す構成例における送受信時の制御
用マイクロコンピュータ1と通信用IC3との間でのS
IO によるデータ転送手順について説明する。
合の図1及び図2に示す構成例における送受信時の制御
用マイクロコンピュータ1と通信用IC3との間でのS
IO によるデータ転送手順について説明する。
【0029】まず、制御用マイクロコンピュータ1から
伝送路5へ任意のフレームを送出する場合の手順につい
てそれを示す図5のタイミングチャートを参照して説明
する。
伝送路5へ任意のフレームを送出する場合の手順につい
てそれを示す図5のタイミングチャートを参照して説明
する。
【0030】制御用マイクロコンピュータ1はまずアク
セスの要求信号として、図5(a) に示す如く、 R
EQ信号26を立上げて通信用IC3に送信要求を伝達
する。この REQ信号26は INT生成回路33に
受取られ、図5(b) 示す如く、それに対する確認信
号として INT信号25が立上げられる。次に、通信
用IC3はステータスレジスタ35の内容をメモリブロ
ック選択回路34とシフトレジスタ31とを経由して、
図5(e) に示す如く、TX信号22により制御用マ
イクロコンピュータ1に転送する。
セスの要求信号として、図5(a) に示す如く、 R
EQ信号26を立上げて通信用IC3に送信要求を伝達
する。この REQ信号26は INT生成回路33に
受取られ、図5(b) 示す如く、それに対する確認信
号として INT信号25が立上げられる。次に、通信
用IC3はステータスレジスタ35の内容をメモリブロ
ック選択回路34とシフトレジスタ31とを経由して、
図5(e) に示す如く、TX信号22により制御用マ
イクロコンピュータ1に転送する。
【0031】図6はステータスレジスタ35の内容の一
例を示す模式図である。ステータスレジスタ35は図6
に示されているように本実施例では8ビット構成であり
、伝送路5からのフレーム受信完了を示す受信完了フラ
グ(D2),送信バッファが空き状態であることを示す
送信バッファエンプティフラグ(D3),受信フレーム
が連続していて受信バッファがフル状態であるにも拘わ
らず更に受信フレームが伝送路5から入力された場合に
セットされるオーバーラン発生フラグ(D4),送信エ
ラー及び受信エラーの発生を示す送信エラー発生フラグ
(D1)及び受信エラー発生フラグ(D0)などの通信
用IC3の動作状態を示す種々のフラグにより構成され
ている。
例を示す模式図である。ステータスレジスタ35は図6
に示されているように本実施例では8ビット構成であり
、伝送路5からのフレーム受信完了を示す受信完了フラ
グ(D2),送信バッファが空き状態であることを示す
送信バッファエンプティフラグ(D3),受信フレーム
が連続していて受信バッファがフル状態であるにも拘わ
らず更に受信フレームが伝送路5から入力された場合に
セットされるオーバーラン発生フラグ(D4),送信エ
ラー及び受信エラーの発生を示す送信エラー発生フラグ
(D1)及び受信エラー発生フラグ(D0)などの通信
用IC3の動作状態を示す種々のフラグにより構成され
ている。
【0032】制御用マイクロコンピュータ1は前述のス
テータスレジスタ35の各フラグをチェックし、送信バ
ッファエンプティフラグ(D3)のみがセットされてい
る場合には図3に示されているフレームをデータ1から
データnまでの単位データに分割し、図5(f) に示
す如く、RX信号21により通信用IC3ヘ転送する。
テータスレジスタ35の各フラグをチェックし、送信バ
ッファエンプティフラグ(D3)のみがセットされてい
る場合には図3に示されているフレームをデータ1から
データnまでの単位データに分割し、図5(f) に示
す如く、RX信号21により通信用IC3ヘ転送する。
【0033】制御用マイクロコンピュータ1はステータ
スの受信処理に際して、連続するTX信号22を受信で
きない期間は、図5(c) に示す如く、TXEN信号
24を論理0にして通信用IC3からのTX信号22の
出力を禁止する。
スの受信処理に際して、連続するTX信号22を受信で
きない期間は、図5(c) に示す如く、TXEN信号
24を論理0にして通信用IC3からのTX信号22の
出力を禁止する。
【0034】通信用IC3内部では、RX信号による転
送データはシフトレジスタ31を経由してメモリブロッ
ク選択回路34が指定するバッファメモリ37内部のメ
モリブロックに格納される。
送データはシフトレジスタ31を経由してメモリブロッ
ク選択回路34が指定するバッファメモリ37内部のメ
モリブロックに格納される。
【0035】たとえば、第1メモリブロック371 を
伝送路5上への送信バッファとして利用する場合には、
メモリブロック選択回路34はシフトレジスタ31内の
単位データを第1メモリブロック371 に転送して格
納する。この際、メモリブロック内アドレス生成回路3
6はシフトレジスタ31内の単位データが転送される都
度アドレス値をカウントアップし、単位データがデータ
1からデータnまでシーケンシャルに第1メモリブロッ
ク371 に格納されるよう制御する。
伝送路5上への送信バッファとして利用する場合には、
メモリブロック選択回路34はシフトレジスタ31内の
単位データを第1メモリブロック371 に転送して格
納する。この際、メモリブロック内アドレス生成回路3
6はシフトレジスタ31内の単位データが転送される都
度アドレス値をカウントアップし、単位データがデータ
1からデータnまでシーケンシャルに第1メモリブロッ
ク371 に格納されるよう制御する。
【0036】なお、メモリブロック内アドレス生成回路
36は INT信号25の立上りの都度リセットされ、
INT信号25の立上りから立下りまでの期間に1フ
レーム分のデータ列を順次メモリブロックに格納するた
めのアドレッシングを行う。
36は INT信号25の立上りの都度リセットされ、
INT信号25の立上りから立下りまでの期間に1フ
レーム分のデータ列を順次メモリブロックに格納するた
めのアドレッシングを行う。
【0037】通信用IC3は、1フレーム分のデータ列
が一旦バッファメモリ37内の第1メモリブロック37
1 に格納された後、転送処理の終了を REQ信号2
6の立下りにより検出し、第1メモリブロック371
に格納された1フレーム分のデータ列をバッファメモリ
周辺制御手段38, 通信制御手段391 及びドライ
バ41を介して伝送路5上に送出する。
が一旦バッファメモリ37内の第1メモリブロック37
1 に格納された後、転送処理の終了を REQ信号2
6の立下りにより検出し、第1メモリブロック371
に格納された1フレーム分のデータ列をバッファメモリ
周辺制御手段38, 通信制御手段391 及びドライ
バ41を介して伝送路5上に送出する。
【0038】図5(a) 及び(b) に示されている
ように、通信用IC3は REQ信号26の立下がり検
出後に INT信号25を立下げ、これにより一連の転
送処理を完了する。
ように、通信用IC3は REQ信号26の立下がり検
出後に INT信号25を立下げ、これにより一連の転
送処理を完了する。
【0039】以上が通常送信時の動作である。以下に、
伝送路5上のフレームを受信する動作について、受信用
バッファとして第2メモリブロック372を使用する場
合について説明する。
伝送路5上のフレームを受信する動作について、受信用
バッファとして第2メモリブロック372を使用する場
合について説明する。
【0040】伝送路5上を送信されてきたフレームはレ
シーバ42, 通信制御手段392 及びバッファメモ
リ制御手段38を介して一旦第2メモリブロック372
に格納される。格納処理の終了後、通信用IC3は第
2メモリブロック372 の内容を制御用マイクロコン
ピュータ1に転送する。図7はこの受信時の転送手順を
示すタイミングチャートである。
シーバ42, 通信制御手段392 及びバッファメモ
リ制御手段38を介して一旦第2メモリブロック372
に格納される。格納処理の終了後、通信用IC3は第
2メモリブロック372 の内容を制御用マイクロコン
ピュータ1に転送する。図7はこの受信時の転送手順を
示すタイミングチャートである。
【0041】通信用IC3は、図7(a) に示す如く
、 INT信号25を立上げて制御用マイクロコンピュ
ータ1にアクセスを要求する。制御用マイクロコンピュ
ータ1は INT信号25の立上りを検出するとそれに
対する応答信号として、図7(b) に示す如く、 R
EQ信号26を立上げる。通信用IC3は、図7(c)
に示されているTXEN信号24が論理”1” であ
れば、図7(e) に示されているTX信号22により
まずステータスレジスタ35の内容 (ステータス)
を送出する。制御用マイクロコンピュータ1はステータ
スを受信後、図6に示されているステータスレジスタ3
5の各フラグをチェックし、受信完了フラグ(D2)が
セットされていることを検出すればステータスに続いて
TX信号22の受信処理を行う。これにより、データ1
, 2, 3…が通信用IC3から制御用マイクロコン
ピュータ1へ順次転送される。
、 INT信号25を立上げて制御用マイクロコンピュ
ータ1にアクセスを要求する。制御用マイクロコンピュ
ータ1は INT信号25の立上りを検出するとそれに
対する応答信号として、図7(b) に示す如く、 R
EQ信号26を立上げる。通信用IC3は、図7(c)
に示されているTXEN信号24が論理”1” であ
れば、図7(e) に示されているTX信号22により
まずステータスレジスタ35の内容 (ステータス)
を送出する。制御用マイクロコンピュータ1はステータ
スを受信後、図6に示されているステータスレジスタ3
5の各フラグをチェックし、受信完了フラグ(D2)が
セットされていることを検出すればステータスに続いて
TX信号22の受信処理を行う。これにより、データ1
, 2, 3…が通信用IC3から制御用マイクロコン
ピュータ1へ順次転送される。
【0042】なお、上述の受信処理に際しては、制御用
マイクロコンピュータ1は受信処理が不能な状態の場合
に図7(c) に示されているTXEN信号24を立下
げて論理1にすることにより、図7(e) に示されて
いるTX信号22の送出を禁止することができる。
マイクロコンピュータ1は受信処理が不能な状態の場合
に図7(c) に示されているTXEN信号24を立下
げて論理1にすることにより、図7(e) に示されて
いるTX信号22の送出を禁止することができる。
【0043】通信用IC3内部でのデータ転送処理では
、ステータスレジスタ35の受信完了フラグ(D2)が
セットされていることにより第2メモリブロック372
がメモリブロック選択回路34を選択し、その内容を
メモリブロック内アドレス生成回路36により生成され
るアドレス値に応じて順次シフトレジスタ31及びTX
信号22を介して制御用マイクロコンピュータ1に送出
する。
、ステータスレジスタ35の受信完了フラグ(D2)が
セットされていることにより第2メモリブロック372
がメモリブロック選択回路34を選択し、その内容を
メモリブロック内アドレス生成回路36により生成され
るアドレス値に応じて順次シフトレジスタ31及びTX
信号22を介して制御用マイクロコンピュータ1に送出
する。
【0044】このような一連の転送処理は INT信号
25の立上げにより制御用マイクロコンピュータ1に通
報され、制御用マイクロコンピュータ1が INT信号
25の立下りを検出して REQ信号を立下げることに
より完了する。
25の立上げにより制御用マイクロコンピュータ1に通
報され、制御用マイクロコンピュータ1が INT信号
25の立下りを検出して REQ信号を立下げることに
より完了する。
【0045】以上の説明は通常の送受信時の制御用マイ
クロコンピュータ1と通信用IC3との間のデータ転送
の例であるが、制御用マイクロコンピュータ1と通信用
IC3とからアクセス要求がほぼ同時に発生して競合し
た場合の動作について以下に説明する。
クロコンピュータ1と通信用IC3との間のデータ転送
の例であるが、制御用マイクロコンピュータ1と通信用
IC3とからアクセス要求がほぼ同時に発生して競合し
た場合の動作について以下に説明する。
【0046】図8は制御用マイクロコンピュータ1と通
信用IC3とからアクセス要求がほぼ同時に発生して競
合した場合の動作説明のためのタイミングチャートであ
る。
信用IC3とからアクセス要求がほぼ同時に発生して競
合した場合の動作説明のためのタイミングチャートであ
る。
【0047】たとえば、図8(a) 及び(b) に示
されているように、制御用マイクロコンピュータ1から
のアクセス要求により REQ信号26が INT信号
25よりも先に立上った場合においても、図6に示され
ているステータスの受信完了フラグ(D2)がセットさ
れていれば、通信用IC3は受信フレームの制御用マイ
クロコンピュータ1への転送を優先して行う。制御用マ
イクロコンピュータ1はステータスレジスタ35の各フ
ラグのビットをチェックすることによってアクセスの競
合を検知し、通信用IC3からの転送データの受信処理
を行う。
されているように、制御用マイクロコンピュータ1から
のアクセス要求により REQ信号26が INT信号
25よりも先に立上った場合においても、図6に示され
ているステータスの受信完了フラグ(D2)がセットさ
れていれば、通信用IC3は受信フレームの制御用マイ
クロコンピュータ1への転送を優先して行う。制御用マ
イクロコンピュータ1はステータスレジスタ35の各フ
ラグのビットをチェックすることによってアクセスの競
合を検知し、通信用IC3からの転送データの受信処理
を行う。
【0048】以上のように、基本的には制御用マイクロ
コンピュータ1のアクセス要求である REQ信号26
と通信用IC3のアクセス要求である INT信号25
とのいずれか立上りが早い方がアクセス権を獲得するが
、競合した場合には制御用マイクロコンピュータ1がス
テータスレジスタ35の各フラグをチェックしてアクセ
スの競合が発生している状態を検知し、この場合にはア
クセス権を一旦放棄することにより、この状態を回避す
ることができる。
コンピュータ1のアクセス要求である REQ信号26
と通信用IC3のアクセス要求である INT信号25
とのいずれか立上りが早い方がアクセス権を獲得するが
、競合した場合には制御用マイクロコンピュータ1がス
テータスレジスタ35の各フラグをチェックしてアクセ
スの競合が発生している状態を検知し、この場合にはア
クセス権を一旦放棄することにより、この状態を回避す
ることができる。
【0049】なお、上述の実施例では伝送路5上との間
で送受信フレームを授受する手順を示したが、図2に示
されているようなエラー検出手段392 を有する通信
用IC3では、このエラー検出手段392 により検出
されたエラー情報をバッファメモリ内の特定のメモリブ
ロックに格納することにより上述の実施例と同じ手順で
制御用マイクロコンピュータ1がエラー情報を読出すこ
とが可能である。
で送受信フレームを授受する手順を示したが、図2に示
されているようなエラー検出手段392 を有する通信
用IC3では、このエラー検出手段392 により検出
されたエラー情報をバッファメモリ内の特定のメモリブ
ロックに格納することにより上述の実施例と同じ手順で
制御用マイクロコンピュータ1がエラー情報を読出すこ
とが可能である。
【0050】たとえば、エラー情報を図9及び図10の
模式図にそれぞれ示すように、伝送路5からの受信時の
エラー (以下、受信エラーという)と伝送路5への送
信時のエラー (以下、送信エラーという) とに分割
し、受信エラー情報は第n−1メモリブロック373
に、送信エラー情報は第nメモリブロック374 にそ
れぞれバッファメモリ周辺制御手段38を介して格納す
るように構成する。このような構成を採る場合には、制
御用マイクロコンピュータ1から通信用IC3をアクセ
スした場合には図11のタイミングチャートに、通信用
IC3から制御用マイクロコンピュータ1をアクセスし
た場合には図12のタイミングチャートにそれぞれ示さ
れている転送タイミングで上述の実施例の場合と同様に
エラー情報を通信用IC3から制御用マイクロコンピュ
ータ1に転送することが可能である。
模式図にそれぞれ示すように、伝送路5からの受信時の
エラー (以下、受信エラーという)と伝送路5への送
信時のエラー (以下、送信エラーという) とに分割
し、受信エラー情報は第n−1メモリブロック373
に、送信エラー情報は第nメモリブロック374 にそ
れぞれバッファメモリ周辺制御手段38を介して格納す
るように構成する。このような構成を採る場合には、制
御用マイクロコンピュータ1から通信用IC3をアクセ
スした場合には図11のタイミングチャートに、通信用
IC3から制御用マイクロコンピュータ1をアクセスし
た場合には図12のタイミングチャートにそれぞれ示さ
れている転送タイミングで上述の実施例の場合と同様に
エラー情報を通信用IC3から制御用マイクロコンピュ
ータ1に転送することが可能である。
【0051】次に、制御用マイクロコンピュータ1の通
信制御処理の手順をそのフローチャートを示す図13を
参照して説明する。
信制御処理の手順をそのフローチャートを示す図13を
参照して説明する。
【0052】まず、制御用マイクロコンピュータ1は自
己の送信要求の有無をステップS20で確認し、有れば
ステップS22で REQ信号26を立上げた後、ステ
ップS23で応答信号である INT信号25の立上り
を検出してステータスチェック動作に移る。また、ステ
ップS20で送信要求が無かった場合には、ステップS
21で通信用IC3からの受信要求である INT信号
25が立上っているか否かを確認し、立上っていればそ
れに対する応答としてステップS24で REQ信号2
6を立上げた後、ステップS25以下のステータスチェ
ックを開始する。
己の送信要求の有無をステップS20で確認し、有れば
ステップS22で REQ信号26を立上げた後、ステ
ップS23で応答信号である INT信号25の立上り
を検出してステータスチェック動作に移る。また、ステ
ップS20で送信要求が無かった場合には、ステップS
21で通信用IC3からの受信要求である INT信号
25が立上っているか否かを確認し、立上っていればそ
れに対する応答としてステップS24で REQ信号2
6を立上げた後、ステップS25以下のステータスチェ
ックを開始する。
【0053】ステップS21において受信要求が無かっ
た場合には処理を終了する。ステップS25のステータ
スチェック1は図6の受信完了フラグ(D2)のチェッ
クを行う処理である。この結果、受信完了状態であれば
受信フレームの転送処理のステップS31が行われる。 ステップS25の条件が成立しない場合には、ステップ
S26で送信バッファエンプティフラグ(D3)のチェ
ックが行われる。送信バッファエンプティフラグ(D3
)がセット状態であり且つステップS20で送信要求が
有る場合には送信フレームの転送の処理のステップS3
0へ移る。
た場合には処理を終了する。ステップS25のステータ
スチェック1は図6の受信完了フラグ(D2)のチェッ
クを行う処理である。この結果、受信完了状態であれば
受信フレームの転送処理のステップS31が行われる。 ステップS25の条件が成立しない場合には、ステップ
S26で送信バッファエンプティフラグ(D3)のチェ
ックが行われる。送信バッファエンプティフラグ(D3
)がセット状態であり且つステップS20で送信要求が
有る場合には送信フレームの転送の処理のステップS3
0へ移る。
【0054】ステップS26での条件が成立しない場合
にはエラー発生と判断され、ステップS27でエラーモ
ードの判定が行われる。受信エラー発生フラグ(D0)
又はオーバーラン発生フラグ(D4)がセットされてい
る場合はステップS28で、送信エラー発生フラグ(D
1)がセットされている場合はステップS29で、それ
ぞれの状態に応じたエラー情報の取込みが上述の実施例
の場合と同様に行われる。
にはエラー発生と判断され、ステップS27でエラーモ
ードの判定が行われる。受信エラー発生フラグ(D0)
又はオーバーラン発生フラグ(D4)がセットされてい
る場合はステップS28で、送信エラー発生フラグ(D
1)がセットされている場合はステップS29で、それ
ぞれの状態に応じたエラー情報の取込みが上述の実施例
の場合と同様に行われる。
【0055】上述のいずれの処理が行われる場合でも、
REQ信号26がステップS32で立下げられて一連
の処理が終了する。
REQ信号26がステップS32で立下げられて一連
の処理が終了する。
【0056】この図13に示されているフローチャート
は制御用マイクロコンピュータ1のソフトウェアの通信
制御部分をサブルーチン化したものであり、上述の一連
の処理を周期的に実行することにより、通信用IC3の
動作管理が制御用マイクロコンピュータ1のソフトウェ
ア制御により容易に実現できる。
は制御用マイクロコンピュータ1のソフトウェアの通信
制御部分をサブルーチン化したものであり、上述の一連
の処理を周期的に実行することにより、通信用IC3の
動作管理が制御用マイクロコンピュータ1のソフトウェ
ア制御により容易に実現できる。
【0057】
【発明の効果】以上に詳述したように、本発明の通信シ
ステムによれば、通信用ICの内部のバッファメモリを
複数に分割して使用し、通信用ICの動作状態を示すス
テータスレジスタの内容により必要なメモリ空間へマイ
クロコンピュータ内蔵のSIO で自動的にアクセスで
きるように構成したため、SIO信号に加えて3本の制
御信号のみで通信用ICの動作管理を実現できる。
ステムによれば、通信用ICの内部のバッファメモリを
複数に分割して使用し、通信用ICの動作状態を示すス
テータスレジスタの内容により必要なメモリ空間へマイ
クロコンピュータ内蔵のSIO で自動的にアクセスで
きるように構成したため、SIO信号に加えて3本の制
御信号のみで通信用ICの動作管理を実現できる。
【0058】また、通信用ICと制御用マイクロコンピ
ュータとの間のデータ転送の最初にステータスレジスタ
の内容を制御用マイクロコンピュータに転送することに
よって、通信用ICと制御用マイクロコンピュータとの
アクセスの競合も回避できる。
ュータとの間のデータ転送の最初にステータスレジスタ
の内容を制御用マイクロコンピュータに転送することに
よって、通信用ICと制御用マイクロコンピュータとの
アクセスの競合も回避できる。
【図1】本発明の通信システムの一実施例を示すブロッ
ク図である。
ク図である。
【図2】本発明の通信システムの一実施例を示すブロッ
ク図である。
ク図である。
【図3】伝送路上で扱われるフレームフォーマットの例
を示す模式図である。
を示す模式図である。
【図4】制御用マイクロコンピュータと通信用ICとの
間の SIO転送タイミングの一例を示すタイミングチ
ャートである。
間の SIO転送タイミングの一例を示すタイミングチ
ャートである。
【図5】制御用マイクロコンピュータから伝送路へ任意
のフレームを送出する場合の手順を示すタイミングチャ
ートである。
のフレームを送出する場合の手順を示すタイミングチャ
ートである。
【図6】ステータスレジスタの内容の一例を示す模式図
である。
である。
【図7】受信時の転送手順を示すタイミングチャートで
ある。
ある。
【図8】制御用マイクロコンピュータと通信用ICとか
らアクセス要求がほぼ同時に発生して競合した場合の動
作説明のためのタイミングチャートである。
らアクセス要求がほぼ同時に発生して競合した場合の動
作説明のためのタイミングチャートである。
【図9】受信エラー情報の内容の一例を示す模式図であ
る。
る。
【図10】送信エラー情報の内容の一例を示す模式図で
ある。
ある。
【図11】制御用マイクロコンピュータから通信用IC
をアクセスした場合のエラー情報の手順を示すタイミン
グチャートである。
をアクセスした場合のエラー情報の手順を示すタイミン
グチャートである。
【図12】通信用ICから制御用マイクロコンピュータ
をアクセスした場合のエラー情報の手順を示すタイミン
グチャートである。
をアクセスした場合のエラー情報の手順を示すタイミン
グチャートである。
【図13】制御用マイクロコンピュータの通信制御処理
の手順を示すフローチャートである。
の手順を示すフローチャートである。
【図14】従来例の一例としての特開昭61−1954
53号公報に開示されている通信用ICの構成を示すブ
ロック図である。
53号公報に開示されている通信用ICの構成を示すブ
ロック図である。
【図15】従来例の通信用ICの通信制御手順を示すフ
ローチャートである。
ローチャートである。
1 制御用マイクロコンピュータ3 通信
用IC 24 TXEN信号 25 INT信号 26 REQ信号 31 シフトレジスタ 33 INT信号生成回路 34 メモリブロック選択回路 35 ステータスレジスタ 36 メモリブロック内アドレス生成回路37
バッファメモリ 38 バッファメモリ周辺制御手段391
通信制御手段 392 エラー検出手段
用IC 24 TXEN信号 25 INT信号 26 REQ信号 31 シフトレジスタ 33 INT信号生成回路 34 メモリブロック選択回路 35 ステータスレジスタ 36 メモリブロック内アドレス生成回路37
バッファメモリ 38 バッファメモリ周辺制御手段391
通信制御手段 392 エラー検出手段
Claims (6)
- 【請求項1】 外部に接続された制御装置により制御
され、複数の単位データによりそれぞれが構成される複
数のデータ列を連続的に入出力する手段と、前記データ
列を複数個格納する記憶手段とを有する通信装置の通信
システムにおいて、前記制御装置が前記通信装置へアク
セスを要求する場合は、前記制御装置が第1の信号を出
力し、前記通信装置は前記第1信号に対する応答信号と
して第2信号を出力することにより、また前記通信装置
が前記制御装置へアクセスを要求する場合は、前記通信
装置が前記第2信号を出力し、前記制御装置は前記第2
信号に対する応答信号として前記第1信号を出力するこ
とによりそれぞれアクセス権が確立し、アクセス権が確
立した後に、第3信号により前記通信装置との間のデー
タ列の転送時の単位データ毎の同期を確立して前記制御
装置と前記通信装置との間でデータ列の相互転送を行う
べくなしてあることを特徴とする通信システム。 - 【請求項2】 前記第1信号と前記第2信号とは、立
上りの早い一方の信号が転送要求信号としてアクセス権
を獲得し、他方が前記転送要求信号に対する応答信号と
して立上がるべくなしてあることを特徴とする請求項1
に記載の通信システム。 - 【請求項3】 前記第1信号及び前記第2信号による
アクセス要求とそれに対する応答とが確立されてアクセ
ス権が決定した状態において、最初に前記通信装置の動
作状態を示す情報が前記制御装置へ転送された後、前記
通信装置の送信または受信の動作状態に従った方向へデ
ータ列の転送を行うべくなしてあることを特徴とする請
求項2に記載の通信システム。 - 【請求項4】 データ転送が完了した時点で前記転送
要求信号が立下げられ、その後前記応答信号が立下げら
れることにより一連のデータ転送処理を完了すべくなし
てあることを特徴とする請求項3に記載の通信システム
。 - 【請求項5】 前記通信装置の動作状態を示す情報に
より前記記憶手段から読出すべきデータ列を自動選択す
る手段を有することを特徴とする請求項1乃至4に記載
の通信システム。 - 【請求項6】 前記各単位データをシリアルデータに
置換して転送するシフトレジスタを備えたことを特徴と
する請求項1乃至4に記載の通信システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098422A JP2598178B2 (ja) | 1991-04-30 | 1991-04-30 | 通信システム |
US07/869,339 US5367644A (en) | 1991-04-30 | 1992-04-16 | Communication system |
FR9205358A FR2676131B1 (fr) | 1991-04-30 | 1992-04-30 | Systeme de communication. |
DE4214303A DE4214303C2 (de) | 1991-04-30 | 1992-04-30 | Kommunikationssystem |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3098422A JP2598178B2 (ja) | 1991-04-30 | 1991-04-30 | 通信システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04328936A true JPH04328936A (ja) | 1992-11-17 |
JP2598178B2 JP2598178B2 (ja) | 1997-04-09 |
Family
ID=14219381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3098422A Expired - Fee Related JP2598178B2 (ja) | 1991-04-30 | 1991-04-30 | 通信システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US5367644A (ja) |
JP (1) | JP2598178B2 (ja) |
DE (1) | DE4214303C2 (ja) |
FR (1) | FR2676131B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007027473A (ja) * | 2005-07-19 | 2007-02-01 | Denso Corp | 半導体装置 |
JP2013138430A (ja) * | 2004-06-15 | 2013-07-11 | Hms Industrial Networks Ab | 状態表示器 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950003880B1 (ko) * | 1992-07-02 | 1995-04-20 | 한국전기통신공사 | 버스 인터페이스 방식에 의한 집중관리 시스템 |
US7704147B2 (en) * | 1999-10-06 | 2010-04-27 | Igt | Download procedures for peripheral devices |
US7290072B2 (en) * | 1999-10-06 | 2007-10-30 | Igt | Protocols and standards for USB peripheral communications |
US7819750B2 (en) * | 1999-10-06 | 2010-10-26 | Igt | USB software architecture in a gaming machine |
US6251014B1 (en) * | 1999-10-06 | 2001-06-26 | International Game Technology | Standard peripheral communication |
US6899627B2 (en) * | 1999-10-06 | 2005-05-31 | Igt | USB device protocol for a gaming machine |
US6682423B2 (en) | 2001-04-19 | 2004-01-27 | Igt | Open architecture communications in a gaming network |
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