JPH04326134A - トレース装置 - Google Patents
トレース装置Info
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- JPH04326134A JPH04326134A JP3095470A JP9547091A JPH04326134A JP H04326134 A JPH04326134 A JP H04326134A JP 3095470 A JP3095470 A JP 3095470A JP 9547091 A JP9547091 A JP 9547091A JP H04326134 A JPH04326134 A JP H04326134A
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- Japan
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- trace
- memory
- input
- gate
- clock
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000010586 diagram Methods 0.000 description 4
- 210000002784 stomach Anatomy 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理装置内部の
処理履歴を記録するトレース装置に関するものである。
処理履歴を記録するトレース装置に関するものである。
【０００２】
【従来の技術】図２、図３は従来のトレース装置の回路
図の１例であり、１〜２は第１、２のトレースメモリ、
３は第１、２のトレースメモリ１、２への書き込みアド
レスを保持するトレースアドレスレジスタ、４はトレー
スアドレスを１ずつ更新する為の１加算器、７はトレー
スメモリ書き込み許可クロック入力、８は第１、２のト
レースメモリ１、２への書き込みを制御するトレース書
き込み制御信号、５はトレースアドレスレジスタ３のク
ロック入力をトレース書き込み制御信号８により制御す
るＡＮＤゲート、１０、１１はトレースメモリ書き込み
許可（ＷｒｉｔｅＥｎａｂｌｅ）クロック入力７をトレ
ース書き込み制御信号８により制御するＡＮＤゲート、
１６はトレースアドレスレジスタ３の最上位ビットを反
転させるＩＮＶＥＲＴＥＲゲートである。図２の例では
第１、２のトレースメモリ１、２を深さ方向に連結して
トレースデータ入力１を記録する。また、図３の例では
第１、２のトレースメモリ１、２を幅方向に連結してト
レースデータ入力１と２を記録する。
図の１例であり、１〜２は第１、２のトレースメモリ、
３は第１、２のトレースメモリ１、２への書き込みアド
レスを保持するトレースアドレスレジスタ、４はトレー
スアドレスを１ずつ更新する為の１加算器、７はトレー
スメモリ書き込み許可クロック入力、８は第１、２のト
レースメモリ１、２への書き込みを制御するトレース書
き込み制御信号、５はトレースアドレスレジスタ３のク
ロック入力をトレース書き込み制御信号８により制御す
るＡＮＤゲート、１０、１１はトレースメモリ書き込み
許可（ＷｒｉｔｅＥｎａｂｌｅ）クロック入力７をトレ
ース書き込み制御信号８により制御するＡＮＤゲート、
１６はトレースアドレスレジスタ３の最上位ビットを反
転させるＩＮＶＥＲＴＥＲゲートである。図２の例では
第１、２のトレースメモリ１、２を深さ方向に連結して
トレースデータ入力１を記録する。また、図３の例では
第１、２のトレースメモリ１、２を幅方向に連結してト
レースデータ入力１と２を記録する。
【０００３】次に従来のトレース装置の１例の動作につ
いて図２で説明する。トレースアドレスレジスタ３の内
容が時刻ｔ０で、Ｎであるとするとその出力は第１、２
のトレースメモリ１、２に入力されると同時に１加算器
４に入力されて、その出力（Ｎ＋１）はトレースアドレ
スレジスタ３に入力されている。この時点でトレース書
き込み制御信号８はまだ活性化されてなければ、トレー
スアドレスレジスタ３のクロック入力はＡＮＤゲート５
で、第１、２のトレースメモリ１、２の書き込み許可入
力はＡＮＤゲート１０、１１でそれぞれ禁止されている
のでトレースアドレスレジスタの更新とトレースデータ
の書き込みは行なわれない。その後、トレース書き込み
制御信号８が活性化されるとトレースアドレスレジスタ
３のクロックはＡＮＤゲート５を経て入力されるのでト
レースアドレスレジスタ３には１加算器４の出力（Ｎ＋
１）がセットされる。この時トレースアドレスレジスタ
３の最上位ビットが０であれば、トレースメモリ書き込
み許可入力クロックはＡＮＤゲート１０を通して第１の
トレースメモリ１に供給され、かつＩＮＶＥＲＴＥＲゲ
ート１６を介してチップ選択（Ｃｈｉｐ Ｓｅｌｅｃ
ｔ）入力が第１のトレースメモリ１に供給されるのでト
レースデータ入力１がＮ番地に書き込まれる。その後、
トレースアドレスレジスタ３をＮ＋２，Ｎ＋３，…と更
新しながら各サイクルでのトレースデータ入力１を第１
のトレースメモリ１に書き込んでいく。やがてトレース
アドレスレジスタ３の最上位ビットが１になるとＡＮＤ
ゲート１０とＩＮＶＥＲＴＥＲゲート１６は閉じ、代わ
りにＡＮＤゲート１１が開き、トレースデータ入力は第
２のトレースメモリ２に書き込まれてゆく。トレース書
き込み制御信号８が非活性化するとクロック入力はＡＮ
Ｄゲート５で、第１、２のトレースメモリ１、２の書き
込み許可入力はＡＮＤゲート１０、１１でそれぞれ禁止
されるのでトレースアドレスレジスタの更新とトレース
データの書き込みは停止する。
いて図２で説明する。トレースアドレスレジスタ３の内
容が時刻ｔ０で、Ｎであるとするとその出力は第１、２
のトレースメモリ１、２に入力されると同時に１加算器
４に入力されて、その出力（Ｎ＋１）はトレースアドレ
スレジスタ３に入力されている。この時点でトレース書
き込み制御信号８はまだ活性化されてなければ、トレー
スアドレスレジスタ３のクロック入力はＡＮＤゲート５
で、第１、２のトレースメモリ１、２の書き込み許可入
力はＡＮＤゲート１０、１１でそれぞれ禁止されている
のでトレースアドレスレジスタの更新とトレースデータ
の書き込みは行なわれない。その後、トレース書き込み
制御信号８が活性化されるとトレースアドレスレジスタ
３のクロックはＡＮＤゲート５を経て入力されるのでト
レースアドレスレジスタ３には１加算器４の出力（Ｎ＋
１）がセットされる。この時トレースアドレスレジスタ
３の最上位ビットが０であれば、トレースメモリ書き込
み許可入力クロックはＡＮＤゲート１０を通して第１の
トレースメモリ１に供給され、かつＩＮＶＥＲＴＥＲゲ
ート１６を介してチップ選択（Ｃｈｉｐ Ｓｅｌｅｃ
ｔ）入力が第１のトレースメモリ１に供給されるのでト
レースデータ入力１がＮ番地に書き込まれる。その後、
トレースアドレスレジスタ３をＮ＋２，Ｎ＋３，…と更
新しながら各サイクルでのトレースデータ入力１を第１
のトレースメモリ１に書き込んでいく。やがてトレース
アドレスレジスタ３の最上位ビットが１になるとＡＮＤ
ゲート１０とＩＮＶＥＲＴＥＲゲート１６は閉じ、代わ
りにＡＮＤゲート１１が開き、トレースデータ入力は第
２のトレースメモリ２に書き込まれてゆく。トレース書
き込み制御信号８が非活性化するとクロック入力はＡＮ
Ｄゲート５で、第１、２のトレースメモリ１、２の書き
込み許可入力はＡＮＤゲート１０、１１でそれぞれ禁止
されるのでトレースアドレスレジスタの更新とトレース
データの書き込みは停止する。
【０００４】
【発明が解決しようとする課題】従来のトレース装置は
以上の様に、固定された幅のトレースデータを固定され
た最大クロック数分、つまりトレースメモリの深さ分の
トレース記録を行なうよう構成されているので、少なく
とも２倍以上の幅のトレースデータをトレース記録する
ことが出来ないという問題点やトレースデータの一部を
少なくとも２倍以上のクロック数分のトレース記録を行
なうことが出来ないという問題点があった。
以上の様に、固定された幅のトレースデータを固定され
た最大クロック数分、つまりトレースメモリの深さ分の
トレース記録を行なうよう構成されているので、少なく
とも２倍以上の幅のトレースデータをトレース記録する
ことが出来ないという問題点やトレースデータの一部を
少なくとも２倍以上のクロック数分のトレース記録を行
なうことが出来ないという問題点があった。
【０００５】この発明は上記のような問題点を解消する
為になされたもので、少なくとも２倍以上の幅のトレー
スデータのトレース記録を行なうことができるトレース
装置を得ることと同時にトレースデータの一部を少なく
とも２倍以上のクロック数分のトレース記録を行なうこ
とができるトレース装置を得ることを目的とする。
為になされたもので、少なくとも２倍以上の幅のトレー
スデータのトレース記録を行なうことができるトレース
装置を得ることと同時にトレースデータの一部を少なく
とも２倍以上のクロック数分のトレース記録を行なうこ
とができるトレース装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わるトレー
ス装置は個々のトレースメモリに対する書き込み許可ク
ロックを同時に制御できる手段とトレースデータを独立
に入力できる手段を設けることにより少なくとも２つ以
上のトレースメモリを幅方向に連結させて動作させ少な
くとも２倍以上の幅のトレースデータを記録できるよう
にしたもの、また個々のトレースメモリに対する書き込
み許可クロックを独立に制御できる手段と同一トレース
データを個々のトレースメモリに入力できる手段を設け
ることにより少なくとも２つ以上のトレースメモリを深
さ方向に連結させて順次記録し少なくとも２倍以上の時
間の履歴を記録できるようにしたものである。
ス装置は個々のトレースメモリに対する書き込み許可ク
ロックを同時に制御できる手段とトレースデータを独立
に入力できる手段を設けることにより少なくとも２つ以
上のトレースメモリを幅方向に連結させて動作させ少な
くとも２倍以上の幅のトレースデータを記録できるよう
にしたもの、また個々のトレースメモリに対する書き込
み許可クロックを独立に制御できる手段と同一トレース
データを個々のトレースメモリに入力できる手段を設け
ることにより少なくとも２つ以上のトレースメモリを深
さ方向に連結させて順次記録し少なくとも２倍以上の時
間の履歴を記録できるようにしたものである。
【０００７】
【作用】この発明におけるトレース装置は少なくとも２
つ以上のトレースメモリを幅方向に連結してかつそれぞ
れ独立したトレースデータを連続的に記録することによ
り、少なくとも２倍以上の幅の履歴を記録する。また、
少なくとも２つ以上のトレースメモリを深さ方向に連結
してかつ同一トレースデータを連続して記録することに
より、少なくとも２倍以上の時間の履歴を記録する。
つ以上のトレースメモリを幅方向に連結してかつそれぞ
れ独立したトレースデータを連続的に記録することによ
り、少なくとも２倍以上の幅の履歴を記録する。また、
少なくとも２つ以上のトレースメモリを深さ方向に連結
してかつ同一トレースデータを連続して記録することに
より、少なくとも２倍以上の時間の履歴を記録する。
【０００８】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は第１のトレースメモリ、２は
第２のトレースメモリ、３は第１、第２のトレースメモ
リ１、２のアドレス入力に供給されるアドレス情報を保
持するトレースアドレスレジスタ、ここで第１、第２の
トレースメモリ１、２のエントリ数（深さ）は同じそれ
をＫとするとトレースアドレスレジスタ３は２Ｋエント
リ数分のアドレシングができるビット幅を保持し、その
最上位ビットを除く出力が第１、第２のトレースメモリ
１、２のアドレス入力に接続されている。４はトレース
アドレスを１ずつ加算する１加算器、５はトレースアド
レスレジスタ３の入力クロックをゲートするＡＮＤゲー
ト、６はトレースデータ入力１とトレースデータ入力２
のいずれかを選択、出力するマルチプレクサでトレース
モード切り替え信号９が論理１の時、その出力はトレー
スデータ入力１となる。７はトレースメモリ書き込み許
可クロック入力、８はトレース書き込み制御信号で論理
１の時書き込みを行い、論理０の時書き込みを停止する
。９はトレースモード切り替え信号で論理１の時深さ方
向の連結動作、論理０の時幅方向の連結動作を指示する
。１０は第１のトレースメモリ１の書き込み許可入力（
Ｗｒｉｔｅ Ｅｎａｂｌｅ）クロックをゲートするＡ
ＮＤゲート、１１は第２のトレースメモリ２の書き込み
許可入力（Ｗｒｉｔｅ Ｅｎａｂｌｅ）クロックをゲ
ートするＡＮＤゲート、１２はトレースモード切り替え
信号９が論理１でトレースアドレスレジスタ３の最上位
ビットの値が０の時、１３は同最上位ビットの値が１の
時、論理１を出力するＡＮＤゲート、１４、１５はそれ
ぞれトレースモード切り替え信号９が論理０の時とＡＮ
Ｄゲート１２、１３の出力がそれぞれ論理１の時論理１
を出力するＯＲゲートでそれぞれ第１、２のトレースメ
モリ１、２のチップ選択（Ｃｈｉｐ Ｓｅｌｅｃｔ）
入力に接続される。１６はトレースアドレスレジスタ３
の最上位ビットを反転させるＩＮＶＥＲＴＥＲゲート、
１７はトレースモード切り替え信号９を反転するＩＮＶ
ＥＲＴＥＲゲートである。
する。図１において、１は第１のトレースメモリ、２は
第２のトレースメモリ、３は第１、第２のトレースメモ
リ１、２のアドレス入力に供給されるアドレス情報を保
持するトレースアドレスレジスタ、ここで第１、第２の
トレースメモリ１、２のエントリ数（深さ）は同じそれ
をＫとするとトレースアドレスレジスタ３は２Ｋエント
リ数分のアドレシングができるビット幅を保持し、その
最上位ビットを除く出力が第１、第２のトレースメモリ
１、２のアドレス入力に接続されている。４はトレース
アドレスを１ずつ加算する１加算器、５はトレースアド
レスレジスタ３の入力クロックをゲートするＡＮＤゲー
ト、６はトレースデータ入力１とトレースデータ入力２
のいずれかを選択、出力するマルチプレクサでトレース
モード切り替え信号９が論理１の時、その出力はトレー
スデータ入力１となる。７はトレースメモリ書き込み許
可クロック入力、８はトレース書き込み制御信号で論理
１の時書き込みを行い、論理０の時書き込みを停止する
。９はトレースモード切り替え信号で論理１の時深さ方
向の連結動作、論理０の時幅方向の連結動作を指示する
。１０は第１のトレースメモリ１の書き込み許可入力（
Ｗｒｉｔｅ Ｅｎａｂｌｅ）クロックをゲートするＡ
ＮＤゲート、１１は第２のトレースメモリ２の書き込み
許可入力（Ｗｒｉｔｅ Ｅｎａｂｌｅ）クロックをゲ
ートするＡＮＤゲート、１２はトレースモード切り替え
信号９が論理１でトレースアドレスレジスタ３の最上位
ビットの値が０の時、１３は同最上位ビットの値が１の
時、論理１を出力するＡＮＤゲート、１４、１５はそれ
ぞれトレースモード切り替え信号９が論理０の時とＡＮ
Ｄゲート１２、１３の出力がそれぞれ論理１の時論理１
を出力するＯＲゲートでそれぞれ第１、２のトレースメ
モリ１、２のチップ選択（Ｃｈｉｐ Ｓｅｌｅｃｔ）
入力に接続される。１６はトレースアドレスレジスタ３
の最上位ビットを反転させるＩＮＶＥＲＴＥＲゲート、
１７はトレースモード切り替え信号９を反転するＩＮＶ
ＥＲＴＥＲゲートである。
【０００９】次にトレースモード切り替え信号９が論理
１の時の動作について説明する。トレース書き込み制御
信号８が活性化されるとトレースアドレスレジスタ３の
クロックはＡＮＤゲート５を経て入力開始され、１加算
器４の出力を毎クロック取り込む。
１の時の動作について説明する。トレース書き込み制御
信号８が活性化されるとトレースアドレスレジスタ３の
クロックはＡＮＤゲート５を経て入力開始され、１加算
器４の出力を毎クロック取り込む。
【００１０】この時アドレスがＫ以下であったとすると
トレースアドレスレジスタ３の最上位ビットは０なので
、ＡＮＤゲート１２が論理１を出力し、ＡＮＤゲート１
３は論理０を出力する。一方、ＩＮＶＥＲＴＥＲゲート
１７の出力は論理０なのでＯＲゲート１４の出力は論理
１、ＯＲゲート１５の出力は論理０となりトレース書き
込み許可クロック７はＡＮＤゲート１０を介して第１の
トレースメモリ１に入力されるがＡＮＤゲート１１が閉
じているので第２のトレースメモリ２には入力されない
。またチップ選択入力も第１のトレースメモリ１にのみ
入力される。従って、トレースデータ入力１が第１のト
レースメモリ１に書き込まれてゆく。
トレースアドレスレジスタ３の最上位ビットは０なので
、ＡＮＤゲート１２が論理１を出力し、ＡＮＤゲート１
３は論理０を出力する。一方、ＩＮＶＥＲＴＥＲゲート
１７の出力は論理０なのでＯＲゲート１４の出力は論理
１、ＯＲゲート１５の出力は論理０となりトレース書き
込み許可クロック７はＡＮＤゲート１０を介して第１の
トレースメモリ１に入力されるがＡＮＤゲート１１が閉
じているので第２のトレースメモリ２には入力されない
。またチップ選択入力も第１のトレースメモリ１にのみ
入力される。従って、トレースデータ入力１が第１のト
レースメモリ１に書き込まれてゆく。
【００１１】トレースアドレスレジスタ３の値が１ずつ
増加しながらトレース記録しつづけ、やがてＫからＫ＋
１になると最上位ビットが０から１に変化する。そうす
ると、ＡＮＤゲート１２の出力が論理０となり、逆にＡ
ＮＤゲート１３の出力が論理１となる。その出力はＯＲ
ゲート１４、１５を経てＡＮＤゲート１０、１１に入力
されて、トレースメモリ書き込み許可クロック７は第２
のトレースメモリ２に入力され始める。同時に第１のト
レースメモリ１には入力されない。またチップ選択入力
も第２のトレースメモリ２に入力され、第１のトレース
メモリ１には入力されない。
増加しながらトレース記録しつづけ、やがてＫからＫ＋
１になると最上位ビットが０から１に変化する。そうす
ると、ＡＮＤゲート１２の出力が論理０となり、逆にＡ
ＮＤゲート１３の出力が論理１となる。その出力はＯＲ
ゲート１４、１５を経てＡＮＤゲート１０、１１に入力
されて、トレースメモリ書き込み許可クロック７は第２
のトレースメモリ２に入力され始める。同時に第１のト
レースメモリ１には入力されない。またチップ選択入力
も第２のトレースメモリ２に入力され、第１のトレース
メモリ１には入力されない。
【００１２】マルチプレクサ６の出力はトレースデータ
入力１なので第２のトレースメモリ２には引続き連続的
にトレースデータ入力１が記録されてゆく。
入力１なので第２のトレースメモリ２には引続き連続的
にトレースデータ入力１が記録されてゆく。
【００１３】次にトレースモード切り替え信号９が論理
０に切り替えた時の動作について説明する。トレース書
き込み制御信号８が活性化されるとトレースアドレスレ
ジスタ３のクロックはＡＮＤゲート５を経て入力開始さ
れ、１加算器４の出力を毎クロック取り込む。
０に切り替えた時の動作について説明する。トレース書
き込み制御信号８が活性化されるとトレースアドレスレ
ジスタ３のクロックはＡＮＤゲート５を経て入力開始さ
れ、１加算器４の出力を毎クロック取り込む。
【００１４】この時、ＡＮＤゲート１２、１３の出力は
ともに論理０で、またＩＮＶＥＲＴＥＲゲート１７の出
力が論理１なのでＯＲゲート１４、１５の出力はともに
論理１となりトレース書き込み許可クロック７はＡＮＤ
ゲート１０を介して第１のトレースメモリ１に、ＡＮＤ
ゲート１１を介して第２のトレースメモリ２に入力され
、かつチップ選択入力も第１、２のトレースメモリ１、
２とも入力される。従って、トレースデータ入力１が第
１のトレースメモリ１に書き込まれ、マルチプレクサ６
の出力はトレースデータ入力２なので第２のトレースメ
モリ２にはトレースデータ入力２が同時に記録されてゆ
く。
ともに論理０で、またＩＮＶＥＲＴＥＲゲート１７の出
力が論理１なのでＯＲゲート１４、１５の出力はともに
論理１となりトレース書き込み許可クロック７はＡＮＤ
ゲート１０を介して第１のトレースメモリ１に、ＡＮＤ
ゲート１１を介して第２のトレースメモリ２に入力され
、かつチップ選択入力も第１、２のトレースメモリ１、
２とも入力される。従って、トレースデータ入力１が第
１のトレースメモリ１に書き込まれ、マルチプレクサ６
の出力はトレースデータ入力２なので第２のトレースメ
モリ２にはトレースデータ入力２が同時に記録されてゆ
く。
【００１５】実施例２．なお、上述の説明ではトレース
メモリを２つに分割した場合でおこなったが、以上の説
明から明らかなようにトレースメモリを３つ以上に分割
して構成すれば同様の効果が得られることは言うまでも
ない。
メモリを２つに分割した場合でおこなったが、以上の説
明から明らかなようにトレースメモリを３つ以上に分割
して構成すれば同様の効果が得られることは言うまでも
ない。
【００１６】
【発明の効果】以上の様にこの発明によれば、トレース
メモリを少なくとも２つ以上の部分に分割し深さ方向に
連結して動作するトレース装置において、個々のトレー
スメモリに同一のトレースデータと独立したトレースデ
ータのいずれかを選択することができ、かつひとつのト
レース書き込み制御信号により少なくとも２つ以上のト
レースメモリを幅方向に連結させて動作できるようにし
たので、少なくとも２倍以上の幅の処理データを記録で
きるトレース装置が得られる効果がある。
メモリを少なくとも２つ以上の部分に分割し深さ方向に
連結して動作するトレース装置において、個々のトレー
スメモリに同一のトレースデータと独立したトレースデ
ータのいずれかを選択することができ、かつひとつのト
レース書き込み制御信号により少なくとも２つ以上のト
レースメモリを幅方向に連結させて動作できるようにし
たので、少なくとも２倍以上の幅の処理データを記録で
きるトレース装置が得られる効果がある。
【００１７】また、トレースメモリを少なくとも２つ以
上の部分に分割し幅方向に連結して動作するトレース装
置において、独立したトレースデータと同一トレースデ
ータのいずれかを選択し個々のトレースメモリに入力で
き、かつひとつのトレース書き込み制御信号でトレース
データを独立に記録できるように構成し、少なくとも２
つ以上のトレースメモリを深さ方向に連結させて順次記
録できるようにしたので、少なくとも２倍以上の時間の
履歴を記録できるトレース装置が得られる効果がある。
上の部分に分割し幅方向に連結して動作するトレース装
置において、独立したトレースデータと同一トレースデ
ータのいずれかを選択し個々のトレースメモリに入力で
き、かつひとつのトレース書き込み制御信号でトレース
データを独立に記録できるように構成し、少なくとも２
つ以上のトレースメモリを深さ方向に連結させて順次記
録できるようにしたので、少なくとも２倍以上の時間の
履歴を記録できるトレース装置が得られる効果がある。
【００１８】
【図１】この発明の一実施例を示すトレース装置の回路
図である。
図である。
【図２】従来のトレース装置の回路図である。
【図３】従来のトレース装置を示す回路図である。
１ 第１のトレースメモリ
２ 第２のトレースメモリ
３ トレースアドレスレジスタ
４ １加算器
５ ＡＮＤゲート
６ マルチプレクサ
７ トレースメモリ書き込み許可クロック８ トレ
ース書き込み制御信号 ９ トレースモード切り替え信号 １０ ＡＮＤゲート １１ ＡＮＤゲート １２ ＡＮＤゲート １３ ＡＮＤゲート １４ ＯＲゲート １５ ＯＲゲート １６ ＩＮＶＥＲＴＥＲゲート １７ ＩＮＶＥＲＴＥＲゲート
ース書き込み制御信号 ９ トレースモード切り替え信号 １０ ＡＮＤゲート １１ ＡＮＤゲート １２ ＡＮＤゲート １３ ＡＮＤゲート １４ ＯＲゲート １５ ＯＲゲート １６ ＩＮＶＥＲＴＥＲゲート １７ ＩＮＶＥＲＴＥＲゲート
Claims (2)
- 【請求項１】 データ処理装置の処理履歴を記録する
トレースメモリを少なくとも２つ以上の部分に分割し深
さ方向に連結して動作するトレース装置において、個々
のトレースメモリに同一のトレースデータと独立したト
レースデータのいずれかを選択する手段とひとつのトレ
ース書き込み制御信号により少なくとも２つ以上のトレ
ースメモリを幅方向に連結させて動作できる手段を具備
し、少なくとも２倍以上の幅の処理データを記録するこ
とを特徴とするトレース装置。 - 【請求項２】 データ処理装置の処理履歴を記録する
トレースメモリを少なくとも２つ以上の部分に分割し幅
方向に連結して動作するトレース装置において、独立し
たトレースデータと同一トレースデータのいずれかを選
択し個々のトレースメモリに入力できる手段とひとつの
トレース書き込み制御信号でトレースデータを独立に記
録できる手段とを具備し、少なくとも２つ以上のトレー
スメモリを深さ方向に連結させて順次記録することによ
り少なくとも２倍以上の時間の履歴を記録することを特
徴とするトレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095470A JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095470A JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326134A true JPH04326134A (ja) | 1992-11-16 |
Family
ID=14138535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095470A Pending JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014035694A (ja) * | 2012-08-09 | 2014-02-24 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
-
1991
- 1991-04-25 JP JP3095470A patent/JPH04326134A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014035694A (ja) * | 2012-08-09 | 2014-02-24 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
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