JPH04326134A - トレース装置 - Google Patents
トレース装置Info
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- JPH04326134A JPH04326134A JP3095470A JP9547091A JPH04326134A JP H04326134 A JPH04326134 A JP H04326134A JP 3095470 A JP3095470 A JP 3095470A JP 9547091 A JP9547091 A JP 9547091A JP H04326134 A JPH04326134 A JP H04326134A
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- JP
- Japan
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- trace
- memory
- input
- gate
- clock
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000010586 diagram Methods 0.000 description 4
- 210000002784 stomach Anatomy 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明はデータ処理装置内部の
処理履歴を記録するトレース装置に関するものである。
処理履歴を記録するトレース装置に関するものである。
【0002】
【従来の技術】図2、図3は従来のトレース装置の回路
図の1例であり、1〜2は第1、2のトレースメモリ、
3は第1、2のトレースメモリ1、2への書き込みアド
レスを保持するトレースアドレスレジスタ、4はトレー
スアドレスを1ずつ更新する為の1加算器、7はトレー
スメモリ書き込み許可クロック入力、8は第1、2のト
レースメモリ1、2への書き込みを制御するトレース書
き込み制御信号、5はトレースアドレスレジスタ3のク
ロック入力をトレース書き込み制御信号8により制御す
るANDゲート、10、11はトレースメモリ書き込み
許可(WriteEnable)クロック入力7をトレ
ース書き込み制御信号8により制御するANDゲート、
16はトレースアドレスレジスタ3の最上位ビットを反
転させるINVERTERゲートである。図2の例では
第1、2のトレースメモリ1、2を深さ方向に連結して
トレースデータ入力1を記録する。また、図3の例では
第1、2のトレースメモリ1、2を幅方向に連結してト
レースデータ入力1と2を記録する。
図の1例であり、1〜2は第1、2のトレースメモリ、
3は第1、2のトレースメモリ1、2への書き込みアド
レスを保持するトレースアドレスレジスタ、4はトレー
スアドレスを1ずつ更新する為の1加算器、7はトレー
スメモリ書き込み許可クロック入力、8は第1、2のト
レースメモリ1、2への書き込みを制御するトレース書
き込み制御信号、5はトレースアドレスレジスタ3のク
ロック入力をトレース書き込み制御信号8により制御す
るANDゲート、10、11はトレースメモリ書き込み
許可(WriteEnable)クロック入力7をトレ
ース書き込み制御信号8により制御するANDゲート、
16はトレースアドレスレジスタ3の最上位ビットを反
転させるINVERTERゲートである。図2の例では
第1、2のトレースメモリ1、2を深さ方向に連結して
トレースデータ入力1を記録する。また、図3の例では
第1、2のトレースメモリ1、2を幅方向に連結してト
レースデータ入力1と2を記録する。
【0003】次に従来のトレース装置の1例の動作につ
いて図2で説明する。トレースアドレスレジスタ3の内
容が時刻t0で、Nであるとするとその出力は第1、2
のトレースメモリ1、2に入力されると同時に1加算器
4に入力されて、その出力(N+1)はトレースアドレ
スレジスタ3に入力されている。この時点でトレース書
き込み制御信号8はまだ活性化されてなければ、トレー
スアドレスレジスタ3のクロック入力はANDゲート5
で、第1、2のトレースメモリ1、2の書き込み許可入
力はANDゲート10、11でそれぞれ禁止されている
のでトレースアドレスレジスタの更新とトレースデータ
の書き込みは行なわれない。その後、トレース書き込み
制御信号8が活性化されるとトレースアドレスレジスタ
3のクロックはANDゲート5を経て入力されるのでト
レースアドレスレジスタ3には1加算器4の出力(N+
1)がセットされる。この時トレースアドレスレジスタ
3の最上位ビットが0であれば、トレースメモリ書き込
み許可入力クロックはANDゲート10を通して第1の
トレースメモリ1に供給され、かつINVERTERゲ
ート16を介してチップ選択(Chip Selec
t)入力が第1のトレースメモリ1に供給されるのでト
レースデータ入力1がN番地に書き込まれる。その後、
トレースアドレスレジスタ3をN+2,N+3,…と更
新しながら各サイクルでのトレースデータ入力1を第1
のトレースメモリ1に書き込んでいく。やがてトレース
アドレスレジスタ3の最上位ビットが1になるとAND
ゲート10とINVERTERゲート16は閉じ、代わ
りにANDゲート11が開き、トレースデータ入力は第
2のトレースメモリ2に書き込まれてゆく。トレース書
き込み制御信号8が非活性化するとクロック入力はAN
Dゲート5で、第1、2のトレースメモリ1、2の書き
込み許可入力はANDゲート10、11でそれぞれ禁止
されるのでトレースアドレスレジスタの更新とトレース
データの書き込みは停止する。
いて図2で説明する。トレースアドレスレジスタ3の内
容が時刻t0で、Nであるとするとその出力は第1、2
のトレースメモリ1、2に入力されると同時に1加算器
4に入力されて、その出力(N+1)はトレースアドレ
スレジスタ3に入力されている。この時点でトレース書
き込み制御信号8はまだ活性化されてなければ、トレー
スアドレスレジスタ3のクロック入力はANDゲート5
で、第1、2のトレースメモリ1、2の書き込み許可入
力はANDゲート10、11でそれぞれ禁止されている
のでトレースアドレスレジスタの更新とトレースデータ
の書き込みは行なわれない。その後、トレース書き込み
制御信号8が活性化されるとトレースアドレスレジスタ
3のクロックはANDゲート5を経て入力されるのでト
レースアドレスレジスタ3には1加算器4の出力(N+
1)がセットされる。この時トレースアドレスレジスタ
3の最上位ビットが0であれば、トレースメモリ書き込
み許可入力クロックはANDゲート10を通して第1の
トレースメモリ1に供給され、かつINVERTERゲ
ート16を介してチップ選択(Chip Selec
t)入力が第1のトレースメモリ1に供給されるのでト
レースデータ入力1がN番地に書き込まれる。その後、
トレースアドレスレジスタ3をN+2,N+3,…と更
新しながら各サイクルでのトレースデータ入力1を第1
のトレースメモリ1に書き込んでいく。やがてトレース
アドレスレジスタ3の最上位ビットが1になるとAND
ゲート10とINVERTERゲート16は閉じ、代わ
りにANDゲート11が開き、トレースデータ入力は第
2のトレースメモリ2に書き込まれてゆく。トレース書
き込み制御信号8が非活性化するとクロック入力はAN
Dゲート5で、第1、2のトレースメモリ1、2の書き
込み許可入力はANDゲート10、11でそれぞれ禁止
されるのでトレースアドレスレジスタの更新とトレース
データの書き込みは停止する。
【0004】
【発明が解決しようとする課題】従来のトレース装置は
以上の様に、固定された幅のトレースデータを固定され
た最大クロック数分、つまりトレースメモリの深さ分の
トレース記録を行なうよう構成されているので、少なく
とも2倍以上の幅のトレースデータをトレース記録する
ことが出来ないという問題点やトレースデータの一部を
少なくとも2倍以上のクロック数分のトレース記録を行
なうことが出来ないという問題点があった。
以上の様に、固定された幅のトレースデータを固定され
た最大クロック数分、つまりトレースメモリの深さ分の
トレース記録を行なうよう構成されているので、少なく
とも2倍以上の幅のトレースデータをトレース記録する
ことが出来ないという問題点やトレースデータの一部を
少なくとも2倍以上のクロック数分のトレース記録を行
なうことが出来ないという問題点があった。
【0005】この発明は上記のような問題点を解消する
為になされたもので、少なくとも2倍以上の幅のトレー
スデータのトレース記録を行なうことができるトレース
装置を得ることと同時にトレースデータの一部を少なく
とも2倍以上のクロック数分のトレース記録を行なうこ
とができるトレース装置を得ることを目的とする。
為になされたもので、少なくとも2倍以上の幅のトレー
スデータのトレース記録を行なうことができるトレース
装置を得ることと同時にトレースデータの一部を少なく
とも2倍以上のクロック数分のトレース記録を行なうこ
とができるトレース装置を得ることを目的とする。
【0006】
【課題を解決するための手段】この発明に係わるトレー
ス装置は個々のトレースメモリに対する書き込み許可ク
ロックを同時に制御できる手段とトレースデータを独立
に入力できる手段を設けることにより少なくとも2つ以
上のトレースメモリを幅方向に連結させて動作させ少な
くとも2倍以上の幅のトレースデータを記録できるよう
にしたもの、また個々のトレースメモリに対する書き込
み許可クロックを独立に制御できる手段と同一トレース
データを個々のトレースメモリに入力できる手段を設け
ることにより少なくとも2つ以上のトレースメモリを深
さ方向に連結させて順次記録し少なくとも2倍以上の時
間の履歴を記録できるようにしたものである。
ス装置は個々のトレースメモリに対する書き込み許可ク
ロックを同時に制御できる手段とトレースデータを独立
に入力できる手段を設けることにより少なくとも2つ以
上のトレースメモリを幅方向に連結させて動作させ少な
くとも2倍以上の幅のトレースデータを記録できるよう
にしたもの、また個々のトレースメモリに対する書き込
み許可クロックを独立に制御できる手段と同一トレース
データを個々のトレースメモリに入力できる手段を設け
ることにより少なくとも2つ以上のトレースメモリを深
さ方向に連結させて順次記録し少なくとも2倍以上の時
間の履歴を記録できるようにしたものである。
【0007】
【作用】この発明におけるトレース装置は少なくとも2
つ以上のトレースメモリを幅方向に連結してかつそれぞ
れ独立したトレースデータを連続的に記録することによ
り、少なくとも2倍以上の幅の履歴を記録する。また、
少なくとも2つ以上のトレースメモリを深さ方向に連結
してかつ同一トレースデータを連続して記録することに
より、少なくとも2倍以上の時間の履歴を記録する。
つ以上のトレースメモリを幅方向に連結してかつそれぞ
れ独立したトレースデータを連続的に記録することによ
り、少なくとも2倍以上の幅の履歴を記録する。また、
少なくとも2つ以上のトレースメモリを深さ方向に連結
してかつ同一トレースデータを連続して記録することに
より、少なくとも2倍以上の時間の履歴を記録する。
【0008】
実施例1.以下、この発明の一実施例を図について説明
する。図1において、1は第1のトレースメモリ、2は
第2のトレースメモリ、3は第1、第2のトレースメモ
リ1、2のアドレス入力に供給されるアドレス情報を保
持するトレースアドレスレジスタ、ここで第1、第2の
トレースメモリ1、2のエントリ数(深さ)は同じそれ
をKとするとトレースアドレスレジスタ3は2Kエント
リ数分のアドレシングができるビット幅を保持し、その
最上位ビットを除く出力が第1、第2のトレースメモリ
1、2のアドレス入力に接続されている。4はトレース
アドレスを1ずつ加算する1加算器、5はトレースアド
レスレジスタ3の入力クロックをゲートするANDゲー
ト、6はトレースデータ入力1とトレースデータ入力2
のいずれかを選択、出力するマルチプレクサでトレース
モード切り替え信号9が論理1の時、その出力はトレー
スデータ入力1となる。7はトレースメモリ書き込み許
可クロック入力、8はトレース書き込み制御信号で論理
1の時書き込みを行い、論理0の時書き込みを停止する
。9はトレースモード切り替え信号で論理1の時深さ方
向の連結動作、論理0の時幅方向の連結動作を指示する
。10は第1のトレースメモリ1の書き込み許可入力(
Write Enable)クロックをゲートするA
NDゲート、11は第2のトレースメモリ2の書き込み
許可入力(Write Enable)クロックをゲ
ートするANDゲート、12はトレースモード切り替え
信号9が論理1でトレースアドレスレジスタ3の最上位
ビットの値が0の時、13は同最上位ビットの値が1の
時、論理1を出力するANDゲート、14、15はそれ
ぞれトレースモード切り替え信号9が論理0の時とAN
Dゲート12、13の出力がそれぞれ論理1の時論理1
を出力するORゲートでそれぞれ第1、2のトレースメ
モリ1、2のチップ選択(Chip Select)
入力に接続される。16はトレースアドレスレジスタ3
の最上位ビットを反転させるINVERTERゲート、
17はトレースモード切り替え信号9を反転するINV
ERTERゲートである。
する。図1において、1は第1のトレースメモリ、2は
第2のトレースメモリ、3は第1、第2のトレースメモ
リ1、2のアドレス入力に供給されるアドレス情報を保
持するトレースアドレスレジスタ、ここで第1、第2の
トレースメモリ1、2のエントリ数(深さ)は同じそれ
をKとするとトレースアドレスレジスタ3は2Kエント
リ数分のアドレシングができるビット幅を保持し、その
最上位ビットを除く出力が第1、第2のトレースメモリ
1、2のアドレス入力に接続されている。4はトレース
アドレスを1ずつ加算する1加算器、5はトレースアド
レスレジスタ3の入力クロックをゲートするANDゲー
ト、6はトレースデータ入力1とトレースデータ入力2
のいずれかを選択、出力するマルチプレクサでトレース
モード切り替え信号9が論理1の時、その出力はトレー
スデータ入力1となる。7はトレースメモリ書き込み許
可クロック入力、8はトレース書き込み制御信号で論理
1の時書き込みを行い、論理0の時書き込みを停止する
。9はトレースモード切り替え信号で論理1の時深さ方
向の連結動作、論理0の時幅方向の連結動作を指示する
。10は第1のトレースメモリ1の書き込み許可入力(
Write Enable)クロックをゲートするA
NDゲート、11は第2のトレースメモリ2の書き込み
許可入力(Write Enable)クロックをゲ
ートするANDゲート、12はトレースモード切り替え
信号9が論理1でトレースアドレスレジスタ3の最上位
ビットの値が0の時、13は同最上位ビットの値が1の
時、論理1を出力するANDゲート、14、15はそれ
ぞれトレースモード切り替え信号9が論理0の時とAN
Dゲート12、13の出力がそれぞれ論理1の時論理1
を出力するORゲートでそれぞれ第1、2のトレースメ
モリ1、2のチップ選択(Chip Select)
入力に接続される。16はトレースアドレスレジスタ3
の最上位ビットを反転させるINVERTERゲート、
17はトレースモード切り替え信号9を反転するINV
ERTERゲートである。
【0009】次にトレースモード切り替え信号9が論理
1の時の動作について説明する。トレース書き込み制御
信号8が活性化されるとトレースアドレスレジスタ3の
クロックはANDゲート5を経て入力開始され、1加算
器4の出力を毎クロック取り込む。
1の時の動作について説明する。トレース書き込み制御
信号8が活性化されるとトレースアドレスレジスタ3の
クロックはANDゲート5を経て入力開始され、1加算
器4の出力を毎クロック取り込む。
【0010】この時アドレスがK以下であったとすると
トレースアドレスレジスタ3の最上位ビットは0なので
、ANDゲート12が論理1を出力し、ANDゲート1
3は論理0を出力する。一方、INVERTERゲート
17の出力は論理0なのでORゲート14の出力は論理
1、ORゲート15の出力は論理0となりトレース書き
込み許可クロック7はANDゲート10を介して第1の
トレースメモリ1に入力されるがANDゲート11が閉
じているので第2のトレースメモリ2には入力されない
。またチップ選択入力も第1のトレースメモリ1にのみ
入力される。従って、トレースデータ入力1が第1のト
レースメモリ1に書き込まれてゆく。
トレースアドレスレジスタ3の最上位ビットは0なので
、ANDゲート12が論理1を出力し、ANDゲート1
3は論理0を出力する。一方、INVERTERゲート
17の出力は論理0なのでORゲート14の出力は論理
1、ORゲート15の出力は論理0となりトレース書き
込み許可クロック7はANDゲート10を介して第1の
トレースメモリ1に入力されるがANDゲート11が閉
じているので第2のトレースメモリ2には入力されない
。またチップ選択入力も第1のトレースメモリ1にのみ
入力される。従って、トレースデータ入力1が第1のト
レースメモリ1に書き込まれてゆく。
【0011】トレースアドレスレジスタ3の値が1ずつ
増加しながらトレース記録しつづけ、やがてKからK+
1になると最上位ビットが0から1に変化する。そうす
ると、ANDゲート12の出力が論理0となり、逆にA
NDゲート13の出力が論理1となる。その出力はOR
ゲート14、15を経てANDゲート10、11に入力
されて、トレースメモリ書き込み許可クロック7は第2
のトレースメモリ2に入力され始める。同時に第1のト
レースメモリ1には入力されない。またチップ選択入力
も第2のトレースメモリ2に入力され、第1のトレース
メモリ1には入力されない。
増加しながらトレース記録しつづけ、やがてKからK+
1になると最上位ビットが0から1に変化する。そうす
ると、ANDゲート12の出力が論理0となり、逆にA
NDゲート13の出力が論理1となる。その出力はOR
ゲート14、15を経てANDゲート10、11に入力
されて、トレースメモリ書き込み許可クロック7は第2
のトレースメモリ2に入力され始める。同時に第1のト
レースメモリ1には入力されない。またチップ選択入力
も第2のトレースメモリ2に入力され、第1のトレース
メモリ1には入力されない。
【0012】マルチプレクサ6の出力はトレースデータ
入力1なので第2のトレースメモリ2には引続き連続的
にトレースデータ入力1が記録されてゆく。
入力1なので第2のトレースメモリ2には引続き連続的
にトレースデータ入力1が記録されてゆく。
【0013】次にトレースモード切り替え信号9が論理
0に切り替えた時の動作について説明する。トレース書
き込み制御信号8が活性化されるとトレースアドレスレ
ジスタ3のクロックはANDゲート5を経て入力開始さ
れ、1加算器4の出力を毎クロック取り込む。
0に切り替えた時の動作について説明する。トレース書
き込み制御信号8が活性化されるとトレースアドレスレ
ジスタ3のクロックはANDゲート5を経て入力開始さ
れ、1加算器4の出力を毎クロック取り込む。
【0014】この時、ANDゲート12、13の出力は
ともに論理0で、またINVERTERゲート17の出
力が論理1なのでORゲート14、15の出力はともに
論理1となりトレース書き込み許可クロック7はAND
ゲート10を介して第1のトレースメモリ1に、AND
ゲート11を介して第2のトレースメモリ2に入力され
、かつチップ選択入力も第1、2のトレースメモリ1、
2とも入力される。従って、トレースデータ入力1が第
1のトレースメモリ1に書き込まれ、マルチプレクサ6
の出力はトレースデータ入力2なので第2のトレースメ
モリ2にはトレースデータ入力2が同時に記録されてゆ
く。
ともに論理0で、またINVERTERゲート17の出
力が論理1なのでORゲート14、15の出力はともに
論理1となりトレース書き込み許可クロック7はAND
ゲート10を介して第1のトレースメモリ1に、AND
ゲート11を介して第2のトレースメモリ2に入力され
、かつチップ選択入力も第1、2のトレースメモリ1、
2とも入力される。従って、トレースデータ入力1が第
1のトレースメモリ1に書き込まれ、マルチプレクサ6
の出力はトレースデータ入力2なので第2のトレースメ
モリ2にはトレースデータ入力2が同時に記録されてゆ
く。
【0015】実施例2.なお、上述の説明ではトレース
メモリを2つに分割した場合でおこなったが、以上の説
明から明らかなようにトレースメモリを3つ以上に分割
して構成すれば同様の効果が得られることは言うまでも
ない。
メモリを2つに分割した場合でおこなったが、以上の説
明から明らかなようにトレースメモリを3つ以上に分割
して構成すれば同様の効果が得られることは言うまでも
ない。
【0016】
【発明の効果】以上の様にこの発明によれば、トレース
メモリを少なくとも2つ以上の部分に分割し深さ方向に
連結して動作するトレース装置において、個々のトレー
スメモリに同一のトレースデータと独立したトレースデ
ータのいずれかを選択することができ、かつひとつのト
レース書き込み制御信号により少なくとも2つ以上のト
レースメモリを幅方向に連結させて動作できるようにし
たので、少なくとも2倍以上の幅の処理データを記録で
きるトレース装置が得られる効果がある。
メモリを少なくとも2つ以上の部分に分割し深さ方向に
連結して動作するトレース装置において、個々のトレー
スメモリに同一のトレースデータと独立したトレースデ
ータのいずれかを選択することができ、かつひとつのト
レース書き込み制御信号により少なくとも2つ以上のト
レースメモリを幅方向に連結させて動作できるようにし
たので、少なくとも2倍以上の幅の処理データを記録で
きるトレース装置が得られる効果がある。
【0017】また、トレースメモリを少なくとも2つ以
上の部分に分割し幅方向に連結して動作するトレース装
置において、独立したトレースデータと同一トレースデ
ータのいずれかを選択し個々のトレースメモリに入力で
き、かつひとつのトレース書き込み制御信号でトレース
データを独立に記録できるように構成し、少なくとも2
つ以上のトレースメモリを深さ方向に連結させて順次記
録できるようにしたので、少なくとも2倍以上の時間の
履歴を記録できるトレース装置が得られる効果がある。
上の部分に分割し幅方向に連結して動作するトレース装
置において、独立したトレースデータと同一トレースデ
ータのいずれかを選択し個々のトレースメモリに入力で
き、かつひとつのトレース書き込み制御信号でトレース
データを独立に記録できるように構成し、少なくとも2
つ以上のトレースメモリを深さ方向に連結させて順次記
録できるようにしたので、少なくとも2倍以上の時間の
履歴を記録できるトレース装置が得られる効果がある。
【0018】
【図1】この発明の一実施例を示すトレース装置の回路
図である。
図である。
【図2】従来のトレース装置の回路図である。
【図3】従来のトレース装置を示す回路図である。
1 第1のトレースメモリ
2 第2のトレースメモリ
3 トレースアドレスレジスタ
4 1加算器
5 ANDゲート
6 マルチプレクサ
7 トレースメモリ書き込み許可クロック8 トレ
ース書き込み制御信号 9 トレースモード切り替え信号 10 ANDゲート 11 ANDゲート 12 ANDゲート 13 ANDゲート 14 ORゲート 15 ORゲート 16 INVERTERゲート 17 INVERTERゲート
ース書き込み制御信号 9 トレースモード切り替え信号 10 ANDゲート 11 ANDゲート 12 ANDゲート 13 ANDゲート 14 ORゲート 15 ORゲート 16 INVERTERゲート 17 INVERTERゲート
Claims (2)
- 【請求項1】 データ処理装置の処理履歴を記録する
トレースメモリを少なくとも2つ以上の部分に分割し深
さ方向に連結して動作するトレース装置において、個々
のトレースメモリに同一のトレースデータと独立したト
レースデータのいずれかを選択する手段とひとつのトレ
ース書き込み制御信号により少なくとも2つ以上のトレ
ースメモリを幅方向に連結させて動作できる手段を具備
し、少なくとも2倍以上の幅の処理データを記録するこ
とを特徴とするトレース装置。 - 【請求項2】 データ処理装置の処理履歴を記録する
トレースメモリを少なくとも2つ以上の部分に分割し幅
方向に連結して動作するトレース装置において、独立し
たトレースデータと同一トレースデータのいずれかを選
択し個々のトレースメモリに入力できる手段とひとつの
トレース書き込み制御信号でトレースデータを独立に記
録できる手段とを具備し、少なくとも2つ以上のトレー
スメモリを深さ方向に連結させて順次記録することによ
り少なくとも2倍以上の時間の履歴を記録することを特
徴とするトレース装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3095470A JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3095470A JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04326134A true JPH04326134A (ja) | 1992-11-16 |
Family
ID=14138535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3095470A Pending JPH04326134A (ja) | 1991-04-25 | 1991-04-25 | トレース装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04326134A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014035694A (ja) * | 2012-08-09 | 2014-02-24 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
-
1991
- 1991-04-25 JP JP3095470A patent/JPH04326134A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014035694A (ja) * | 2012-08-09 | 2014-02-24 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
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