JP2004281497A - 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器 - Google Patents

Abstract

【課題】絶縁体中に複数の導電性微粒子を含むメモリ機能体を備えたメモリであって実用性があるものを提供すること。
【解決手段】絶縁体１０１中に、酸化銀１０４で覆われた銀微粒子１０３を複数個含んでなるメモリ機能体１１３が、第１の電極３００と第２の電極４１１との間に挟まれている。第１の電極３００と第２の電極４１１との間に所定の電圧を印加した前後で、メモリ機能体１１３を通して流れる電流の大小が変化して、その電流の大小に応じて記憶状態が判別される。電荷を捕獲する銀微粒子１０３は、電荷の通り抜けに対する障壁となる酸化銀１０４で覆われているので、メモリ機能体１１３は、常温で安定して電荷を保持することができる。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は、抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器に関する。
【０００２】
【従来の技術】
近年、ナノドットやナノクリスタルとよばれるナノメートルサイズの微粒子をゲート絶縁膜に含むメモリを用いて、例えば単電子トランジスタや単電子メモリ等のような超微小な電子装置を構成することが提案されている。この種のメモリおよび電子装置は、クーロンブロッケイド現象などの量子サイズ効果を利用して、低消費電力で動作することが期待されている。
【０００３】
図３５は、微粒子を浮遊ゲートに用いた従来のメモリを示す図である。このメモリは、Ｐ型シリコン基板４８０１中に形成されたソース・ドレイン領域４８０６の間のチャネル領域上に、熱酸化で形成した厚さ２ｎｍの酸化膜２８０２と、その上に形成された粒径５ｎｍのシリコン微粒子４８０３と、そのシリコン微粒子を覆うように形成された酸化膜４８０４と、ゲート電極となるポリシリコン層４８０５とを備える。
【０００４】
図３５に示すようなメモリの製造方法としては、上記シリコン熱酸化膜４８０２上にＬＰＣＶＤ（低圧化学的気相堆積）装置によってアモルフアスシリコンを堆積した後、アニール処理して上記シリコン微粒子４８０３を形成し、さらに、上記シリコン微粒子４８０３の上にＣＶＤ（化学的気相堆積）法によって上記シリコン酸化膜４８０４を堆積する方法が提案されている（例えば、特許文献１参照）。
【０００５】
上記シリコン微粒子４８０３等の微粒子を形成する手法としては、上記ＬＰＣＶＤおよびアニールを用いる他に、ＣＶＤ、蒸着およびＭＢＥ（分子線エピタキシ）などを用いて基板上に結晶を作成する方法や、薄膜を形成した後、フォトリソグラフィやエッチングなどの微細加工技術を用いる方法が提案されている。このような方法では、上記微粒子を形成した後、この微粒子上に、図３５のシリコン酸化膜４８０４のような絶縁体層を積層している。
【０００６】
【特許文献１】
特開２０００−２２００５号公報（第００１５段落、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ、単電子トランジスタおよび単電子メモリ等は、電子１個または数個を格納することのできるナノサイズのドットを作製すると共に、電子数個の流れを検出するために、非常に微細な加工が必要であるので、集積化が困難である。また、多くの場合、熱揺らぎによる誤動作を抑制するため、メモリ等を極低温にする必要がある。このため、クーロンブロッケイド現象等を用いたメモリ等は、実用性に乏しく、実験レベルに留まっている。
【０００８】
また、上記従来のメモリの製造方法は、微粒子の面密度が不十分であったり、微粒子の大きさの微小化が不十分である場合が多い。その結果、メモリウィンドウが狭くなり、密度のばらつきが大きくなり、また、データの保持特性が悪いという不都合がある。
【０００９】
特に、上記微粒子を上記ＣＶＤ、蒸着およびＭＢＥ等を用いて形成する方法では、上記微粒子の面密度を上げるためには、一度の工程で一平面上にしか微粒子を作成できないので、同様の工程を何度も繰り返す必要がある。
【００１０】
また、上記薄膜の形成後にフォトリソグラフィやエッチングなどの微細加工技術を用いる方法では、微粒子の大きさと微粒子間の距離を同時にナノメートルオーダまで縮小することは、極めて困難である。
【００１１】
そこで、本発明の目的は、微粒子の十分な面密度が得られ、微粒子の大きさが十分に微小化でき、データ保持特性が良好で実用性が高く、しかも、集積化が比較的容易なメモリと、良好な生産性でメモリを製造できる製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の抵抗変化機能体は、
第１の電極と
第２の電極と、
上記第１の電極と第２の電極との間に挟まれていると共に、第１の材料からなる媒体と、
上記媒体中に、第２の材料で表面が覆われていると共に第３の材料からなる微粒子を、少なくとも１つ備える抵抗変化機能体であって、
上記第２の材料は、電荷の通り抜けに対する障壁を有し、
上記第３の材料は、電荷を保持する能力を有し、
上記微粒子に蓄積された電荷の多寡により、上記第１の電極と第２の電極との間の電気抵抗が変化することを特徴としている。
【００１３】
この発明の抵抗変化機能体では、上記第１の材料からなる媒体中に、上記第２の材料で表面が覆われた第３の材料からなる微粒子を備え、上記第２の材料は電荷の通り抜けに対する障壁を有し、上記第３の材料は電荷を保持する能力を有する。ここで、上記微粒子は、上記第２の材料で覆われているので、常温において電荷の保持が有効に得られる。その結果、常温において、上記第１の電極と第２の電極との間に所定の電圧を印加した前後で、上記抵抗体を通して流れる電流の大小が変化する。したがって、上記電極間を流れる電流の大小を、常温で比較的低電圧で電気的に制御して変化させることができる。したがって、この抵抗変化機能体は実用性がある。
【００１４】
また、本発明の構造によれば、電荷の保持に、クーロンブロッケード効果を常温で有効に用いることも可能である。
【００１５】
なお、上記第２の材料としては、電荷に対して障壁になるような材質であればよい。例えば、絶縁体を用いることができるし、また、金属や半導体であっても、ＰＮ接合のように空乏層が形成されたり、ショットキー障壁などが形成されるものを用いることもできる。その他、上記第１，第２および第３の材料は、電荷が微粒子もしくはそのごく近傍に局在するために必要な条件を満たすものであればよい。
【００１６】
一実施形態の抵抗変化機能体は、上記第１の材料と第２の材料は、互いに異なる絶縁性物質であり、
上記第３の材料は、導電性物質であり、
上記第２の材料は、上記第３の材料を用いて形成された絶縁性物質である。
【００１７】
この実施形態の抵抗変化機能体では、上記第３の材料は導電性物質であるので、電荷を容易に保持させることが可能である。また、上記第２の材料は絶縁性物質であるので、上記微粒子から電荷がリークすることを効果的に抑制することができる。また、上記第２の材料は、上記第３の材料を用いて形成されているので、上記第３の材料からなる微粒子に対して良好な相性を有して良好な絶縁作用が得られる。したがって、安定した特性の抵抗変化機能体が得られる。
【００１８】
本発明のメモリは、第１の電極と第２の電極との間に挟まれたメモリ機能体を備えるメモリにおいて、
上記メモリ機能体は、第１の絶縁体と、
上記第１の絶縁体中に含まれると共に、電荷の通り抜けに対する障壁を有する材料で表面が覆われた導電性微粒子とを備え、
上記第１の電極と第２の電極との間に所定の電圧を印加した前後で、上記メモリ機能体を通して流れる電流の大小が変化して、その電流の大小に応じて記憶状態が判別されることを特徴としている。
【００１９】
なお、上記電荷の通り抜けに対する障壁を有する材料としては、例えば、絶縁体を用いることができるし、また、金属や半導体であっても、ＰＮ接合のように空乏層が形成されたり、ショットキー障壁などが形成されるものを用いることもできる。その他、上記第１の絶縁体、上記電荷の通り抜けに対する障壁を有する材料および導電性微粒子は、電荷が上記導電性微粒子もしくはそのごく近傍に局在するために必要な条件を満たすものであればよい。
【００２０】
ここにおいて、本明細書では、「導電性微粒子」とは、微粒子自体が導電性を有するものを指す。したがって、「導電性微粒子」は金属または半導体からなるものを含み、さらには、導電性を有する限り、有機物質からなるものをも含む。また、「微粒子」とは粒径が１μｍ未満の粒子を指す。
【００２１】
メモリの「記憶状態」としては、例えば論理１に相当する書込状態と、論理０に相当する消去状態とが挙げられる。
【００２２】
この発明のメモリでは、上記第１の絶縁体中に含まれる導電性微粒子によって、第１の電極と第２の電極との間に所定の電圧を印加した前後で、上記メモリ機能体を通して流れる電流の大小が変化する。つまり、第１の電極と第２の電極との間に所定の電圧（書込用または消去用）を印加して上記メモリ機能体を通して電流を流すことによって、上記メモリ機能体を通して流れる電流の大小が変化する。そして、第１の電極と第２の電極との間に所定の電圧（読出用）を印加したとき、上記メモリ機能体を通して流れる電流の大小に応じて記憶状態が判別される。上記メモリ機能体では、上記導電性微粒子の表面が、上記電荷の通り抜けに対する障壁を有する材料で覆われていることによって、常温において、上記メモリ機能体を通して流れる電流の大小を、比較的低電圧で電気的に制御して変化させることができる。したがって、このメモリは実用性がある。
【００２３】
また、上記第１の絶縁体はシリコン酸化物からなり、上記導電性微粒子は半導体または金属からなるのが望ましい。この場合、上記メモリは、半導体産業で用いられている既存の装置を用いて作製可能である。
【００２４】
一実施形態のメモリは、上記メモリ機能体に流れる電流の向きを定めるように、整流作用を有する整流機能体が、上記メモリ機能体と電気的に直列に接続されている。
【００２５】
この実施形態のメモリでは、上記整流機能体によって、上記メモリ機能体に流れる電流の向きが一方向に限定される。これにより、上記メモリ機能体をそれぞれ含む複数のメモリセルを行列状に配置し、それらの中から特定のメモリセルを選択して動作させようとする場合に、非選択のメモリセルに無用な電流が流れるのを上記整流機能体によって阻止できる。したがって、メモリセルの選択が容易になる。
【００２６】
また、上記整流機能体はショットキー接合を有するのが望ましい。このショットキー接合は金属と半導体の接合で作製され得る。したがって、既存の半導体装置で容易に製造可能であり、生産性に優れる。
【００２７】
また、上記整流機能体はＰＮ接合を有するのが望ましい。このＰＮ接合は半導体を用いて作製され得る。したがって、既存の半導体装置で容易に製造可能であり、生産性に優れる。また、Ｐ型半導体とＮ型半導体の濃度を調整することにより接合の特性を容易に変えることが可能であるので、汎用性に優れる。
【００２８】
また、上記整流機能体は整流作用を有する接合を備え、この接合を構成する物質の少なくとも一方は連続粒界シリコンであるのが望ましい。この場合、上記接合を形成するためには、エピタキシャル成長のような高温を必要としない。また通常の多結晶シリコンよりも結晶性がよいので、移動度が高く高速動作が可能となる。
【００２９】
一実施形態のメモリは、上記メモリ機能体を選択するための選択トランジスタが、上記メモリ機能体と電気的に直列に接続されている。
【００３０】
この実施形態のメモリでは、上記選択トランジスタをＯＮ（オン）またはＯＦＦ（オフ）することによって、メモリセルを選択しまたは非選択にすることができる。また、上記選択トランジスタをＯＦＦすることによってメモリ機能体を通して電流が流れるのを防ぐことができるので、メモリ機能体の電流の流れ易さが変化するのを防ぐことができる。したがって、長時間安定したメモリ機能を維持することができる。
【００３１】
また、上記メモリは、上記第１の電極と第２の電極との間に、上記メモリ機能体の第１の絶縁体を破壊する電圧を加えるための装置を備えるのが好ましい。このメモリは、上記メモリ機能体の第１の絶縁体を破壊することによって、いわゆるヒューズメモリとして用いられる。このメモリでは、微粒子を含まない絶縁体をヒューズとして用いた従来のヒューズメモリと異なり、低電圧で書き込み可能になる。
【００３２】
また、上述のメモリを行列状に配置してランダムアクセスメモリを構成しても良い。この場合、浮遊ゲート型メモリと異なり、構造が簡単になるので高集積化に適し、生産性に優れる。
【００３３】
別の面では、この発明のメモリは、上述のメモリ機能体を含むメモリセルを少なくとも２つ備え、上記２つのメモリセルのメモリ機能体の上記第１の絶縁体は、一体に連続して形成されている。そして、上記２つのメモリセルのうち一方のメモリセルの一方の電極と、他方のメモリセルの一方の電極とは互いに電気的に接続されており、上記一方のメモリセルの他方の電極と、上記他方のメモリセルの他方の電極とは互いに電気的に分離されている。
【００３４】
この発明のメモリでは、上記２つのメモリセルのメモリ機能体の第１の絶縁体は、一体に連続して形成されている。また、上記２つのメモリセルのうち一方のメモリセルの一方の電極と、他方のメモリセルの一方の電極とは互いに電気的に接続されてている。したがって、２つのメモリセルを別個に形成する場合に比べて分離領域を形成しなくてもよいため、占有面積を縮小することが可能となる。なお、上記一方のメモリセルの他方の電極と、上記他方のメモリセルの他方の電極とは互いに電気的に分離されているので、上記２つのメモリセルは互いに独立に動作することが可能である。
【００３５】
さらに別の面では、この発明のメモリは、上述のメモリ機能体と、上記メモリ機能体を選択するための選択トランジスタと、上記メモリ機能体に流れる電流の向きを定めるための整流機能体とを含むメモリセルを少なくとも５つ備える。上記各メモリセルは列方向に延びるビットラインとソースラインとの間に接続され、上記各メモリセルの選択トランジスタは行方向に延びるワードラインによって制御されるようになっている。上記５つのメモリセルのうち第１のセルに対して、行方向に隣り合って第２および第４のセルが配置されるとともに、列方向に隣り合って第３および第５のセルが配置されている。第１のセルと第２のセルについてビットラインは共通、ワードラインは共通、かつソースラインは非共通である。第１のセルと第３のセルについてビットラインは共通、ソースラインは共通、かつワードラインは非共通である。第１のセルと第４のセルについてソースラインは共通、ワードラインは共通、かつビットラインは非共通である。そして、第１のセルと第５のセルについてワードラインは共通、第１のセルのソースラインと第５のセルのビットラインは共通、かつ第１のセルのビットラインと第５のセルのソースラインは共通である。
【００３６】
この発明のメモリでは、ワードライン、ビットライン、ソースラインを大幅に共用することができ、配線を削減することができる。したがって、占有面積の削減が可能となる。
【００３７】
上記メモリは、上記メモリ機能体が、基板に対して垂直な方向に少なくとも２つ積層されているのが好ましい。このメモリでは、上記メモリ機能体が基板に対して垂直な方向に少なくとも２つ積層されて、３次元的に集積化されている。したがって、大幅な実効占有面積の縮小が可能であり、メモリ容量の増大が可能となる。
【００３８】
一実施形態のメモリは、上記メモリ機能体を含むメモリセルが、基板に対して平行な方向に少なくとも２つ配置され、上記基板に対して平行な方向に隣り合うメモリセルのメモリ機能体の上記第１の絶縁体は、一体に連続して形成されている。
【００３９】
この実施形態のメモリでは、上記メモリ機能体の上記第１の絶縁体が一体に連続して形成されているので、上記メモリ機能体をセル毎に分離する工程が省けるから、生産性が向上する。
【００４０】
一実施形態のメモリは、上記メモリ機能体とこのメモリ機能体に流れる電流の向きを定めるための整流機能体とを含むメモリセルが、基板に対して平行な方向に少なくとも２つ配置され、上記基板に対して平行な方向に隣り合うメモリセルのメモリ機能体の上記第１の絶縁体および／または整流機能体は、一体に連続して形成されている。
【００４１】
この実施形態のメモリでは、上記メモリ機能体の上記第１の絶縁体および／または整流機能体を、セル毎に分離する工程が省けるので、生産性が向上する。
【００４２】
この発明のメモリは、第１の電極と第２の電極との間に挟まれたメモリ機能体を備えるメモリにおいて、
上記メモリ機能体は、第１の絶縁体と、
上記第１の絶縁体中に含まれると共に、電荷の通り抜けに対する障壁を有する材料で表面が覆われた導電性微粒子とを備え、
上記メモリ機能体に対して、上記第１の電極と第２の電極とが対向する方向における上記第１の電極と第２の電極との間の位置に電圧を印加し得る第３の電極が隣接していることを特徴としている。
【００４３】
ここにおいて、上記メモリ機能体に上記第３の電極が「隣接」するとは、上記メモリ機能体に対して、上記第３の電極が直接接する場合と、絶縁膜を介して接する場合とを含む。
【００４４】
本発明者が実験したところ、上記メモリ機能体に対して、上記第３の電極によって、上記第１の電極と第２の電極とが対向する方向における第１の電極と第２の電極との間の位置に、電圧を印加すれば、上記メモリ機能体を通して流れる電流の大小がさらに大きく変化することが分かった。つまり、メモリウインドウ（ヒステリシス）の幅が増大して、メモリ機能が向上するのである。したがって、この実施形態のメモリによれば、記憶状態を読み出すときの読出しエラーが減少して、メモリの信頼性が向上する。なお、上記第３の電極は、上記第１の電極と第２の電極とが対向する方向において、この第１電極と第２電極との間の位置で、上記メモリ機能体に対して電圧を印加できるのであれば、例えば上記第１の電極と第２の電極とが対向する方向に垂直な方向を向くように配置する等、どのような形態をなしてもよい。
【００４５】
一実施形態のメモリは、上記第１の電極と第２の電極はそれぞれ半導体基板の表面に形成されており、上記メモリ機能体が上記半導体基板の表面のうち上記電極の間の領域に形成されている。さらに、上記第３の電極が上記メモリ機能体上に設けられている。
【００４６】
この実施形態メモリでは、上記メモリ機能体を、ＭＯＳ型トランジスタのチャネル部分に組み込んだのに略等しい構造を有する。この場合、構造が論理トランジスタとよく似ているため、製造が容易である。また論理回路との混載も容易になる。
【００４７】
一実施形態のメモリは、上記第１の電極と第２の電極がそれぞれ基板上に形成された導電体からなる。上記メモリ機能体が上記導電体の間に挟まれた領域に形成されている。さらに、上記第３の電極が上記メモリ機能体上に設けられている。
【００４８】
この実施形態メモリでは、上記メモリ機能体を、ソース・ドレイン・チャネルが欠如した積み上げ拡散層付ＭＯＳ型トランジスタの絶縁膜部分に組み込んだのに略等しい構造を有する。この場合、構造が論理トランジスタとよく似ているため、製造が容易である。また論理回路との混載も容易になる。また、ガラス基板上に上記メモリ機能体を形成することも可能である。
【００４９】
なお、上述のメモリを行列状に配置してランダムアクセスメモリを構成しても良い。この場合、浮遊ゲート型メモリと異なり、構造が簡単になるので高集積化に適し、生産性に優れる。また、コンパクトで低電圧動作可能なランダムアクセスメモリを実現することができる。
【００５０】
一実施形態のメモリは、上記メモリ機能体が、基板に対して垂直な方向に少なくとも２つ積層されている。
【００５１】
この実施形態のメモリでは、上記メモリ機能体が上記基板に対して垂直な方向に少なくとも２つ積層されて、３次元的に集積化されている。したがって、大幅な実効占有面積の縮小が可能であり、メモリ容量の増大が可能となる。
【００５２】
また、本発明のメモリの製造方法は、上述のメモリを製造するメモリの製造方法であって、上記第１の絶縁体中に上記導電性微粒子を形成するための物質を負イオン注入法により注入する工程を少なくとも含むことを特徴としている。
【００５３】
この発明のメモリの製造方法では、作製されたメモリについて、一度の負イオン注入によって、上記第１の絶縁体中に上記導電性微粒子を形成するができる。したがって、メモリを生産性良く作製できる。
【００５４】
なお、上記第１の絶縁体中に上記導電性微粒子を形成する方法としては、ＣＶＤ（化学気相成長法）や蒸着、ＭＢＥ（分子線エピタキシ法）などで導電性物質を堆積し、熱処理を行って導電性微粒子にする方法や、導電性薄膜を堆積し、フォトリソグラフィやエッチングなどの微細加工技術を用いる方法が考えられる。しかしながら、これらの方法では、生産性が良くない。これに対して、イオン注入によれば、上記第１の絶縁体中に導電性微粒子を一度の処理で形成できる。しかも、イオン注入によれば、導電性微粒子を形成するためにフォトリソグラフィやエッチングなどの微細加工技術を要しない。したがって、生産性に優れる。
【００５５】
また、上記第１の絶縁体中に上記導電性微粒子を形成するための物質を負イオン注入法により注入しているので、注入時に上記第１の絶縁体やそれを支持する基板が帯電するのを抑制できる。したがって、注入エネルギを正確に制御でき、注入位置のばらつきを抑制できる。また、帯電が抑制されるので、帯電によって上記絶縁体が破壊して欠陥が生じるのを抑制できる。これらの結果、作製されたメモリの信頼性が向上する。
【００５６】
本発明の半導体装置は、上述のメモリを備える。
【００５７】
この発明の半導体装置では、占有面積の縮小が可能なメモリセルを用いているため、従来に比してメモリ回路の占有面積を縮小することができ、小型に構成される。上述のメモリは比較的低電圧で動作可能であるので、そのようなメモリを含むメモリ回路とロジック回路等との間で電源を共用でき、メモリ回路とロジック回路等との混載が容易になる。この結果、低消費電力化が可能になる。
【００５８】
本発明の電子機器は、上述の半導体装置を備える。
【００５９】
この発明の電子機器では、上述の半導体装置が小型に構成される結果、この機器を小型することが可能である。また、上述の半導体装置が低消費電力であるので、この機器に搭載された電池の寿命が延びる。したがって、この電子機器は携帯の用途に適する。
【００６０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００６１】
図１は、本発明の１実施形態の抵抗変化機能体を示す概略断面図である。この抵抗変化機能体１００は、第１の電極１１１と、第２の電極１１２と、この第１の電極１１１と第２の電極１１２との間に挟まれた媒体としての絶縁体１０１を備える。上記絶縁体１０１中には、ナノメートルサイズを有すると共に絶縁体１０４によって表面が覆われた導電性微粒子１０３を１つ以上含んでいる。
【００６２】
上記抵抗変化機能体１００は、図２（ａ）乃至（ｄ）の工程図に示すようにして作製されている。
【００６３】
本実施形態では、半導体産業で用いられている既存の装置を用いて作製できるように、上記絶縁体１０１の材料には、第１の材料としての酸化シリコンを用い、上記微粒子１０３の材料には、第３の材料としての銀を用い、上記絶縁体１０４の材料には、第２の材料としての酸化銀を用いる。
【００６４】
まず、図２（ａ）に示すように、シリコン基板３００の表面に、シリコン酸化膜１０１を熱酸化工程によって形成する。この例では、上記シリコン酸化膜１０１の膜厚を約３５ｎｍに形成する。なお、上記シリコン基板の上記シリコン酸化膜１０１以外の部分は、第２の電極として用いられる。
【００６５】
次に、図２（ｂ）に示すように、シリコン酸化膜１０１中に、負イオン注入法によって銀３０３を導入する。
【００６６】
ここで、注入エネルギが過大であると、上記注入された銀３０３のシリコン酸化膜１０１における分布範囲が広くなり過ぎて、抵抗変化機能に対して不適切であり、また、上記シリコン酸化膜１０１へのダメージが過大になって欠陥を生じてしまう。したがって、注入エネルギは、１００ｋｅＶ未満であるのが好ましく、特に、５０ｋｅＶ未満に設定するのが、より好ましい。
【００６７】
また、上記銀のドーズ量（単位面積当りの注入量）は、過大であると、導電性微粒子の粒径が過大になり、また、上記シリコン酸化膜１０１へのダメージが多くなる一方、過小であると、導電性微粒子の分布密度が過小になる。したがって、上記銀のドーズ量は、１×１０^１２／ｃｍ^２より多く、かつ、１×１０^２０／ｃｍ^２より少なく設定するのが好ましく、例えば、１×１０^１４／ｃｍ^２より多く、かつ、１×１０^１７／ｃｍ^２より少なく設定するのが好ましい。
【００６８】
本実施形態では、注入エネルギは約１５ｋｅＶ、ドーズ量は約１×１０^１５／ｃｍ^２に設定した。言うまでもまく、注入するイオン種によって、選択すべき注入エネルギーおよび注入量は異なる。
【００６９】
また、本実施形態では、イオン注入法として負イオン注入法を採用している。この負イオンを用いた注入法によれば、正イオンを用いた場合のように、注入を受ける材料（本実施形態ではシリコン酸化膜１０１）の表面電位が正イオンの加速電圧近くまで上昇することが無くて、上記シリコン酸化膜１０１の表面電位を、数ボルト程度の非常に低い値に留めることができる。より詳しくは、正イオン注入法を用いた場合、正の電荷のイオンが上記シリコン酸化膜１０１表面に入射した際、負の電荷の二次電子が放出される。したがって、上記シリコン酸化膜１０１の表面は、上記正イオンの注入を続けるに伴って正に帯電する一方であり、最終的に、表面電位が上記正イオンの加速電圧にまで上昇する。これに対して、負イオン注入法では、負の電荷のイオンが上記シリコン酸化膜１０１表面に入射した際、負の電荷の二次電子が放出される。したがって、上記シリコン酸化膜１０１の表面電位は、±数ボルト程度に収まる。その結果、正イオン注入に比べて、実効的な加速電圧の変動が少なくなるため、銀の注入深さのばらつきを抑制することが可能となる。また、注入を受けるシリコン酸化膜１０１や、この下方の上記シリコン基板３００が殆ど帯電しないので、絶縁破壊等による欠陥の発生を抑制することが可能となる。本実施形態では、負イオン注入装置として日新電機株式会社製のものを用いた。
【００７０】
次に、上記シリコン酸化膜１０１に熱処理を行って、このシリコン酸化膜１０１に注入された銀を、凝集または拡散させる。これによって、図２（ｃ）に示すように、シリコン酸化膜１０１中に、導電性微粒子としての銀微粒子１０２を形成する。また、上記熱処理によって、上記イオン注入時にシリコン酸化膜１０１に発生した欠陥が、修復される。
【００７１】
上記熱処理の温度は、低過ぎると効果がないが、高過ぎると注入元素（銀）が拡散、溶融するので、微粒子を形成できない。したがって、熱処理の温度は、２００℃より高く、かつ、注入元素（銀）の融点未満に設定するのが好ましい。また、上記熱処理は、比較的低い温度であっても、長時間施すことによって上記温度での効果が増大するが、あまりに長時間であると、微粒子の粒径が過大になる場合や、注入元素が、微粒子を形成すべき領域の外の領域まで拡散する場合がある。このため、上記熱処理を施す時間は、２４時間より短く設定するのが好ましい。
【００７２】
一般的に、熱処理は、アルゴン等の不活性雰囲気中で行なうが、本実施形態の熱処理は、上記銀微粒子１０２の表面を覆う絶縁体を形成する雰囲気中で行なう。すなわち、酸素を含む気相中で熱処理を行なって、上記シリコン酸化膜１０１中に銀微粒子１０２を形成するとともに、上記シリコン酸化膜１０１中に酸素を拡散させる。これによって、上記銀微粒子１０２の表面部分に、絶縁性物質であって第２の材料としての酸化銀１０４を形成する。つまり、上記第２の材料としての酸化銀は、上記第３の材料としての銀を用いて形成された絶縁物質である。
【００７３】
なお、上記熱処理の温度、時間、気相の流量等の条件は、用いる材料や、形成すべき微粒子の粒径、および、その表面に形成する絶縁体の厚みによって異なる。
【００７４】
本実施形態では、シリコン熱酸化条件よりやや低い温度で数時間程度、酸化雰囲気中で熱処理を行なって、図２（ｄ）に示すような酸化銀１０４で覆われた銀微粒子１０３を形成する。
【００７５】
上記銀微粒子１０３の周りには、第２の材料として、酸化物からなる絶縁膜を形成する他に、窒化物からなる絶縁膜を形成してもよい。例えば、導電性微粒子をシリコンで形成する場合、導電体としのてシリコンを注入した後、例えばアンモニア雰囲気中で熱処理を実行する。これによって、シリコン微粒子を形成すると共に、このシリコン微粒子の周りに、絶縁体としてのシリコン窒化物を形成する。
【００７６】
また、初めにアルゴンや窒素等の不活性雰囲気中で熱処理を行って、導電性微粒子がある程度形成されてから、この導電性微粒子が絶縁化される雰囲気中での熱処理に切り替えてもよい。この方法によれば、導電性微粒子の大きさを所望の大きさに調整してから、この導電性微粒子の絶縁化を行うことができるので、上記導電性微粒子の粒径を、正確に所望の大きさに形成することができる。例えば、通常の熱処理炉であれば、アルゴンや窒素等の不活性雰囲気中において、凡そ３００℃〜９００℃程度の処理温度が好ましい。例えば、アサヒ理化製作所製のセラミクス電気管状炉を用いて、アルゴン雰囲気中で約７００℃の温度によって、約１時間熱処理を行う。この熱処理の条件は銀微粒子の場合であって、導電性微粒子を形成する材料に応じて、最適な熱処理条件は異なる。
【００７７】
さらに、導電性微粒子を形成するための熱処理を比較的低温で行なう場合、媒体としての絶縁膜に、注入によって発生した欠陥を修復するために、５００〜１０００℃程度の熱処理を行うことが好ましい。このとき、熱処理を長時間行うと、導電性微粒子が融解したり拡散したりする不都合が生じるので、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、すなわち、短時間の熱処理を行うのが好ましい。
【００７８】
なお、導電性微粒子の表面に絶縁体を形成する方法としては、上述のような酸化性雰囲気による熱酸化や窒化性雰囲気による熱窒化処理の他に、酸素あるいは窒素などをイオン注入した後、アニール処理により酸化あるいは窒化などを行う方法がある。この方法によれば、熱処理炉における表面からの熱拡散による方法に比べて、所望の深さに酸素あるいは窒素を供給できる。したがって、例えば、導電性微粒子を含む第１の材料からなる媒体の表面付近について、酸化あるいは窒化等を避けたい場合に、特に有効である。
【００７９】
本実施形態の製造方法によって作製した導電性微粒子および絶縁体の様子を、断面ＴＥＭ（透過型電子顕微鏡）観察によって調べた。その結果、図２（ｄ）に示すように、銀イオンの加速エネルギーに応じた所定深さに、粒径がおよそ２〜３ｎｍ程度のナノメートルサイズの銀微粒子１０３と、その周りを覆う酸化銀１０４とが形成されていることが確認できた。図２（ｅ）は、図２（ｄ）の一部を拡大したものである。
【００８０】
このように、本実施形態によれば、上記シリコン酸化膜１０１中に銀微粒子１０２を形成する際、負イオン注入法を用いるので、上記シリコン酸化膜１０１の帯電を抑制しつつ、このシリコン酸化膜１０１中に、所望の深さに容易に銀を注入することができる。また、上記銀粒子１０２を形成するためにイオン注入法を用いるので、従来におけるように導電性膜をエッチングするよりも工程が少なく、また、ナノスケールの微細加工技術を用いることがない。したがって、ナノメートルサイズの微粒子を、良好な生産性で形成できる。
【００８１】
上記シリコン酸化膜１０１中に上記酸化銀１０４で覆われた銀微粒子１０３を形成した後、上記シリコン酸化膜１０１上に、第１の電極１１１を形成する。この第１の電極１１１の材料は、金属または半導体のいずれでもよく、また、導電性を有する限り、有機物質であっても良い。上記第１の電極１１１を形成する方法としては、ＣＶＤ（化学気相成長法）や蒸着、ＭＢＥ（分子線エピタキシ法）などを採用できる。本実施形態では、通常の真空蒸着法によってＡｌ膜を成膜して第１の電極１１１を形成し、これによって、抵抗変化機能体が完成する。
【００８２】
本実施形態の抵抗変化機能体は、上記シリコン酸化膜１０１中に、イオン注入および熱処理によって、銀微粒子１０２を少ない工程で短時間に高密度に形成できる。上記イオン注入によれば、上記銀微粒子１０２を形成するために微細加工技術を要しないので、良好な生産性で抵抗変化機能体が製造できる。
【００８３】
なお、本実施形態では、導電性微粒子として銀微粒子１０２を用いたが、銀以外の金、銅などの金属や、シリコン、ゲルマニウムなどの半導体等の導伝体を用いて導電性微粒子を形成してもよい。ただし、金は酸化されにくいので、微粒子を形成した後に、その周りに絶縁体を形成し難い。これに対して、例えばアルミニウムなどのように、酸化によって表面に強固な酸化被膜を形成する材料を用いることが好ましく、アルミニウムの他に、タングステン、ニオブ、ジルコニウム、チタン、クロム、スズ、コバルト、ニッケル、鉄、アンチモン、鉛などを用いて導電性微粒子を形成してもよい。
【００８４】
また、上記導電性微粒子としての銀微粒子１０２は、シリコン基板に熱酸化を施して形成したシリコン酸化膜１０１中に形成したが、ガラス基板などの他の絶縁体や、半導体基板等の中に形成してもよい。
【００８５】
また、上記シリコン酸化膜は、熱酸化膜に限らず、ＣＶＤ法などによって成膜したシリコン酸化膜であってもよく、ポリシリコンやアモルファスシリコンを酸化したものであってもよい。ただし、単結晶シリコンを熱酸化してなるシリコン酸化膜のほうが、膜質がよく、好ましい。さらに、窒化シリコンなどの他のシリコン系絶縁物はもちろん、他の絶縁体を用いることも可能である。
【００８６】
また、本実施形態では、絶縁性物質からなる媒体中に、導電性微粒子の材料を負イオン注入法によって注入しているので、注入時に上記絶縁性媒体やそれを支持する基板が帯電するのを効果的に抑制できる。したがって、上記導電性微粒子の材料の注入深さを正確に制御できて、分布のばらつきを抑制できる。すなわち、導電性微粒子の形成深さおよび領域を、正確に制御できる。また、上記注入時の帯電が抑制されるので、帯電によって絶縁性媒体が破壊して欠陥が生じるのを抑制できる。これらの結果、抵抗変化機能体の信頼性を、効果的に向上することができる。
【００８７】
図３は、上述の方法で作製した抵抗変化機能体１００の常温（２５℃）における電流対電圧（Ｉ−Ｖ）特性を示した図である。
【００８８】
この電流体電圧特性は、第２の電極１１２を接地すると共に、第１の電極１１１に印加する電圧を変化させた際、この第１の電極１１１に流れる電流の変化を示したものである。まず、第１電極１１１の印加電圧を−１Ｖ程度から連続的に上昇させると、矢印Ｓ１で示すように、電流の絶対値が減少する。これに続いて、０Ｖ程度から電圧を連続的に低下させると、矢印Ｓ２で示すように、電流値の絶対値が、矢印Ｓ１とは異なる経路を通って増加する。そして、印加電圧が−１Ｖに達したとき、上記矢印Ｓ２のように低下した電流の値は、印加電圧が−１Ｖから上昇を開始したときの当初の電流の値と比べて、絶対値が小さくなる。同一の印加電圧で電流の絶対値が小さくなったことは、抵抗が大きくなったことを意味する。このように、図３に示す電流対電圧（Ｉ−Ｖ）特性には、ヒステリシスが現れる。これは、上記微粒子１０３が、この微粒子を覆う絶縁体１０４によって、良好な障壁効果が与えられて互いに孤立していることにより、良好なクーロンブッロケードの条件が実現されているからだと言える。
【００８９】
また、ヒステリシスの発生原因は、複数の導電体微粒子のうちの極微小な微粒子が、電流の影響によって拡散または消滅したり、あるいは、凝集して大型化した結果、クーロンエネルギが変動したためとも考えられる。その他、ジュール熱による熱エネルギにより、導電体微粒子から電子が放出された結果、クーロンエネルギが変動したためとも考えられる。
【００９０】
また、上記ヒステリシスが生じる他の原因としては、以下のことが考えられる。すなわち、シリコン酸化膜１０１中の複数の銀微粒子１０３のうち、所定の銀微粒子１０３に１個乃至数個の電荷が蓄積され、この蓄積された電荷によって、この銀微粒子１０３の近傍で電流経路を形成する他の銀微粒子１０３の電子に対して、クーロン相互作用が及ぶ。その結果、上記電流経路における電流の流れ易さ、つまり電気抵抗が変化すると考えられる。これらのいずれかの効果、あるいは、複数の効果が組み合わさって、上記ヒステリシスが現れると考えられる。
【００９１】
しかしながら、これら以外の要因によってヒステリシスが現れている可能性もある。いずれにせよ、要因の如何にかかわらず、本発明の抵抗機能体によれば、実用上十分に大きなヒステリシスが得られることは明らかである。
【００９２】
なお、上記抵抗変化機能体１００の第１、第２の電極１１１，１１２間に過剰な電圧を印加した場合、電流値が著しく増大した。これは、上記シリコン酸化膜１０１中に含まれる銀微粒子１０３が変化したためであると考えられる。あるいは、銀微粒子１０３，１０３間のシリコン酸化膜１０１の部分、または、酸化銀１０４のいずれか一方または両方が、絶縁破壊を起こしたためであると考えられる。ただし、上記銀微粒子１０３，１０３間のシリコン酸化膜１０１の部分または酸化銀１０４は、トンネル障壁であるので絶縁破壊を起こし難い。したがって、ジュール熱によって、上記銀微粒子１０３が拡散または凝集したか、あるいは、上記酸化銀１０４が変化したか、あるいは、電流によるマイグレーションによって銀微粒子１０３の状態が変化したか、のいずれかであるとも考えられる。
【００９３】
この性質を利用すれば、適正な電圧で動作させる場合と、過剰な電圧を印加する場合とで、電流値の変化に大きな差が生じるため、１つの素子で２つ以上のモードで動作させることも可能である。
【００９４】
本実施形態の抵抗変化機能体１００は、上記ヒステリシスの効果を利用して、電流値の大小を読み出すことで２値データを判別し、メモリとして使用することが可能である。つまり、上記銀微粒子１０３および酸化銀１０４を含むシリコン酸化膜１０１は、メモリ機能体１１３として機能する。本発明の抵抗変化機能体は、電子の捕獲をする能力を有していると考えらるため、電荷保持機能体と言うこともできる。
【００９５】
従来、絶縁膜等の絶縁破壊を利用するヒューズメモリでは、その絶縁膜等を絶縁破壊させるために高電圧が必要であった。これに対して、本実施形態の抵抗変化機能体１００は、ヒューズメモリとして用いた場合、実質的な絶縁膜厚に該当する上記銀微粒子１０３，１０３間のシリコン酸化膜１０１および酸化銀１０４の部分の厚みは比較的小さく、また、これらの絶縁膜はトンネル可能であるので、従来のヒューズメモリよりも低電圧で書き込み動作が可能になる。したがって、本メモリ１００は、低電圧動作のヒューズメモリとして用いることも可能である。
【００９６】
本実施形態では、上記銀微粒子１０３の粒径は、ＴＥＭ観察の範囲において略３ｎｍ以下であった。なお、本実施形態と同様の製造方法によって、粒径が略６ｎｍ以下、および、略１０ｎｍ以下の導電性微粒子を有する抵抗変化機能体を作製し、これらの抵抗変化機能体について、Ｉ−Ｖ特性を測定する実験を行なった。その結果、導電性微粒子の粒径が大きくなるにつれて、Ｉ−Ｖ特性のヒステリシスは小さくなり、室温よりも低温であっても、ヒステリシスが不明瞭になる傾向を有することが判明した。他の粒径の導電性微粒子についても実験を行なった結果、ヒステリシスを得るためには、導電性微粒子の粒径が１１ｎｍ以下、好ましくは７ｎｍ以下、より好ましくは４ｎｍ以下とする必要があることが明らかになった。
【００９７】
なお、本明細書において、「粒径」とは、微粒子の大きさをいい、上記微粒子の形状が略球形である場合や、球形に近似できる場合には、その「直径」に相当する。本発明において、上記微粒子は球形に近いほうが好ましいが、歪んだ形状の粒子や、不完全な導電体を用いる場合には、その容量と同等の容量を有する球形の導体の直径や、その表面積と同等の表面積を有する球体の直径や、その体積と同等の体積を有する球体の直径、あるいは、微粒子において互いに最も離れた２つの点を結ぶ距離のいずれかを、粒径とみなすことが可能である。例えば、微粒子の形状が楕円球体に近似できる場合における「長半径」、あるいは、長半径×短半径×短半径の３平方根などを、粒径とみなすことが可能である。
【００９８】
なお、電荷の保持のためにクーロンブロッケード効果を用いる場合、クーロンブロッケード効果が顕著になるには、上記導電性微粒子の容量を考慮して、この導電性微粒子の電荷を離脱させるために必要なエネルギーが、周囲温度による熱エネルギよりも十分大きい必要がある。そのためには、導電性微粒子を完全導体球と仮定したときに上記導電性微粒子が有すべき半径は、０．５ｎｍ〜１ｎｍ程度になる。なお、導電性微粒子の粒径が小さくなるにつれてクーロンブロッケード効果自体は顕著になるが、導電性微粒子の粒径が小さすぎると、第１、第２の電極間に高電圧が必要となるため、デバイス応用の観点からは、過小な粒径は好ましくない。
【００９９】
また、本実施形態の抵抗変化機能体１００は、シリコン酸化膜１０１中に銀粒子１０２を形成するために負イオン注入を行っているので、上記シリコン酸化膜１０１は、注入前のシリコン酸化膜と同等の品質を維持しており、非常に信頼性が高いものとなった。また、ＣＶＤなどで導電性微粒子を形成する場合に比べて、微粒子の形成の処理時間が短くなるので、良好な生産性を有する。
【０１００】
また、上記負イオン注入によれば、上述のように帯電による導電性微粒子の分布のばらつきを抑えることができるので、シリコン酸化膜１０１の厚さ方向に関して微粒子１０２の分布がばらつくのを抑制できる。したがって、上記銀微粒子１０３および酸化銀１０４を含むシリコン酸化膜１０１、すなわち、メモリ機能体１１３を薄膜化することができ、微細化が可能になる。このようにメモリ機能体１１３を薄膜化した場合、上記第１、第２の電極１１１，１１２間に印加する電圧が同じであっても、上記メモリ機能体１１３に印加される実効電場は、メモリ機能体１１３が厚い場合よりも強くなる。したがって、抵抗変化機能体１００でメモリを形成した場合、このメモリの動作電圧を低電圧化することが可能となり、生産性および低消費電力化を、いずれも向上することができる。
【０１０１】
図４は、上記抵抗変化機能体と同様の構造を有すると共に、Ａｌ膜を蒸着しパターン化してなる第１の電極としての電極４１１を備えたメモリ１５０を示す図である。すなわち、上記シリコン酸化膜１０１が第１の絶縁体であり、上記銀微粒子１０３が導電体微粒子であり、上記酸化銀１０４が第２の絶縁体である。上記電極４１１には、図示しない電源および電流センサを接続する。図５は、この電極４１１を備えたメモリ１５０の常温（２５℃）における電流対電圧（Ｉ−Ｖ）特性を示す図である。このグラフを用いて、上記メモリ１５０の記憶状態を判別する動作を説明する。
【０１０２】
図５に示したメモリ１５０の特性は、上記抵抗変化機能体に関する図３におけるのと同様に、シリコン基板３００を接地し、第１の電極４１１に電圧を印加して、第１の電極４１１に流れる電流を観測して得られたものである。まず、上記第１電極４１１の印加電圧をＶ_ｗから連続的に上昇させると、矢印Ｓ１で示すように、第１電極４１１の電流値が当初のｉ_ｉから増大する。これに続いて、上記印加電圧がＶｅに達した後、この第１電極４１１の印加電圧を連続的に低下させると、矢印Ｓ２で示すように、矢印Ｓ１とは異なる経路を経て電流値が減少する。そして、上記印加電圧がＶｗにまで低下したとき、この印加電圧を上昇したときの当初の電流値ｉ_ｉよりも絶対値が小さい電流値ｉ_ｊとなる。このように、同一電圧Ｖｗで電流の大きさが小さくなったということは、抵抗が大きくなったと言える。このように、図５に示した電流対電圧（Ｉ−Ｖ）特性には、ヒステリシスが現れる。
【０１０３】
ここで、例えば図５に示すように、書込電圧Ｖｗ、消去電圧Ｖｅを設定する。そして、メモリウィンドウ（ヒステリシスを生じる電圧値の幅）の中央の電圧値になるように、書込状態と消去状態とを判別するための読出電圧Ｖｒを設定し、判別基準となる基準電流値Ｉｊを設定する。上記読出電圧Ｖｒを印加したときの電流の大きさを読み取り、その電流の読取値と基準電流値Ｉｊとの大小関係によって、このメモリ１５０の記憶状態を判別することができる。例えば、上記電流の読取値が基準電流値Ｉｊよりも大きければ消去状態（論理０）であり、上記電流の読取値が基準電流値Ｉｊよりも小さければ書込状態（論理１）であると判別する。
【０１０４】
このように、上記メモリ機能体を用いたメモリ１５０は、２値メモリとして用いることが可能である。
【０１０５】
他の実施形態では、銀に換えてシリコンで導電性微粒子を形成することができる。すなわち、シリコン熱酸化膜中に、１０〜１５ＫｅＶの注入エネルギーの下で、１×１０^１５〜１×１０^１６／ｃｍ^２のドーズ量でシリコンを注入した。そして、窒化雰囲気中で熱処理を行い、ＳｉＯ_２中に、シリコン微粒子表面がＳｉＮで覆われたＳｉＮ／Ｓｉ微粒子が離散的に存在してなるメモリ機能体を作製した。上記熱処理は、アンモニア雰囲気中でおよそ９００℃で数時間施した。
【０１０６】
本実施形態で作製したメモリ機能体は、従来のＣＶＤおよびエッチングで形成した微粒子を有するメモリ機能体に比べて、ヒステリシスが大きく（すなわちメモリウインドウが大きく）、また、良好な電荷保持特性を有する。これは、上記ＳｉＮ／Ｓｉ微粒子を含む絶縁膜が、シリコン熱酸化膜であるため、従来のＣＶＤ膜や多結晶シリコンの酸化膜よりも良質だからである。さらに、上記シリコン微粒子表面がＳｉＮで覆われており、このＳｉＮは、アニール処理によって厚みが略均一に形成された良質のものであることが影響している。
【０１０７】
また、他の実施形態では、銀に換えてアルミニウムによって導電性微粒子を形成する。上記アルミニウムは、５〜１５ＫｅＶの注入エネルギーの下で、１×１０^１４〜１×１０^１６／ｃｍ^２のドーズ量で、シリコン熱酸化膜に注入する。そして、６００℃以下の温度で熱処理を行う。これによって、ＳｉＯ_２中に、アルミニウム微粒子の表面がアルミナで覆われたＡｌ_２Ｏ_３／Ａｌ微粒子が離散的に存在してなるメモリ機能体を作製した。
【０１０８】
本実施形態のメモリ機能体は、従来のメモリ機能体よりもヒステリシスが大きく（すなわちメモリウインドウが大きく）、また、良好な電荷保持特性を有する。これは、導電性微粒子として、金属であるアルミニウムを用いたことで、優れた電荷蓄積能力が得られるからである。また、上記導電性微粒子を、良好な絶縁体であるアルミナで囲むことで、優れた電荷保持能力が得られるからである。上記アルミナは、いわゆる不動態であり、上記アルミニウム微粒子表面の酸化によって形成された後は、その後は酸化が殆ど進まない。したがって、上記アルミナは、厚みが略均一に形成される。これによって、メモリ動作が安定し、信頼性の高いメモリ機能体が実現できる。
【０１０９】
他の実施形態では、メモリ機能体に含まれる微粒子を、他の方法で形成する。すなわち、第１の絶縁体中に、導電性微粒子を形成する材料を加える方法として、イオン注入法に換えて拡散法を用いる。例えば、上記実施形態と同様にシリコン熱酸化膜中にアルミニウム微粒子を形成する場合、上記実施形態と同様にシリコン熱酸化膜を形成した後、このシリコン熱酸化膜上に、真空蒸着装置によってアルミニウム膜を製膜する。蒸着法に換えてスパッタ法を用いても良く、アルミニウム膜が形成できればどのような方法を用いても良い。
【０１１０】
その後、凡そ４００℃〜６００℃程度の温度で熱処理を行い、シリコン熱酸化膜中にアルミニウムを拡散させる。その後、拡散した温度より低温で熱処理を行った後、酸化を行って、第２の絶縁体としてのアルミナを形成する。
【０１１１】
その後、上記実施形態と同様に、電極を形成してメモリ機能体を形成する。このメモリ機能体は、注入によってアルミニウム微粒子を形成した実施形態と同様に、優れたメモリ特性を有することが確認された。
【０１１２】
本実施形態のメモリ機能体は、拡散法を用いるので、本発明のメモリ機能体をさらに簡単に作製できる。
【０１１３】
なお、上記シリコン熱酸化膜上に形成したアルミニウム膜に換えて、Ａｌを含有するシリコン膜を用いた方が、上記シリコン熱酸化膜の表面付近のアルミニウム濃度が高濃度になることを防ぐことができるので、より好ましい。さらに、アルミニウムに代表されるような、酸化物が不動態を形成するような材料を用いれば、酸化によって良質の絶縁体を導電性微粒子の周りに形成することができるので、より好ましい。
【０１１４】
本実施形態では、特別な微細加工技術を用いることなく、既存の半導体装置を用いて作製できる。また、近年提案されている単電子トランジスタのように、電子ビーム等の微細加工技術を用いて微粒子を１つのみ作製することも、当然可能である。
【０１１５】
また、上記導電性微粒子を形成する際、水素シンター処理を行なうことは、不要な界面準位などを抑制することができ、安定動作の抵抗変化機能体およびメモリ機能体が得られるので、好ましい。
【０１１６】
図６（ａ）は、本発明の実施形態としてのメモリを示す概略断面図である。このメモリは、メモリ機能体６０４（図１の実施形態のメモリ機能体１１３と同じ構成を有する）と、このメモリ機能体６０４を選択するための選択トランジスタ６０１とが、電気的に直列に接続され、シリコン基板６００上に集積化されている。選択トランジスタ６０１は通常のＭＯＳトランジスタであり、シリコン基板６００の表面に互いに離間して形成されたドレイン領域６０２およびソース領域６０３と、それらの間の基板表面を覆うゲート酸化膜６０８およびゲート電極６０９を含んでいる。なお、コンタクト６０５，６０６がそれぞれドレイン領域６０２、ソース領域６０３に接続されている。
【０１１７】
この例では、選択トランジスタ６０１のドレイン６０２につながるコンタクト６０５の一部としてメモリ機能体６０４が設けられている。具体的には、図６（ｂ）はドレイン領域６０２に接するようにメモリ機能体６０４を備えた例であり、図６（ｃ）はビットライン６２６のメタル配線に接してメモリ機能体６０４を備えた例であり、図６（ｄ）はコンタクト６０５の途中にメモリ機能体６０４を備えた例である。
【０１１８】
図７は、上述のメモリ機能体と選択トランジスタとを含むメモリセルＭを行列状に備えたメモリの回路構成を示している。ワードラインＷ、ビットラインＢがそれぞれ行方向、列方向に延びている。各メモリセルＭのメモリ機能体６０４と選択トランジスタ６０１は、対応するビットラインＢとグランド（接地）との間に直列に接続されている。
【０１１９】
例えばメモリセルＭ（３２０）を選択するとき、それに接続されたワードラインＷ（３００）に選択トランジスタの閾値電圧以上の電圧ＶＨを印加し、その他のワードラインＷ（１００），Ｗ（２００），Ｗ（４００）には０Ｖ（接地電位）を与える。かつ、メモリセルＭ（３２０）に接続されたビットラインＢ（０２０）に書き込み、読出し、消去に必要な電圧Ｖｂを印加し、その他のビットラインＢ（０１０），Ｂ（０３０），Ｂ（０４０）にはたとえ選択トランジスタがＯＮ状態であっても、書き込み、消去が行われない電圧、例えば０Ｖを与える。
【０１２０】
このようにすれば、メモリセルＭ（３２０）のメモリ機能体６０４には電位差約Ｖｂの電圧が印加されメモリ動作が行われる。その他のメモリセルでは選択トランジスタ６０１がＯＦＦ状態であるか、選択トランジスタ６０１がＯＮ状態であってもビットラインＢの電位が０Ｖであるのでメモリ機能体には電圧が加わらずメモリ動作は行われない。
【０１２１】
図８は、上述のメモリ機能体６０４と選択トランジスタ６０１とを含むメモリセルＭを行列状に備えたメモリの回路構成を示している。この例では、行方向に隣り合うメモリセルＭの間でメモリ機能体６０４と選択トランジスタ６０１との配置が対称（逆）になっており、各メモリセルＭのメモリ機能体６０４と選択トランジスタ６０１は、対応するビットラインＢとソースラインＳとの間に直列に接続されている。
【０１２２】
例えばメモリセルＭ（３２０）を選択するとき、それに接続されたワードラインＷ（３００）に選択トランジスタの閾値電圧以上の電圧ＶＨを与え、その他のワードラインＷには０Ｖ（接地電位）を与える。かつ、メモリセルＭ（３２０）に接続されたビットラインＢ（０２０）に書き込み、読出し、消去に必要な電圧Ｖｂを印加し、ソースラインＳ（０１０）にはメモリセルＭ（３１０）が書き込みまたは消去動作しない電圧、例えば電圧Ｖｂを与える。その他のビットラインＢ（０４０）およびソースラインＳ（０３０），Ｓ（０５０）にはたとえ選択トランジスタがＯＮ状態であっても、書き込み、消去が行われない電圧、例えば０Ｖを与える。
【０１２３】
このようにすれば、メモリセルＭ（３２０）のメモリ機能体６０４には電位差約Ｖｂの電圧が印加されメモリ動作が行われる。その他のメモリセルでは選択トランジスタ６０１がＯＦＦ状態であるか、選択トランジスタ６０１がＯＮ状態であってもビットラインＢとソースラインＳとの間の電位差が０Ｖであるので、メモリ機能体には電圧が加わらずメモリ動作は行われない。
【０１２４】
図９は、上述のメモリ機能体と選択トランジスタとが直列接続されたタイプの複数のメモリセルＭ１，Ｍ２，Ｍ３，…をシリコン基板９００上に集積化した一態様のメモリの断面構造を示している。各メモリセルＭの選択トランジスタは、シリコン基板９００の表面に互いに離間して形成されたドレイン領域９０３およびソース領域９０７と、それらの間の基板表面を覆うゲート酸化膜９０８およびゲート電極９０９を含んでいる。隣り合うメモリセルは基板９００と平行な方向（図９における左右方向）に関して対称に構成されている。メモリセルＭ１，Ｍ２のソース領域９０７は一体に連続して形成され、このソース領域９０７上に１つのソースコンタクト９０２が形成されている。つまり、メモリセルＭ１，Ｍ２間でソースコンタクト９０２が共有されている。メモリセルＭ２，Ｍ３のドレイン領域９０３，９０３は左右に離間して分離され、それらのドレイン領域９０３，９０３上にまたがって１つのメモリ機能体９０４（既述のメモリ機能体１１３と同じ物）と１つのビットコンタクト９０１が形成されている。つまり、メモリ機能体９０４は２つのドレイン領域９０３，９０３に接するように、左右方向に一体に連続して形成されている。また、メモリセルＭ２，Ｍ３間でビットコンタクト９０１が共有されている。ビットコンタクト９０１には対応するビットライン９２６が接続されている。
【０１２５】
この構成では、メモリ機能体９０４のうちメモリ動作を行うのは、図９（ｂ）に示すように、ビットコンタクト９０１とドレイン領域９０３，９０３との間に挟まれて電圧が印加される領域９０５，９０５に限られる。メモリ機能体９０４は導電性微粒子を含有するとはいえ、基本的には絶縁体であるから、メモリ機能体９０４のうち有効な電圧が印加されない残りの部分（領域９０５，９０５の間に相当する部分）は、メモリ動作をしない。
【０１２６】
したがって、このメモリでは、メモリ機能体９０４は２ビットメモリ機能体として働く。このため、個々のドレイン領域９０３上にそれぞれ１つのメモリ機能体を形成する場合に比べ、メモリ機能体９０４の占有面積は約半分になる。また、ビットコンタクト９０１、ソースコンタクト９０２の数も約半分に減少させることができる。したがって１セルあたりの占有面積が減少し集積度が向上する。
【０１２７】
図１０（ａ），（ｂ）はそれぞれ図９に示したメモリの変形例を示している。なお、既に示した図中の構成要素と同じ構成要素には同じ符号を付して、説明を省略する（以下同様。）。
【０１２８】
これらの変形例では、隣り合うメモリセルＭ２，Ｍ３のドレイン領域９０３，９０３は、基板９００の表面に形成された断面矩形のトレンチ（溝）１００３によって左右に分離されている。トレンチ１００３を定める基板壁面（トレンチの内壁）に沿って絶縁膜１００１が断面コの字状に形成され、絶縁膜１００１の内側は例えばポリシリコンや金属などの導電性物質（トレンチ電極）１００５で埋め込まれている。トレンチ電極１００５はビットコンタクト１００６と電気的に接続されている。
【０１２９】
図１０（ａ）のメモリでは、絶縁膜１００１のうち基板表面に近い領域のみに、第２の絶縁膜で表面が覆われた導電性微粒子が含有されてメモリ機能体１００４が構成されている。この例では、メモリ機能体１００４は、基板表面からドレイン領域９０３の深さよりも深くまで達している。一方、図１０（ｂ）のメモリでは、絶縁膜１００１のうち全領域に導電性微粒子が含有されてメモリ機能体１０１４が構成されている。
【０１３０】
いずれにしても図１０（ｃ）に示すように、メモリ機能体１００４のうちメモリ動作を行うのは、トレンチ電極１００５とドレイン領域９０３とで挟まれて電圧が印加される領域１０２４，１０２４に限られる。メモリ機能体１００４は導電性微粒子を含有するとはいえ、基本的には絶縁体であるから、メモリ機能体１００４のうち有効な電圧が印加されない残りの部分は、メモリ動作をしない。
【０１３１】
これらの図１０（ａ），（ｂ）のメモリでは、図９のメモリと同様に、個々のドレイン領域９０３上にそれぞれ１つのメモリ機能体を形成する場合に比べ、メモリ機能体１００４，１０１４の占有面積は約半分になる。また、ビットコンタクト９０１、ソースコンタクト９０２の数も約半分に減少させることができる。したがって１セルあたりの占有面積が減少し集積度が向上する。
【０１３２】
図１１は、上述のメモリ機能体と整流機能体とを含むメモリセルＭを行列状に備えたメモリの回路構成を示している。ワードラインＷ、ビットラインＢがそれぞれ行方向、列方向に延びている。各メモリセルＭのメモリ機能体１２０４（既述のメモリ機能体１１３と同じ物）と整流機能体１２０１は、対応するビットラインＢとワードラインＷとの間に直列に接続されている。各整流機能体１２０１は、ワードラインＷからメモリ機能体１２０４を通してビットラインＢへ電流が流れるのを許容する一方、ビットラインＢからメモリ機能体１２０４を通してワードラインＷへ電流が流れるのを阻止する。
【０１３３】
例えばメモリセルＭ（３２０）を選択するとき、それに接続されたワードラインＷ（３００）に正電圧ＶＨを印加し、かつビットラインＢ（０２０）にメモリ機能体１２０４に書き込み、読出し、消去のうち所望の動作に必要な電位差になるような負電圧ＶＬを印加する。さらにその他のビットラインＢ（０１０），Ｂ（０３０），Ｂ（０１０）には、ワードラインＷに正電圧ＶＨが印加されていてもメモリ機能体１２０４に書き込み、消去が行われない電位差になるような電圧を印加する。例えば電位差を０にするならば電圧ＶＨを印加する。同様に、その他のワードラインＷ（１００），Ｗ（２００），Ｗ（４００）には電圧ＶＬを印加し選択しないメモリ機能体１２０４に加わる電位差を０になるようにする。
【０１３４】
このようにすれば、メモリセルＭ（３２０）のメモリ機能体１２０４には電位差約（ＶＨ−ＶＬ）のが印加されメモリ動作が行われる。その他のメモリセルＭでは電位差が０であるか、電位差があっても整流機能体１２０１に対して逆方向電圧であるので、電流が制限されてメモリ機能体１２０４はメモリ動作を行わない。
【０１３５】
あるいは、整流機能体１２０１として、閾値が存在し順方向であっても電位差Ｖｔ未満では電流が流れないかメモリ動作しない程度の小電流しか流れないものを用いても良い。但し、メモリ機能体１２０４のメモリ動作に必要な電位差をＶｍとしたとき、Ｖｔ＞（Ｖｍ／２）であるものとする。例えば、メモリセルＭ（３２０）を選択するためにはワードラインＷ（３００）に正電圧（Ｖｍ／２）、ビットラインＢ（０２０）に負電圧−（Ｖｍ／２）を印加して、メモリ機能体１２０４にメモリ動作に必要な電位差Ｖｍを与える。その他のワードラインＷおよびビットラインＢには電圧０Ｖを与える。この場合、非選択のメモリセルＭには最大（Ｖｍ／２）の電位差が加わるが、整流機能体１２０１によって電流が制限されるので、メモリ動作は行われない。
【０１３６】
図１２は、上述のメモリ機能体とＰＮ接合からなる整流機能体とを含むメモリセルがとり得る様々な構造を示している。
【０１３７】
図１２（ａ）は、メモリ機能体１２０４（既述のメモリ機能体１１３と同じ物）と整流機能体１２０１とが電気的に直列に接続された態様を模式的に示している。整流機能体１２０１は、Ｎ型半導体１２０２とＰ型半導体１２０３とが作るＰＮ接合を含んでいる。
【０１３８】
図１２（ｂ）は、図１２（ａ）における整流機能体１２０１を半導体基板（例えばシリコン基板）１２１５上に形成した態様を模式的に表している。この例では、整流機能体１２０１のＰ型半導体領域１２０３およびＮ型半導体領域１２０２は、公知の方法により、半導体基板１２１５の表面へ順次不純物を注入、拡散等することにより形成されている。
【０１３９】
図１２（ｃ）〜図１２（ｅ）は、図１２（ｂ）におけるメモリ機能体１２０４の配置を具体的に表している。図１２（ｃ）はメモリ機能体１２０４がコンタクト１２２６の途中に設けられた例であり、図１２（ｄ）はメモリ機能体１２０４がＮ型半導体領域１２０２に接するように設けられた例であり、また、図１２（ｅ）はメモリ機能体１２０４がビットライン１２４７に接するように設けられた例である。メモリ機能体１２０４は既述の方法により形成され、コンタクト１２２６，１２２７は公知の方法により形成される。
【０１４０】
図１３は、各メモリセルにメモリ機能体とＰＮ接合からなる整流機能体とを含み、かつ隣り合う２つのメモリセルで構成要素を共有したときの様々な構造を示している。なお、この図１３ではコンタクトが簡略化した形で表されているが、公知の方法により形成される。
【０１４１】
図１３（ａ）は、メモリ機能体１２０４と整流機能体１３０１とを含むメモリセルＭ１１，Ｍ１２，Ｍ１３，…が電気的に直列に接続された態様を模式的に示している。隣り合うメモリセルは互いに対称に構成されている。各整流機能体１３０１は、Ｎ型半導体領域１３０２とＰ型半導体領域１３０３とが作るＰＮ接合を含んでいる。Ｐ型半導体領域１３０３にはワードコンタクト１３０５、メモリ機能体１２０４にはビットコンタクト１３０４がそれぞれ電気的に接続されている。
【０１４２】
図１３（ｂ）は、上述の複数のメモリセルＭ１１，Ｍ１２，Ｍ１３，…をシリコン基板１３１６上に集積化してなるメモリの断面構造を示している。隣り合うメモリセルＭ１１，Ｍ１２の間ではＮ型半導体領域１３０２，１３０２が基板１３１６と平行な方向（図１３における左右方向）に離間して形成され、それらのＮ型半導体領域１３０２，１３０２上にまたがって１つのメモリ機能体１２０４と１つのビットコンタクト１３０４が形成されている。つまり、メモリ機能体１２０４は２つのＮ型半導体領域１３０２，１３０２に接するように、左右方向に一体に連続して形成されている。隣り合うメモリセルＭ１２，Ｍ１３の間ではＰ型半導体領域１３０３が一体に連続して形成され、その上に１つのワードコンタクト１３０５が形成されている。このようにした場合、１セルあたりの占有面積が減少し集積度が向上する。
【０１４３】
このメモリを作製するには、まずシリコン基板１３１６の表面に酸化膜（図示せず）を形成し、既述の方法でメモリ機能体１２０４を形成する。次に、シリコン基板１３１６の表面へ順次不純物を注入、拡散等することによりＰ型半導体領域１３０３、Ｎ型半導体領域１３０２を形成する。このとき、メモリ機能体１２０４に覆われた領域には不純物は注入されない。この後、公知の方法により、コンタクト１３０４，１３０５を形成する。
【０１４４】
図１３（ｃ）は、図１３（ｂ）に示したメモリの変形例を示している。この変形例では、隣り合うメモリセルＭ１１，Ｍ１２のＮ型半導体領域１３０２，１３０２間に、公知の方法により素子分離領域１３２７が設けられている。このようにした場合、隣り合う２つのメモリセルＭ１１，Ｍ１２間を確実に電気的に分離できる。
【０１４５】
図１３（ｄ）は、さらなる変形例を示している。この変形例では、隣り合うメモリセルＭ１１，Ｍ１２のＮ型半導体領域１３０２，１３０２間に、公知の方法により断面矩形のトレンチ（溝）１３３３が設けられている。トレンチ１３３３を定める基板壁面（トレンチの内壁）に沿って絶縁膜１３３１が断面コの字状に形成され、絶縁膜１３３１の内側は例えばポリシリコンや金属などの導電性物質（トレンチ電極）１３３５で埋め込まれている。トレンチ電極１３３５はビットコンタクト１３０４と電気的に接続されている。そして、絶縁膜１３３１のうち基板表面に近い領域のみに導電性微粒子が含有されてメモリ機能体１３３４が構成されている。この例では、メモリ機能体１３３４は、基板表面からＮ型半導体領域１３０２の深さと略同じ深さまで達している。このようにした場合、隣り合う２つのメモリセルＭ１１，Ｍ１２間を確実に電気的に分離できる。
【０１４６】
図１４は、上述のメモリ機能体と整流機能体と選択トランジスタとを含むメモリセルＭを行列状に備えたメモリの回路構成を示している。ワードラインＷ、ビットラインＢがそれぞれ行方向、列方向に延びている。この例では、行方向に隣り合うメモリセルＭの間でメモリ機能体１２０４、整流機能体１２０１、選択トランジスタ１２０９（既述の選択トランジスタ６０１と同じ物）の配置が対称（逆）になっている。また、列方向に関してワードラインＷを介して隣り合うメモリセルＭの間でメモリ機能体１２０４、整流機能体１２０１、選択トランジスタ１２０９の配置が対称（逆）になっている。各メモリセルＭのメモリ機能体１２０４と整流機能体１２０１と選択トランジスタ１２０９は、対応するビットラインＢとビットラインＢとの間に直列に接続されている。なお、各ビットラインＢは、切り替えられてソースラインとしても働く。
【０１４７】
メモリセルＭ（３２０）を第１のセルとし、それに対して行方向に隣り合うメモリセルＭ（３１０），Ｍ（３３０）をそれぞけ第２のセル、第４のセルとし、列方向に隣り合うメモリセルＭ（２２０），Ｍ（４２０）をそれぞれ第３のセル、第５のセルとする。第１のセルＭ（３２０）と第２のセルＭ（３１０）についてビットラインＢ（０２０）は共通、ワードラインＷ（２００）は共通、かつソースラインＢ（０１０），Ｂ（０３０）は非共通である。第１のセルＭ（３２０）と第３のセルＭ（２２０）についてビットラインＢ（０２０）は共通、ソースラインＢ（０３０）は共通、かつワードラインＷ（２００），Ｗ（１００）は非共通である。第１のセルＭ（３２０）と第４のセルＭ（３３０）についてソースラインＢ（０３０）は共通、ワードラインＷ（２００）は共通、かつビットラインＢ（０２０），Ｂ（０４０）は非共通である。そして、第１のセルＭ（３２０）と第５のセルＭ（４２０）についてワードラインＷ（２００）は共通、第１のセルＭ（３２０）のソースラインＢ（０３０）と第５のセルＭ（４２０）のビットラインＢ（０３０）は共通、かつ第１のセルＭ（３２０）のビットラインＢ（０２０）と第５のセルＭ（４２０）のソースラインＢ（０２０）は共通である。
【０１４８】
例えば、第１のセルＭ（３２０）を選択する場合、ワードラインＷ（２００）に選択トランジスタ１２０９がＯＮする電圧Ｖｏ、その他のワードラインＷ（１００）には選択トランジスタ１２０９がＯＦＦする電圧Ｖｕを印加する。かつ、ビットラインＢ（０１０），Ｂ（０２０）には高電圧ＶＨ、その他のビットラインＢ（０３０），Ｂ（０４０）には低電圧ＶＬを印加する。ただし電位差（ＶＨ−ＶＬ）はメモリセルＭがメモリ動作するに十分な順方向電流が流れる電位差とする。
【０１４９】
このようにすれば、第１のセルＭ（３２０）にはメモリ動作に必要な電位差と順方向電流が流れる。
【０１５０】
第１のセルＭ（３２０）に対して行方向に隣り合い、それぞれ第１のセルＭ（３２０）とビットラインＢ（０２０），Ｂ（０３０）を共用しているセル、つまり第２のセルＭ（３１０）と第４のセルＭ（３３０）は、選択トランジスタ１２０９のＯＮ、ＯＦＦにかかわらず電位差がなく（電圧が加わらず）、電流が流れないのでメモリ動作はしない。
【０１５１】
第１のセルＭ（３２０）に対して列方向に隣り合い、第１のセルＭ（３２０）とビットラインＢ（０２０），Ｂ（０３０）の両方を共用しているが、ワードラインＷ（２００）を共用していないセル、つまり第３のセルＭ（２２０）は、選択トランジスタ１２０９がＯＦＦであるので、メモリ動作に必要な電流が流れずメモリ動作はしない。
【０１５２】
第１のセルＭ（３２０）に対して列方向に隣り合い、第１のセルＭ（３２０）とビットラインＢ（０２０），Ｂ（０３０）およびワードラインＷ（２００）の全てを共用しているセル、つまり第５のセルＭ（４２０）は、整流機能体１２０１のお蔭で逆方向電流しか流れないため、メモリ動作に必要な電流が流れずメモリ動作はしない。
【０１５３】
このメモリでは、ビットラインおよびワードラインの共用が可能になるので、配線を減少させることができ、配線に起因する占有面積の増大を大幅に抑制することが可能となる。
【０１５４】
図１５は、上述のメモリ機能体とショットキー接合からなる整流機能体とを含むメモリセルがとり得る様々な構造を示している。
【０１５５】
図１５（ａ）は、メモリ機能体１５０４（既述のメモリ機能体１１３と同じ物）と整流機能体１５０１とが電気的に直列に接続された態様を模式的に示している。整流機能体１５０１は、金属１５０２とＮ型半導体１５０３とが作るショットキー接合を含んでいる。
【０１５６】
図１５（ｂ）は、図１５（ａ）における整流機能体１５０１を半導体基板（例えばシリコン基板）１５１５上に形成した態様を模式的に表している。この例では、整流機能体１５０１のＮ型半導体領域１５０３は、公知の方法により、半導体基板１５１５の表面へ不純物を注入、拡散等することにより形成されている。その上に金属１５１２を形成して、金属１５０２とＮ型半導体１５０３との間にショットキー接合が形成されている。金属１５０２上にはコンタクト１５２６を介してメモリ機能体１５０４が設けられている。金属１５０２とコンタクト１５２６は同じ材料から形成されてもよく、その場合、工程を分けずに済むため工程を減らすことができ、生産性に優れる。
【０１５７】
図１５（ｃ）〜図１５（ｄ）は、図１５（ｂ）におけるメモリ機能体１５０４の配置を具体的に表している。図１５（ｃ）はメモリ機能体１５０４がコンタクト１５２６の途中に設けられた例であり、図１５（ｄ）はメモリ機能体１５０４が金属１５０２に接するように設けられた例である。
【０１５８】
ここで、金属と半導体との間にショットキー接合を形成するためには、半導体の不純物濃度（Ｎ型、Ｐ型を問わず）が低濃度、例えば１０１８／ｃｍ３未満であることが望ましい。半導体の不純物濃度が高濃度すぎると、オーミック接合が形成されてしまうからである。なお、半導体をＮ型にするかＰ型にするかは整流方向をどちらにするかによる。例えば半導体をＮ型にした場合、金属−ｎ型半導体ショットキー接合の順方向は金属からＮ型半導体の方向になる。すなわち、電子はＮ型半導体から金属の方向へ移動する。
【０１５９】
図１５（ｅ）は、上述のＮ型半導体領域１５０３が、金属１５０２に接する低濃度Ｎ型半導体層１５４３と、その周りを取り囲みコンタクト１５２７に接する高濃度Ｎ型半導体層１５４８とからなる態様を示している。高濃度Ｎ型半導体層１５４８の不純物濃度は、例えば１０２０／ｃｍ３を超える程度とする。抵抗半導体層１５４８を備えた例である。このようにすれば、金属１５０２との間でショットキー接合を形成できるとともに、コンタクト１５２７との間でオーミック接合を形成できる。しかも、Ｎ型半導体領域１５０３（高濃度Ｎ型半導体層１５４８）の抵抗を低減することができ、動作速度の向上および低消費電力化が可能となる。
【０１６０】
なお、コンタクトと半導体層との接合をオーミック接合とするには、半導体層の不純物濃度を高濃度にする、あるいは接合部分に金属シリサイドを形成するなどの方法を用いることができる。
【０１６１】
図１６は、各メモリセルにメモリ機能体とショットキー接合からなる整流機能体とを含み、かつ隣り合う２つのメモリセルで構成要素を共有したときの様々な構造を示している。なお、この図１６ではコンタクトが簡略化した形で表されているが、公知の方法により形成される。
【０１６２】
図１６（ａ）は、メモリ機能体１５０４と整流機能体１６０１とを含むメモリセルＭ２１，Ｍ２２，Ｍ２３，…が電気的に直列に接続された態様を模式的に示している。隣り合うメモリセルは互いに対称に構成されている。各整流機能体１６０１は、Ｎ型半導体領域１６０２と金属層１６０３とが作るショットキー接合を含んでいる。金属層１６０３にはビットコンタクト１６０５、メモリ機能体１５０４にはワードコンタクト１６０４がそれぞれ電気的に接続されている。
【０１６３】
図１６（ｂ）は、上述の複数のメモリセルＭ２１，Ｍ２２，Ｍ２３，…をシリコン基板１６１６上に集積化してなるメモリの断面構造を示している。隣り合うメモリセルＭ２１，Ｍ２２の間ではＮ型半導体領域１６０２，１６０２が基板１６１６と平行な方向（図１６における左右方向）に離間して形成され、それらのＮ型半導体領域１６０２，１６０２上にまたがって１つのメモリ機能体１５０４と１つのワードコンタクト１６０４が形成されている。つまり、メモリ機能体１５０４は２つのＮ型半導体領域１６０２，１６０２に接するように、左右方向に一体に連続して形成されている。隣り合うメモリセルＭ２２，Ｍ２３の間では金属層１６０３が一体に連続して形成され、その上に１つのビットコンタクト１６０５が形成されている。このようにした場合、１セルあたりの占有面積が減少し集積度が向上する。
【０１６４】
このメモリを作製するには、まずシリコン基板１６１６の表面に酸化膜（図示せず）を形成し、既述の方法でメモリ機能体１５０４を形成する。次に、シリコン基板１６１６の表面へ順次不純物を注入、拡散等することによりＮ型半導体領域１６０２を形成する。このとき、メモリ機能体１５０４に覆われた領域には不純物は注入されない。次に、Ｎ型半導体領域１６０２とショットキー接合を形成するように金属層１６０３を形成する。この後、公知の方法により、コンタクト１６０４，１６０５を形成する。
【０１６５】
図１６（ｃ）は、図１６（ｂ）に示したメモリの変形例を示している。この変形例では、隣り合うメモリセルＭ２１，Ｍ１２のＮ型半導体領域１６０２，１６０２間に、公知の方法により素子分離領域１６２７が設けられている。このようにした場合、隣り合う２つのメモリセルＭ２１，Ｍ２２間を確実に電気的に分離できる。また、上述のＮ型半導体領域１６０２が、金属層１６０３に接する低濃度Ｎ型半導体層１６４３と、その周りを取り囲みメモリ機能体１５０４と接する高濃度Ｎ型半導体層１６４８とからなっている。これにより、Ｎ型半導体領域１６０２（高濃度Ｎ型半導体層１６４８）の抵抗を低減することができ、動作速度の向上および低消費電力化が可能となる。
【０１６６】
図１６（ｄ）は、さらなる変形例を示している。この変形例では、隣り合うメモリセルＭ２１，Ｍ１２のＮ型半導体領域１６０２，１６０２間に、公知の方法により断面矩形のトレンチ（溝）１６３３が設けられている。トレンチ１６３３を定める基板壁面（トレンチの内壁）に沿って絶縁膜１６３１が断面コの字状に形成され、絶縁膜１６３１の内側は例えばポリシリコンや金属などの導電性物質（トレンチ電極）１６３５で埋め込まれている。トレンチ電極１６３５はワードコンタクト１６０４と電気的に接続されている。そして、絶縁膜１６３１のうち基板表面に近い領域のみに導電性微粒子が含有されてメモリ機能体１６３４が構成されている。この例では、メモリ機能体１６３４は、基板表面からＮ型半導体領域１６０２の深さと略同じ深さまで達している。このようにした場合、隣り合う２つのメモリセルＭ２１，Ｍ２２間を確実に電気的に分離できる。また、図１６（ｃ）におけるのと同様に、上述のＮ型半導体領域１６０２が、金属層１６０３に接する低濃度Ｎ型半導体層１６４３と、その周りを取り囲みメモリ機能体１５０４と接する高濃度Ｎ型半導体層１６４８とからなっている。これにより、Ｎ型半導体領域１６０２（高濃度Ｎ型半導体層１６４８）の抵抗を低減することができ、動作速度の向上および低消費電力化が可能となる。
【０１６７】
図１７（ａ）は上述のメモリ機能体が基板に対して垂直な方向に複数配置されているメモリの３次元立体構造を示し、図１７（ｂ）は図１７（ａ）中の構成要素の電気的接続を示している。なお、図１７（ａ）では層間絶縁体は図示していない。
【０１６８】
このメモリは、図示しない基板に対して平行にそれぞれ異なる高さで延びる複数の配線１７０１，１７０２，１７０３，…を備えている。上層の配線１７０１と下層の配線１７０３とは平行で、これらに対して中間層の配線１７０２が交差している。配線１７０１と配線１７０２とが交差する箇所に、コンタクト１７０６を介してそれらの配線１７０１，１７０２に挟まれるようにメモリ機能体１７１０（既述のメモリ機能体１１３と同じ物）が設けられている。これにより、メタル配線１７０１とメタル配線１７０２とが交差する箇所に、メモリセルが構成されている。同様に、配線１７０２と配線１７０３とが交差する箇所に、コンタクト１７１６を介してそれらの配線１７０２，１７０３に挟まれるようにメモリ機能体１７２０（既述のメモリ機能体１１３と同じ物）が設けられて、メモリセルが構成されいる。なお、別の言い方をすれば、コンタクト１７０６，１７１６をそれぞれ分断するようにメモリ機能体１７１０，１７２０が設けられている。
【０１６９】
この図１７（ａ）の構造では、メモリ機能体１７１０，１７２０が３次元的に集積化されているので、大幅な実効占有面積の縮小が可能であり、メモリ容量の増大が可能となる。
【０１７０】
図１８（ａ）は、上述のタイプの３次元立体構造を持つメモリであって、各メモリセルがメモリ機能体と整流機能体とを含むものを示している。図１８（ｂ）は図１８（ａ）中の構成要素の電気的接続を示している。
【０１７１】
このメモリは、図示しない基板に対してそれぞれ異なる高さで延びる複数のメタル配線１８０１，１８０２，１８０３Ａ，…を備えている。下層のメタル配線１８０１と上層のメタル配線１８０３Ａとは平行で、これらに対して中間層のメタル配線１８０２が交差している。メタル配線１８０１とメタル配線１８０２とが交差する箇所に、メタル配線１８０１に接してショットキー接合を形成するように半導体１８２０が設けられている。メタル配線１８０１と半導体１８２０とで整流機能体が構成されている。その整流機能体をなす半導体１８２０とメタル配線１８０２とに挟まれるようにメモリ機能体１８１０（既述のメモリ機能体１１３と同じ物）が設けられている（半導体１８２０とメタル配線１８０２とはメモリ機能体１８１０によって電気的に隔てられている。）。これにより、メタル配線１８０１とメタル配線１８０２とが交差する箇所に、メモリセルが構成されている。同様に、メタル配線１８０２とメタル配線１８０３Ａとが交差する箇所に、全く同じ態様で、半導体１８２０とメモリ機能体１８１０とが設けられて、メモリセル１８３２Ａが構成されている。さらに、メタル配線１８０３とその上層の図示しないメタル配線とが交差する箇所にも、全く同じ態様で、半導体１８２０とメモリ機能体１８１０とが設けられて、メモリセル１８３３Ａが構成されている。
【０１７２】
図１８（ｂ）は、図１８（ａ）に示したメモリの変形例を示している。図１８（ａ）の構造では、例えばメタル配線１８０３Ａの上下に配置されたメモリセル１８３３Ａ，１８３２Ａが上下方向に１列に並んでいる。これに対して、この図１８（ｂ）の構造では、下層のメタル配線１８０１に対して上層のメタル配線１８０３Ｂが横方向（この配線１８０３Ｂの長手方向に対して垂直な方向）にずらして配置されている。これとともに、例えばメタル配線１８０３Ｂの下に配置されたメモリセル１８３２Ｂに対して、上に配置されたメモリセル１８３３Ｂがこの配線１８０３Ｂの長手方向にずらして配置されている。この結果、この図１８（ｂ）の構造では、図１８（ａ）の構造に比べて、メモリセル間の空間的な平均距離がより遠くなっている。したがって、メモリセル間で互いに影響を与えにくくなって、メモリの信頼性が向上する。
【０１７３】
次に、図１９を用いて、図１８（ａ）に示したタイプの３次元立体構造を持つメモリの作製方法を説明する。図１９（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は作製途中の物をそれぞれ同一方向から見たときの態様を示し、図１９（ｆ），（ｇ），（ｈ），（ｉ），（ｊ）はそれぞれ図１９（ａ），（ｂ），（ｃ），（ｄ），（ｅ）の物を右側方から見たときの態様を示している。
【０１７４】
まず図１９（ａ），（ｆ）に示すように、図示しない基板上の全域に、メタル配線層１９０１と、このメタル配線層とショットキー接合を形成するための半導体層（例えばポリシリコン層）１９０２と、メモリ機能体層１９０３とを順次積層する。メモリ機能体層１９０３は、既述のメモリ機能体１１３と同じ構造になるように、例えばシリコン酸化膜を形成した後、そのシリコン酸化膜中に導電性微粒子をイオン注入して形成する。
【０１７５】
次に図１９（ｂ），（ｇ）に示すように、各層１９０３，１９０２，１９０１を一括してエッチングして、一方向に延びるライン状にパターン加工する。このように一括してエッチングを行えば、各層１９０３，１９０２，１９０１毎にエッチングを繰り返すよりも、工程を簡略化することができる。なお、このエッチング後、全域に図示しない層間絶縁膜、例えば酸化シリコンを堆積し、ＣＭＰ（化学的機械的研磨）法によりその表面の平坦化を行う。
【０１７６】
次に図１９（ｃ），（ｈ）に示すように、この上の全域に、繰り返して、メタル配線層１９２４と、このメタル配線層とショットキー接合を形成するための半導体層１９２５と、メモリ機能体層１９２６とを順次積層する。
【０１７７】
次に図１９（ｄ），（ｉ）に示すように、各層１９２４，１９２５，１９２６一括してエッチングして、上記各層１９０３，１９０２，１９０１が延びる方向に対して略垂直に交差して延びるライン状にパターン加工する。このように一括してエッチングを行えば、各層１９２４，１９２５，１９２６毎にエッチングを繰り返すよりも、工程を簡略化することができる。この段階で、下層のメタル配線１９０１とその上のメタル配線１９２４とが交差する箇所に、パターン加工された半導体層１９０２とメモリ機能体１９０３とを含む１層目のメモリセルが形成されている。なお、このエッチング後、再び全域に図示しない層間絶縁膜、例えば酸化シリコンを堆積し、ＣＭＰ法によりその表面の平坦化を行う。
【０１７８】
この後同様にして、図１９（ｅ），（ｊ）に示すように、メタル配線となるべきメタル層１９４７、半導体層１９４８、メモリ機能体層１９４９の堆積と、一括エッチングとを繰り返す。この段階で、メタル配線１９２４とその上のメタル配線１９４７とが交差する箇所に、パターン加工された半導体層１９２５とメモリ機能体１９２６とを含む２層目のメモリセルが形成されている。
【０１７９】
このようにして、メタル層、半導体層、メモリ機能体層の堆積と一括エッチングとを繰り返すことによって、３次元立体構造を持つメモリを作製することができる。
【０１８０】
なお、次回の一括エッチングによって、パターン加工された半導体層１９４８とメモリ機能体層１９４９とを含む３層目のメモリセルが形成される。
【０１８１】
さて、既に述べたように、メモリ機能体は導電性微粒子を含有するとはいえ、基本的には絶縁体であるから、メモリ機能体のうち有効な電圧が印加されない残りの部分は、メモリ動作をしない。
【０１８２】
例えば図２０（ａ）に示すように、メモリ機能体層２００１を挟む上下一対の電極２００３，２００２；２００３，２００２；…が層方向（図２０における左右方向）に互いに離間して並べて置されているものとする。この場合において、例えば右端の電極対２００３，２００２の間に電圧が印加されたとき、メモリ機能体層２００１のうちメモリ動作する領域は、右端の電極対２００３，２００２の間に挟まれた領域２００４Ａ近傍に限られる。したがって、電圧が印加されない中央の電極対２００３，２００２の間に挟まれた領域２００４Ｂが誤動作することはない。
【０１８３】
また図２０（ｂ）に示すように、メモリ機能体層２０１１の下に左右方向に延びる配線層２０１２が形成され、メモリ機能体層２０１１の上に奥手前方向（図２０の紙面に垂直な方向）に延びる配線層２０１３，２０１３，…が互いに離間して並べて置されているものとする。この場合も、例えば配線層２０１２と右端の配線層２０１３との間に電圧が印加されたとき、メモリ機能体層２０１１のうちメモリ動作する領域は、それらの配線層２０１２，２０１３が交差する領域２０１４Ａ近傍に限られる。したがって、配線層２０１２と中央の配線層２０１３との間に挟まれた領域２００４Ｂが誤動作することはない。
【０１８４】
このように、メモリ機能体層のうち有効な電圧が印加されない残りの部分は、メモリ動作をしない。したがって、メモリ機能体層をエッチングによってメモリセル毎に分割せず、一体に連続した状態にすることができる。そのようにした場合、メモリ動作する領域にエッチングによるダメージを与えるのを防止でき、メモリの信頼性を向上することができる。
【０１８５】
次に、図２１を用いて、３次元立体構造を持つメモリを作製する際に、メモリ機能体層を層方向に一体に連続した状態に形成する作製方法を説明する。図２１（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は作製途中の物をそれぞれ同一方向から見たときの態様を示し、図２１（ｆ），（ｇ），（ｈ），（ｉ），（ｊ）はそれぞれ図２１（ａ），（ｂ），（ｃ），（ｄ），（ｅ）の物を右側方から見たときの態様を示している。
【０１８６】
まず図２１（ａ），（ｆ）に示すように、図示しない基板上の全域に、メタル配線層２１０１と、このメタル配線層とショットキー接合を形成するための半導体層（例えばポリシリコン層）２１０２とを順次積層し、これらの層２１０２，２１０１を一括してエッチングして、一方向に延びるライン状にパターン加工する。さらに、半導体層２１０２をエッチングして、メモリセル毎に分離する。このエッチング後、全域に層間絶縁膜となるべき絶縁体層２１０３、例えば酸化シリコンを十分厚く堆積し、図２１（ｂ），（ｇ）に示すように、ＣＭＰ法によりその表面の平坦化を行う。この平坦化は、半導体層２１０２の上面が露出するまで行うのではなく、半導体層２１０２上の絶縁体層２１０３の厚さが、次工程で形成すべきメモリ機能体層の厚さに相当するところまで行う。
【０１８７】
次に図２１（ｃ），（ｈ）に示すように、絶縁体層２１０３のうち半導体層２１０２の上面より上の領域に、導電性微粒子をイオン注入してメモリ機能体層２１０４を形成する。メモリ機能体層２１０４は、既述のメモリ機能体１１３と同じ構造であり、半導体層２１０２に接し、かつ基板上の全域に層方向に一体に連続した状態に形成される。
【０１８８】
次に図２１（ｄ），（ｉ）に示すように、再び全域にメタル配線層２１０５と、このメタル配線層とショットキー接合を形成するための半導体層２１０６とを順次積層し、これらの層２１０６，２１０５を一括してエッチングして、メタル層２１０１が延びる方向に対して略垂直に交差して延びるライン状にパターン加工する。さらに、半導体層２１０６をエッチングして、メモリセル毎に分離する。このエッチング後、全域に層間絶縁膜となるべき絶縁体層２１０７、例えば酸化シリコンを十分厚く堆積し、図２１（ｅ），（ｊ）中に示すように、ＣＭＰ法によりその表面の平坦化を行う。この平坦化は、半導体層２１０６の上面が露出するまで行うのではなく、半導体層２１０６上の絶縁体層２１０７の厚さが、次工程で形成すべきメモリ機能体層の厚さに相当するところまで行う。
【０１８９】
この後、同様の工程を繰り返して、図２１（ｅ），（ｊ）に示すような３次元立体構造を得る。この図２１（ｅ），（ｊ）は、メタル配線層、半導体層、メモリ機能体層を３組積層した様子を表している。図中、２１０８はメモリ機能体層、２１０９はメタル配線層、２１１０は半導体層、２１１１は層間絶縁膜（絶縁体層）、２１１２はメモリ機能体層をそれぞれ示している。
【０１９０】
この構造では、図２１（ｅ）から分かるように、例えばメタル配線２１０９の下に配置されたメモリセル２１２４に対して、上に配置されたメモリセル２１３４がこの配線２１０９の長手方向にずらして配置されている。また、図２１（ｊ）から分かるように、例えばメタル配線２１０５の下に配置されたメモリセル２１１４に対して、上に配置されたメモリセル２１２４がこの配線２１０５の長手方向にずらして配置されている。この結果、この構造では、メモリセルを上下方向に１列に並べる場合に比べて、メモリセル間の空間的な平均距離がより遠くなっている。したがって、メモリセル間で互いに影響を与えにくくなって、メモリの信頼性が向上する。
【０１９１】
図２２（ａ），（ｂ）は、図２１（ｅ），（ｊ）に示した構造の変形例を示している。図２１（ｂ）は図２１（ａ）の物を右側方から見たときの態様を示している。
【０１９２】
この変形例では、メモリ機能体層２１０４とその上下のメタル配線層２１０５、半導体層２１０２との間、メモリ機能体層２１０８とその上下のメタル配線層２１０９、半導体層２１０６との間、また、メモリ機能体層２１１２とその上下のメタル配線層２１１３、半導体層２１１０との間に、それぞれコンタクト２２０５が設けられている。
【０１９３】
当然ながら、図２１、２２においてそれぞれメモリ機能体をメモリセル毎に分離した構造を用いることもできる。
【０１９４】
図２３（ａ），（ｂ）は、図２１（ｅ），（ｊ）に示した構造の別の変形例を示している。図２１（ｂ）は図２１（ａ）の物を右側方から見たときの態様を示している。
【０１９５】
この変形例では、ショットキー接合からなる整流機能体に代えて、ＰＮ接合からなる整流機能体が設けられている。すなわち、メタル配線層２１０１とメモリ機能体層２１０４との間、メタル配線層２１０５とメモリ機能体層２１０８との間、また、メタル配線層２１０９とメモリ機能体層２１１２との間に、それぞれＰＮ接合をなすＰ型半導体層２３５３とＮ型半導体層２３５２との対が設けられている。
【０１９６】
なお、Ｐ型半導体層とＮ型半導体層とは入れ替えても良い。Ｐ型とＮ型を入れ替えることにより整流方向を反転させることが可能である。
【０１９７】
この図２３の構造は、半導体層をＰ型半導体層とＮ型半導体層との２層とする工程以外は、図２１の例と同様の工程で作製することができる。
【０１９８】
一般に、ショットキー接合ダイオードに比べ、ＰＮ接合ダイオードは不純物濃度によって障壁高さを調節し易い。したがって、ショットキー接合からなる整流機能体に代えて、ＰＮ接合からなる整流機能体を用いた場合、整流機能体の特性を調整し易く、汎用性に優れる。例えば障壁高さを調節すれば、一定電圧下で流れる電流量あるいは容量を変化させることができ、メモリ動作電圧を調整することが容易である。
【０１９９】
図２４（ａ），（ｂ）は、図２３（ａ），（ｂ）に示した構造の変形例を示している。図２４（ｂ）は図２４（ａ）の物を右側方から見たときの態様を示している。
【０２００】
この変形例では、整流機能体としてＰＮ接合をなす２層の半導体層のうち、メタル配線層に接する半導体層２４５１がそのメタル配線層に沿ってライン状に延びている。つまり、メタル配線層２１０１，２１０５，２１０９にそれぞれ接する半導体層２４５１，２４５１，２４５１はメモリセル毎に分離されるのではなく、メタル配線層２１０１，２１０５，２１０９とそれぞれ同じパターンに加工されている。
【０２０１】
一般に、半導体層はメタルよりも高抵抗であるため、メモリセル毎に分離するよりも、この図２４（ａ），（ｂ）の構造のように、例えばビットラインをなすメタル配線層に沿ってライン状に延びるものとするのが好ましい。これにより、半導体層２４５１を少なくとも２つ以上のメモリセルで共通化して、実効的に低抵抗化できる。
【０２０２】
詳しくは、図２３（ａ），（ｂ）に示した構造では、半導体層２３５３がメモリセル毎に分離されているため、メタル配線２１０１からメモリ機能体２１０４へ流れる電流経路は、図２５（ａ）中に矢印で示すように、個々の半導体層２３５３のパターン内に限定される。これに対して図２４（ａ），（ｂ）に示した構造では、メタル配線２１０１からメモリ機能体２１０４へ流れる電流経路は、図２５（ｂ）中に矢印で示すように、メタル配線２１０１に沿った方向に広がる。したがって、配線実効断面積が増大して低抵抗となる。この結果、メモリの高速動作が可能となる。
【０２０３】
当然ながら、半導体層２４５１がそのメタル配線層に沿ってライン状に延びていることによる効果は、メモリ機能体２５０４が層方向に一体に連続している場合だけでなく、メモリ機能体２５０４がメモリセル毎に分離されている場合でも同様である。
【０２０４】
図２６は第１の電極２６０１と第２の電極２６０２の間に設けられた上述のメモリ機能体１１３に対して、第１の電極２６０１と第２の電極２６０２とが対向する方向Ｖ１，Ｖ２に垂直な方向Ｈ１（これを「層方向」と呼ぶ。）から、第３の電極２６０３が隣接している例を示している。つまり、上記第３の電極２６０３は、上記第１の電極２６０１と第２の電極２６０２とが対向する方向において、この第１の電極２６０１と第２の電極２６０２との間の位置に、上記メモリ機能体１１３に対して電圧が印加可能になっている。第１の電極２６０１と第２の電極２６０２はメモリ機能体１１３（シリコン酸化膜１０１）を厚さ方向Ｖ１，Ｖ２に挟んでいる。これに対して、図２６（ｂ）の例では、メモリ機能体１１３に対する電極の配置が異なり、第１の電極２６１１と第２の電極２６１２とが上述のメモリ機能体１１３を層方向Ｈ１，Ｈ２から挟み、メモリ機能体１１３に対して厚さ方向Ｖ１から第３の電極２６１３が隣接している。
【０２０５】
図２６（ａ）の例では、第２の電極２６０２を接地し、第１の電極２６０１に電圧を印加して、それらの電極２６０１，２６０２間に流れる電流を観測した。また、図２６（ｂ）の例では、第２の電極２６１２を接地し、第１の電極２６１１に電圧を印加して、それらの電極２６１１，２６１２間に流れる電流を観測した。いずれの場合も、観測は、第３の電極２６０３を接地した場合と、第３の電極２６０３に電圧を印加した場合との両方で行った。
【０２０６】
第３の電極２６０３，２６１３を接地した条件下では、図２６（ａ）の例と図２６（ｂ）の例とでは、電流対電圧（Ｉ−Ｖ）特性に違いが見られたが、いずれの場合もヒステリシス特性が現れた。第３の電極２６０３，２６１３に電圧を印加した条件下では、いずれの場合も、第３の電極２６０３，２６１３を接地した場合に比してメモリウィンドウ（ヒステリシス）の幅が増大することが分かった。これは、第３の電極２６０３，２６１３に電圧を印加した場合、メモリ機能が向上することを意味する。これにより、記憶状態を読み出すときの読出しエラーが減少して、メモリの信頼性が向上する。
【０２０７】
図２７は、図２６（ｂ）に示したタイプの電極配置を持つメモリを、半導体基板の表面に作製する方法を示している。
【０２０８】
まず、図２７（ａ）に示すように、半導体基板、例えばシリコン基板２７００上に、酸化のためのマスクとしてシリコン窒化膜２７０１を堆積し、このシリコン窒化膜の所定の領域に開口２７０１ａを形成する。そして、図２７（ｂ）に示すように、通常の素子分離工程と同様に、開口２７０１ａを通してシリコン基板２７００の表面から酸化して、シリコン基板２７００の表面近傍領域（メモリ機能体を形成すべき領域）に、絶縁体としてのシリコン酸化膜２７１２を形成する。
【０２０９】
次に、図２７（ｃ）に示すように、シリコン酸化膜２７１２に対して半導体または金属のイオン注入を行って、シリコン酸化膜２７１２中に導電性微粒子２７２３を形成する。この例では、既述の方法と同様に、シリコン酸化膜２７１２中に銀を負イオン注入法により導入した。この例では、さらに熱処理を行った。この熱処理は省略することも可能であるが、熱処理を行ったほうが好ましい。熱処理を行えば、導電性微粒子２７２３の粒径の調整や分布の調整ができ、更に注入欠陥等の回復が可能だからである。このようにして、既述のメモリ機能体１１３と同じ構造を持つメモリ機能体２７１５を形成する。
【０２１０】
次に、図２７（ｄ）に示すように、公知のＭＯＳトランジスタのゲート電極を形成するのと同様の方法で、メモリ機能体２７１５上に第３の電極としてのゲート電極２７３４を形成する。ここで、シリコン窒化膜２７０１を残したままゲート電極２７３４を形成するのが好ましい。そうすれば、ゲート電極２７３４とメモリ機能体２７１５との位置関係が自己整合的に定まるので、製造ばらつきが軽減するからである。
【０２１１】
シリコン窒化膜２７０１を剥離した後、図２７（ｅ）に示すように、ゲート電極２７３４をマスクとして、半導体基板２７００の表面に不純物をイオン注入して、メモリ機能体２７１５を層方向（図７における左右方向）両側から挟むように、第１，第２の電極としてのソース領域２７４５、ドレイン領域２７４６を形成する。
【０２１２】
このようにして、図２６（ｂ）に示したタイプの電極配置を持つメモリを、半導体基板２７００の表面に作製することができる。作製されたメモリは、ソース領域２７４５とドレイン領域２７４６との間に所定の電圧を印加した前後で、メモリ機能体２７１５を通して流れる電流の大小が変化して、その電流の大小に応じて記憶状態（書込状態、消去状態）が判別される。
【０２１３】
図２８は、図２６（ｂ）に示したタイプの電極配置を持つメモリを、半導体基板の表面に作製する別の方法を示している。
【０２１４】
まず、図２８（ａ）に示すように、シリコン基板２８００上に熱酸化によるシリコン酸化膜２８０２を形成する。続いて、既述の方法と同様に、シリコン酸化膜２８０２中に銀を負イオン注入法により導入して、シリコン酸化膜２８０２中に導電性微粒子２８０３を含む層状のメモリ機能体２８１５を形成する。続いて、メモリ機能体２８１５上の全域に、第３の電極を形成するための物質、例えばポリシリコン２８０４を堆積する。
【０２１５】
次に、図２８（ｂ）に示すように、公知のＭＯＳトランジスタのゲート電極をパターン形成するのと同様の方法で、メモリ機能体２８１５上に第３の電極としてのゲート電極２８０４（理解の容易のため、上記ポリシリコンのものと同じ符号を用いる。）を形成する。
【０２１６】
次に、図２８（ｃ）に示すように、酸化を行って、シリコン基板２８００の表面にシリコン酸化膜２８２６を形成するとともに、ゲート電極２８０４の表面にシリコン酸化膜２８２７を形成する。
【０２１７】
次に、図２８（ｄ）に示すように、公知の方法を用いて、メモリ機能体２８１５を層方向（図２８における左右方向）両側から挟むように、第１，第２の電極としてのポリシリコンサイドウォール２８３６，２８３７を形成する。ポリシリコンサイドウォール２８３６，２８３７は、シリコン酸化膜２８２６，２８２７によって、シリコン基板２８００とゲート電極２８０４に対して電気的に絶縁されている。
【０２１８】
次に、この上に図示しない層間絶縁膜を形成した後、図２８（ｅ）に示すように、公知のコンタクト工程を実施して、ポリシリコンサイドウォール２８３６，２８３７およびゲート電極２８０４の上に、それぞれコンタクト配線２８４８，２８４９，２８５０を形成する。
【０２１９】
なお、メモリ機能体２８１５内では、導電性微粒子２８０３はシリコン酸化膜２８０２の厚さ方向に関して、シリコン基板２８００に近い側に分布させるのが望ましい（図２８（ａ）参照）。この理由は、導電性微粒子２８０３を第３の電極（ゲート電極）２８０４から離れるように形成して、第１，第２の電極（ポリシリコンサイドウォール）２８３６，２８３７と第３の電極（ゲート電極）２８０４との間で無用なメモリ動作が行われないようにするためである。具体的には、導電性微粒子を形成するためのイオン注入を、注入深さがシリコン酸化膜表面より十分深くなるように実施する方法や、メモリ機能体２８１５とゲート電極２８０４との間に絶縁体膜を形成する方法などを用いることができる。
【０２２０】
図２９は、上述のメモリ機能体が基板に対して垂直な方向に複数配置されて、３次元的に集積化されたメモリの構造を示している。図２９（ａ）は層間絶縁膜を取り除いてメモリを上方から見たときの平面レイアウトを示し、図２９（ｂ）は図２９（ａ）におけるＢ−Ｂ’線矢視断面を示している。図中、メモリ機能体は２９０４、第１の電極は２９０２、第２の電極は２９０３、第３の電極は２９０５で表されている。コンタクト配線２９０７は、基板に対して垂直な方向に複数配置された第２の電極２９０３，２９０３，…を電気的に接続している。
【０２２１】
このメモリは、３次元的に集積化されているので、大幅な実効占有面積の縮小が可能であり、メモリ容量の増大が可能となる。
【０２２２】
なお、図２９では図示を省略しているが、基板としては、例えば、ガラス基板や、シリコン基板の上層を酸化したもの等を用いることができる。従来の浮遊ゲート型のメモリでは通常のＭＯＳトランジスタを基本にしているため、シリコン基板上に作製するのが一般的であるが、本発明によるメモリは必ずしもシリコン基板上に作製する必要はない。
【０２２３】
次に、図３０および図３１を用いて、図２９に示したタイプの３次元立体構造を持つメモリの作製方法を説明する。
【０２２４】
図３０（ａ）〜（ｅ）は、上記メモリの作製途中の工程断面を示している。
【０２２５】
まず、図３０（ａ）に示すように、下地あるいは基板３０００の上にシリコン酸化膜等の絶縁体膜３００１と、シリコン膜３００２を順に積層する。続いて、シリコン膜３００２上に、酸化のためのマスクとしてシリコン窒化膜３００３を堆積し、このシリコン窒化膜の所定の領域に開口３００３ａを形成する。そして、図３０（ｂ）に示すように、開口３００３ａを通してシリコン膜３００２の表面から酸化して、シリコン膜３００２の所定の領域（メモリ機能体を形成すべき領域）に、絶縁体としてのシリコン酸化膜３０１８を形成する。
【０２２６】
続いて、図示しないマスクを用いて、既述の方法と同様に、シリコン酸化膜３０１８中に銀を負イオン注入法により導入し、さらに熱処理を行って、メモリ機能体２９０４を形成する。なお、シリコン膜３００２のうち酸化されずに残った領域は第１の電極２９０２および第２の電極２９０３として用いられる。
【０２２７】
次に、図３０（ｃ）に示すように、この上の全域に、第３の電極を形成するための物質、例えばポリシリコンを堆積し、公知のＭＯＳトランジスタのゲート電極をパターン形成するのと同様の方法で、メモリ機能体２９０４上に第３の電極としてのゲート電極２９０５を形成する。その後、この上の全域に、層間絶縁膜３０２６を形成する。そして、この層間絶縁膜３０２６の表面をＣＭＰ（化学的機械的研磨法）などで平坦化しておく。
【０２２８】
この後、層間絶縁膜３０２６上の全域に、再びシリコン膜３０３２を積層する。そして、上に述べたのと同様の工程を繰り返すことによって、図３０（ｄ）に示すように、２層目のメモリ機能体２９０４、第１の電極２９０２、第２の電極２９０３および第３の電極２９０５を形成する。その後、この上の全域に、層間絶縁膜３０５６を形成する。そして、この層間絶縁膜３０５６の表面をＣＭＰなどで平坦化しておく。
【０２２９】
このようにして、所望の層数まで多層化した後、図３０（ｅ）に示すように、第２の電極２９０３，２９０３，…を基板３０００に対して垂直な方向に接続するようにコンタクト配線２９０７を形成する。
【０２３０】
図３１（ａ）〜（ｆ）は、作製途中の上記メモリを上から見たときの平面レイアウトを示している。
【０２３１】
図３１（ａ）に示すように、シリコン膜３００２は基板上の全域に形成される。
【０２３２】
次に、図３１（ｂ）に示すように、シリコン膜３１０２は、第１の電極２９０２、第２の電極２９０３となる部分を残して部分的に酸化されて、シリコン酸化膜３０１８が形成される。第１の電極２９０２は図３１（ｂ）において縦方向にライン状に延びている。一方、第２の電極２９０３は矩形のパターンを持ち、シリコン酸化膜３０１８中に個々に孤立している。シリコン酸化膜３０１８は素子分離の役割も果たす。第２の電極２９０３は、隣り合う第１の電極２９０２，２９０２間の中央に、縦方向に沿って複数配置されている。
【０２３３】
次に、図３１（ｃ）に示すように、メモリ機能体２９０４は、シリコン酸化膜３０１８内で第１の電極２９０２と第２の電極２９０３との間に挟まれた矩形領域にそれぞれ形成される。このときの断面図が図３０（ｂ）に相当する。
【０２３４】
次に、図３１（ｄ）に示すように、第３の電極としてのゲート電極２９０５が、縦方向に並ぶ複数のメモリ機能体２９０４上を通るように、縦方向に延びるライン状に形成される。
【０２３５】
次に、図３１（ｅ）に示すように、この上の全域に層間絶縁膜３０２６が形成される。このときの断面図が図３０（ｃ），図３０（ｄ）に相当する。
【０２３６】
その後、図３１（ｆ）に示すように、コンタクト配線２９０７が第２の電極２９０３を貫通する位置に形成される。このときの断面図が図３０（ｅ）に相当する。
【０２３７】
また、この例では、第１の電極２９０２と第３の電極２９０５とが配線としていずれも縦方向に延びて平行になっているが、これに限られるものではない。通常の集積回路の作製におけるのと同様に配線を多層にすれば、第１の電極２９０２のための配線と、第２の電極２９０３のための配線２９０７と、第３の電極２９０５のための配線とが互いに交差するように形成することが可能である。
【０２３８】
例えば図３２（ａ）は、第１、第２、第３の電極につながる配線が互いに実質的に垂直になっているメモリの構造を示している。図３２（ｂ），（ｃ），（ｄ）はそれぞれ図３２（ａ）のメモリをＢ方向、Ｃ方向、Ｄ方向から見たところを示している。
【０２３９】
このメモリでは、メモリ機能体３２０４に対して、第１の電極３２０９、第２の電極３２０２、第３の電極３２０５が図３２（ａ）においてそれぞれ左方向、右方向、上方向から接している。第１の電極３２０９には、コンタクト３２１９を介して、図３２（ａ）において奥手前方向に延びる第１の配線１２２９が電気的に接続されている。第２の電極３２０２には、図３２（ａ）において上下方向に延びる第２の配線３２０７と電気的に接続されている。第３の電極３２０５には、コンタクト３２１５を介して、図３２（ａ）において左右方向に延びる第３の配線３２２５が電気的に接続されている。
【０２４０】
このように第１、第２、第３の電極につながる配線を互いに実質的に垂直に配置すれば、さらに大幅な実効占有面積の縮小が可能であり、メモリ容量の増大が可能となる。
【０２４１】
図３３（ａ）は一実施形態の半導体装置４６００の概略平面レイアウトを示している。
【０２４２】
この半導体装置４６００は、上述のメモリ（メモリセル）を有するメモリ回路４６０１と、ロジック回路を有する周辺回路４６０２と、上記メモリ回路および周辺回路以外の機能を有する機能回路４６０３とを、同一の半導体基板上に集積化された態様で備えている。
【０２４３】
図３３（ｂ）は、比較のため、従来の半導体装置４６１０の概略平面レイアウトを示している。メモリ回路４６１１には、従来のフローティングゲートを有するフラッシュメモリが集積されている。この従来の半導体装置４６１０は、上記フラッシュメモリの駆動電圧がロジック回路の駆動電圧よりも高いので、周辺回路４６１２に昇圧回路や制御回路などが必要になり、また、メモリ回路の高い駆動電圧に耐えるように、周辺回路のトランジスタのゲート酸化膜を厚くする必要があって、周辺回路４６１２の占有面積が大きくなっていた。したがって、半導体装置の小型化が困難であった。また、メモリ回路４６１１および周辺回路４６１２の占有面積が大きいので、他の機能のための機能回路４６１３の占有面積の割合が小さく制限されていた。
【０２４４】
これに対して、この半導体装置４６００では、本発明によるメモリセルを有するメモリ回路４６０１が低電圧で動作可能であるので、周辺回路４６０２と同じ電源電圧で動作可能である。したがって、メモリ回路４６０１と周辺回路４６０２との間で電源を共有でき、従来の昇圧回路や制御回路が削除できるる。この結果、周辺回路４６０２の占有面積を小さくできる。また、メモリ回路４６０１の駆動電圧が低いので、周辺回路４６０２が含むトランジスタのゲート酸化膜を薄くでき、周辺回路４６０２の占有面積を小さくできる。さらに、メモリ回路４６０１は高集積化できるので、メモリ回路４６０１の占有面積を小さくできる。これらの結果、この半導体装置４６０１は、従来の半導体装置４６１０よりも小型にできる。また、メモリ回路および周辺回路以外の機能回路４６０３のための占有面積を広げることができるので、従来よりも高機能の半導体装置を構成できる。
【０２４５】
あるいは、この半導体装置４６００に従来の半導体装置４６１０と同じ占有面積を許せば、従来よりも多くのメモリセルを集積して、半導体装置の記憶容量を増大できる。これによって、大規模なプログラムを一時的に読み込み、電源を切断した後もそのプログラムを保持し、電源を再投入した後もプログラムを実行するといったことが可能となり、かつ、そのプログラムを他のプログラムと入れ替えることもできる。
【０２４６】
図３４は、本発明による電子機器の一例として、上述の半導体装置を備えた携帯電話機４７００の構成を模式的に示している。
【０２４７】
この携帯電話機４７００は、本体４７１０に、アンテナ部４７１５と、ＲＦ回路部４７１３と、表示部４７１４と、半導体装置としての制御回路４７１１と、これらの各構成要素に電力を供給するための電池４７１２とを搭載している。４７１６は信号線、４７１７は電源線である。
【０２４８】
制御回路４７１１は、本発明のメモリを有するメモリ回路とロジック回路とを混載したＬＳＩ（大規模集積回路）であり、ＲＦ回路部４７１３と表示部４７１４を制御している。制御回路４７１１は、本発明による半導体装置が組み込まれているので、この携帯電話機を高機能化でき、また、消費電力を低減して、電池寿命を大幅に延長することができる。
【０２４９】
なお、本実施形態では、電子機器の一例として携帯電話機を構成したが、携帯情報端末やゲーム機器など他の電子機器を構成しても同様の効果を発揮することが可能である。
【０２５０】
なお、上述の実施形態では、第１の絶縁体である上記絶縁体１０１の材料として、シリコン酸化物を用いたが、シリコン窒化物、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム等を用いることもできる。更には、本発明の一実施形態のように、微粒子表面を絶縁体で覆っている場合には、必ずしも絶縁性物質で形成する必要はない。
【０２５１】
また、導電性微粒子を構成する材料として銀を用いたが、上記微粒子１０３を構成する材料としては、銅、アルミニウム、錫、ニッケル、亜鉛、ハフニウム、ジルコニウム、マンガン、タンタル、チタン、タングステン、インジウム、ガリウム、など他の金属を用いることもできる。また、シリコン、ゲルマニウム等の半導体や化合物半導体を用いることも可能であり、または合金やその他の化合物を用いることも可能である。また磁性体であっても用いることが可能である。ただし単体元素であるほうが、注入が容易であるので好ましい。また、上記微粒子表面を覆う絶縁体としては、上記微粒子を構成する物質の酸化物や窒化物などの化合物のうちで絶縁性の良いものなら何であってもかまわない。
【０２５２】
また、第２の電極１１２としてシリコン基板を用いたが、シリコン以外の半導体または金属材料からなる基板を用いても良い。また、ガラス基板などの絶縁体材料からなる基板上に、ＣＶＤ（化学気相成長法）や蒸着、ＭＢＥ（分子線エピタキシ法）などによって導電層を形成し、その導電層を第２の電極として用いても良い。
【０２５３】
上記整流機能体を構成する半導体層は、エピタキシャル成長やポリシリコン堆積で形成でき、また、ＣＧＳ（連続粒界シリコン）などを用いることができる。ただし、比較的低温での形成が可能なポリシリコンやＣＧＳを用いるのが好ましい。より好ましくは結晶性のよいＣＧＳを用いた方が、整流性能が向上し信頼性に優れる。ＣＧＳは特開平８−７８３２９号公報などに記載の作製方法によって低温で作製可能なシリコンであり、他の低温で作成可能なアモルファスシリコンやＣＧＳ以外の低温ポリシリコンなどに比べて結晶性が良く高移動度が得られるなどの利点を有する。
【０２５４】
【発明の効果】
以上より明らかなように、本発明の抵抗変化機能体によれば、第１の電極と第２の電極との間の電気抵抗を、常温で、比較的低電圧で電気的に制御して変化させることができる。したがって、実用性のある抵抗変化機能体が提供される。
【０２５５】
また、本発明のメモリによれば、メモリ機能体を通して流れる電流の大小を、常温で、比較的低電圧で電気的に制御して変化させることができる。したがって、実用性のあるメモリが提供される。
【０２５６】
また、この発明のメモリの製造方法によれば、そのようなメモリを生産性良く作製できる。
【０２５７】
また、この発明のメモリを含む半導体装置は、高集積化、低消費電力化が可能になる。
【０２５８】
また、そのような半導体装置を備えた電子機器は、小型化、低消費電力化が可能になり、携帯の用途に適する。
【図面の簡単な説明】
【図１】本発明の一実施形態の抵抗変化機能体の断面を模式的に示す図である。
【図２】図２（ａ）乃至（ｄ）は、図１の抵抗変化機能体の作製工程を説明するための図であり、図２（ｅ）は、図２（ｄ）の一部の拡大図である。
【図３】図１の抵抗変化機能体の電流対電圧（Ｉ−Ｖ）特性を測定した結果を示す図である。
【図４】図１の抵抗変化機能体を用いて形成したメモリを示す図である。
【図５】図４のメモリのメモリ動作を説明するための図である。
【図６】図６（ａ）はメモリ機能体と選択トランジスタを含むメモリセルを模式的に示す図であり、図６（ｂ）〜図６（ｄ）はそれぞれその具体的な構成を示す図である。
【図７】上述のメモリ機能体と選択トランジスタとを含むメモリセルを行列状に備えたメモリの回路構成を例示する図である。
【図８】上述のメモリ機能体と選択トランジスタとを含むメモリセルを行列状に備えたメモリの回路構成を例示する図である。
【図９】図９（ａ）は上述のメモリ機能体と選択トランジスタとを含むメモリセルを行列状に備えたメモリの断面構造を示す図であり、図９（ｂ）は、図９（ａ）のメモリ機能体のうち実質的なメモリ動作をする個所を示した図である。
【図１０】図１０（ａ），図１０（ｂ）は、それぞれ上述のメモリ機能体と選択トランジスタとを含むメモリセルの断面構造を示す図であり、図１０（ｃ）は、図１０（ａ）のメモリ機能体のうち実質的なメモリ動作をする個所を示した図である。
【図１１】上述のメモリ機能体と整流機能体とを含むメモリセルを行列状に備えたメモリの回路構成を例示する図である。
【図１２】図１２（ａ）は上述のメモリ機能体とＰＮ接合からなる整流機能体とを含むメモリセルを模式的に示す図であり、図１２（ｂ）〜図１２（ｅ）はそれぞれその具体的な構成を示す図である。
【図１３】図１３（ａ）は、各メモリセルにメモリ機能体とＰＮ接合からなる整流機能体とを含み、かつ隣り合う２つのメモリセルで構成要素を共有したときの構造を模式的に示す図であり、図１３（ｂ）〜図１３（ｄ）はそれぞれその具体的な構成を示す図である。
【図１４】上述のメモリ機能体と整流機能体と選択トランジスタとを含むメモリセルを行列状に備えたメモリの回路構成を例示する図である。
【図１５】図１５（ａ）は上述のメモリ機能体とショットキー接合からなる整流機能体とを含むメモリセルを模式的に示す図であり、図１５（ｂ）〜図１５（ｅ）はそれぞれその具体的な構成を示す図である。
【図１６】図１６（ａ）は、各メモリセルにメモリ機能体とショットキー接合からなる整流機能体とを含み、かつ隣り合う２つのメモリセルで構成要素を共有したときの構造を模式的に示す図であり、図１６（ｂ）〜図１６（ｄ）はそれぞれその具体的な構成を示す図である。
【図１７】図１７（ａ）は上述のメモリ機能体が基板に対して垂直な方向に複数配置されているメモリの３次元立体構造を示す図であり、図１７（ｂ）は図１７（ａ）中の構成要素の電気的接続を示す図である。
【図１８】図１８（ａ）は上述のメモリ機能体と整流機能体とが基板に対して垂直な方向に複数配置されているメモリの３次元立体構造を示す図であり、図１８（ｂ）は図１８（ａ）中の構成要素の電気的接続を示す図である。図１８（ｃ）は図１８（ａ）の構造の変形例を示す図であり、図１８（ｄ）は図１８（ｃ）中の構成要素の電気的接続を示す図である。
【図１９】図１８（ａ）に示したタイプの３次元立体構造を持つメモリの作製方法を説明するための図である。
【図２０】図２０（ａ），（ｂ）はそれぞれメモリ機能体層内のメモリ動作をする領域を説明するための図である。
【図２１】３次元立体構造を持つメモリのメモリ機能体層を、層方向に一体に連続した状態に形成する作製方法を説明するための図である。
【図２２】図２２（ａ），（ｂ）は図２１（ｅ），（ｊ）に示した構造の変形例を示す図である。
【図２３】図２３（ａ），（ｂ）は図２１（ｅ），（ｊ）に示した構造の別の変形例を示す図である。
【図２４】図２４（ａ），（ｂ）は図２３（ａ），（ｂ）に示した構造の変形例を示す図である。
【図２５】図２５（ａ）は図２３（ａ），（ｂ）に示した構造の電流経路を示す図であり、図２５（ｂ）は図２４（ａ），（ｂ）に示した構造の電流経路を示す図である。
【図２６】図２６（ａ）は本発明の一実施形態のメモリの概略断面を示す図であり、図２６（ｂ）は図２６（ａ）のものと電極の配置が異なる例を示す図である。
【図２７】図２６（ｂ）のタイプの電極配置を持つメモリの作製方法を説明するための図である。
【図２８】図２６（ｂ）のタイプの電極配置を持つメモリの他の作製方法を説明するための図である。
【図２９】図２９（ａ）は３次元的に集積化されたメモリの平面レイアウトを示す図であり、図２９（ｂ）は図２９（ａ）におけるＢ−Ｂ′線矢視断面図である。
【図３０】図２９のメモリの作製工程における断面を示す図である。
【図３１】図２９のメモリの作製工程における平面レイアウトを示す図である。
【図３２】図３２（ａ）は、第１、第２、第３の電極につながる配線が互いに実質的に垂直になっているメモリの構造を示す図であり、図３２（ｂ），（ｃ），（ｄ）はそれぞれ図３２（ａ）のメモリをＢ方向、Ｃ方向、Ｄ方向から見たところを示す図である。
【図３３】図３３（ａ）はこの発明の一実施形態の半導体装置の平面レイアウトを示す図であり、図３３（ｂ）は従来の半導体装置の平面レイアウトを示す図である。
【図３４】この発明の電子機器の一例としての携帯電話機を示す図である。
【図３５】従来のメモリを示す図である。
【符号の説明】
１０１ 絶縁体（シリコン酸化膜）
１０２ 導電性微粒子（銀微粒子）
１１１ 第１の電極
１１２ 第２の電極
１１３，６０４，９０４，１００４，１０１４，１２０４，１３３４，１５０４，１６３４，１７２０，１８１０，１９０３，１９２６，１９４９，２００１，２０１１，２１０４，２１０８，２１１２ メモリ機能体
１１４ 単位領域
１２１ 第１の微粒子
１２２ 第２の微粒子
１２３ 第３の微粒子
１２４ 第４の微粒子
３００ 基板
６０１， 選択トランジスタ
１２０１，１５０１，１６０１ 整流機能体

Claims (16)

1. 第１の電極と、
   第２の電極と、
   上記第１の電極と第２の電極との間に挟まれていると共に、第１の材料からなる媒体と、
   上記媒体中に、第２の材料で表面が覆われていると共に第３の材料からなる微粒子を、少なくとも１つ備える抵抗変化機能体であって、
   上記第２の材料は、電荷の通り抜けに対する障壁を有し、
   上記第３の材料は、電荷を保持する能力を有し、
   上記微粒子に蓄積された電荷の多寡により、上記第１の電極と第２の電極との間の電気抵抗が変化することを特徴とする抵抗変化機能体。
2. 請求項１に記載の抵抗変化機能体おいて、
   上記第１の材料と第２の材料は、互いに異なる絶縁性物質であり、
   上記第３の材料は、導電性物質であり、
   上記第２の材料は、上記第３の材料を用いて形成された絶縁性物質であることを特徴とする抵抗変化機能体。
3. 第１の電極と第２の電極との間に挟まれたメモリ機能体を備えるメモリにおいて、
   上記メモリ機能体は、第１の絶縁体と、
   上記第１の絶縁体中に含まれると共に、電荷の通り抜けに対する障壁を有する材料で表面が覆われた導電性微粒子とを備え、
   上記第１の電極と第２の電極との間に所定の電圧を印加した前後で、上記メモリ機能体を通して流れる電流の大小が変化して、この電流の大小に応じて記憶状態が判別されることを特徴とするメモリ。
4. 請求項３に記載のメモリにおいて、
   上記メモリ機能体に流れる電流の向きを定めるように、整流作用を有する整流機能体が、上記メモリ機能体と電気的に直列に接続されていることを特徴とするメモリ。
5. 請求項３に記載のメモリにおいて、
   上記メモリ機能体を選択するための選択トランジスタが、上記メモリ機能体と電気的に直列に接続されていることを特徴とするメモリ。
6. 請求項３中に記載の機能体を含むメモリセルを少なくとも２つ備え、
   上記２つのメモリセルのメモリ機能体の上記第１の絶縁体は、一体に連続して形成され、
   上記２つのメモリセルのうち一方のメモリセルの一方の電極と、他方のメモリセルの一方の電極とは互いに電気的に接続されており、上記一方のメモリセルの他方の電極と、上記他方のメモリセルの他方の電極とは互いに電気的に分離されていることを特徴とするメモリ。
7. 請求項３中に記載のメモリ機能体と、上記メモリ機能体を選択するための選択トランジスタと、上記メモリ機能体に流れる電流の向きを定めるための整流機能体とを含むメモリセルを少なくとも５つ備え、
   上記各メモリセルは列方向に延びるビットラインとソースラインとの間に接続され、上記各メモリセルの選択トランジスタは行方向に延びるワードラインによって制御されるようになっており、
   上記５つのメモリセルのうち第１のセルに対して、行方向に隣り合って第２および第４のセルが配置されるとともに、列方向に隣り合って第３および第５のセルが配置され、
   第１のセルと第２のセルについてビットラインは共通、ワードラインは共通、かつソースラインは非共通であり、
   第１のセルと第３のセルについてビットラインは共通、ソースラインは共通、かつワードラインは非共通であり、
   第１のセルと第４のセルについてソースラインは共通、ワードラインは共通、かつビットラインは非共通であり、
   第１のセルと第５のセルについてワードラインは共通、第１のセルのソースラインと第５のセルのビットラインは共通、かつ第１のセルのビットラインと第５のセルのソースラインは共通であることを特徴とするメモリ。
8. 請求項７に記載のメモリにおいて、
   上記メモリ機能体を含むメモリセルが、基板に対して平行な方向に少なくとも２つ配置され、
   上記基板に対して平行な方向に隣り合うメモリセルのメモリ機能体の上記第１の絶縁体は、一体に連続して形成されていることを特徴とするメモリ。
9. 請求項７に記載のメモリにおいて、
   上記メモリ機能体とこのメモリ機能体に流れる電流の向きを定めるための整流機能体とを含むメモリセルが、基板に対して平行な方向に少なくとも２つ配置され、
   上記基板に対して平行な方向に隣り合うメモリセルのメモリ機能体の上記第１の絶縁体および／または整流機能体は、一体に連続して形成されていることを特徴とするメモリ。
10. 第１の電極と第２の電極との間に挟まれたメモリ機能体を備えるメモリにおいて、
    上記メモリ機能体は、第１の絶縁体と、
    上記第１の絶縁体中に含まれると共に、電荷の通り抜けに対する障壁を有する材料で表面が覆われた導電性微粒子とを備え、
    上記メモリ機能体に対して、上記第１の電極と第２の電極とが対向する方向における上記第１の電極と第２の電極との間の位置に電圧を印加し得る第３の電極が隣接していることを特徴とするメモリ。
11. 請求項１０に記載のメモリにおいて、
    上記第１の電極と第２の電極はそれぞれ半導体基板の表面に形成されており、上記メモリ機能体が上記半導体基板の表面のうち上記電極の間の領域に形成され、
    上記第３の電極が上記メモリ機能体上に設けられていることを特徴とするメモリ。
12. 請求項１０に記載のメモリにおいて、
    上記第１の電極と第２の電極がそれぞれ基板上に形成された導電体からなり、
    上記メモリ機能体が上記導電体の間に挟まれた領域に形成され、
    上記第３の電極が上記メモリ機能体上に設けられていることを特徴とするメモリ。
13. 請求項３または１０に記載のメモリにおいて、
    上記メモリ機能体が、基板に対して垂直な方向に少なくとも２つ積層されていることを特徴とするメモリ。
14. 請求項３または１０に記載のメモリを製造するメモリの製造方法であって、
    上記第１の絶縁体中に上記導電性微粒子を形成するための物質を負イオン注入法により注入する工程を含むことを特徴とするメモリの製造方法。
15. 請求項３または１０に記載のメモリを備える半導体装置。
16. 請求項１５に記載の半導体装置を備える電子機器。

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