JPH04318523A - 薄膜トランジスタ型液晶表示装置 - Google Patents
薄膜トランジスタ型液晶表示装置Info
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- JPH04318523A JPH04318523A JP3085554A JP8555491A JPH04318523A JP H04318523 A JPH04318523 A JP H04318523A JP 3085554 A JP3085554 A JP 3085554A JP 8555491 A JP8555491 A JP 8555491A JP H04318523 A JPH04318523 A JP H04318523A
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- 239000010409 thin film Substances 0.000 title claims abstract description 39
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 29
- 239000010408 film Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 26
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000009825 accumulation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000010407 anodic oxide Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136218—Shield electrodes
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ型液
晶表示装置、特にその薄膜トランジスタ基板の電極パタ
ーン構造に関するものである。
晶表示装置、特にその薄膜トランジスタ基板の電極パタ
ーン構造に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ型液晶表示装置は、そ
の表示品質の優れた点で、フラットパネルディスプレイ
の最有力候補とされ、各社各機関で盛んに研究開発され
、既に実用化・商品化され始めている。特に最近はサイ
ズも大型化し、一方、高精細化も進みつつある。このよ
うな状況になってきたのも薄膜トランジスタ（以下、「
ＴＦＴ」という）構造に幾多の改良がなされてきた結果
といえる。
の表示品質の優れた点で、フラットパネルディスプレイ
の最有力候補とされ、各社各機関で盛んに研究開発され
、既に実用化・商品化され始めている。特に最近はサイ
ズも大型化し、一方、高精細化も進みつつある。このよ
うな状況になってきたのも薄膜トランジスタ（以下、「
ＴＦＴ」という）構造に幾多の改良がなされてきた結果
といえる。
【０００３】今般、最も多く採用されているＴＦＴ構造
は、図６に示されている逆スタガ型のボトムゲート構造
のＴＦＴである。このＴＦＴにおいては、ゲート電極３
２上にゲート絶縁膜３４、半導体層３５、オーミック層
３６と続き、その上に信号電極であるソース−ドレイン
電極３７が設けられる。また、画素電極３３の位置はソ
ース−ドレイン電極３７より下の場合もあり、上の場合
もあるが、これは各社の着目する点が異なるだけで全体
のＴＦＴ構造としては大きく変わらない。そして、最後
にパッシベーション膜３８が設けられるという構造がご
く一般的である。このようなＴＦＴ構造は、現在の主流
ともいえるもので、各社各機関から数多く発表されてい
る。
は、図６に示されている逆スタガ型のボトムゲート構造
のＴＦＴである。このＴＦＴにおいては、ゲート電極３
２上にゲート絶縁膜３４、半導体層３５、オーミック層
３６と続き、その上に信号電極であるソース−ドレイン
電極３７が設けられる。また、画素電極３３の位置はソ
ース−ドレイン電極３７より下の場合もあり、上の場合
もあるが、これは各社の着目する点が異なるだけで全体
のＴＦＴ構造としては大きく変わらない。そして、最後
にパッシベーション膜３８が設けられるという構造がご
く一般的である。このようなＴＦＴ構造は、現在の主流
ともいえるもので、各社各機関から数多く発表されてい
る。
【０００４】しかしながら、このようなＴＦＴ構造でも
まだまだ数多くの課題を残している。第１の問題点は、
ドレイン配線には常に何らかの信号が入っているので、
このようなＴＦＴ構造の場合、パッシベーション膜を通
して液晶層に信号が入り込んでしまうという点である。 これは、ドレイン電極がゲート電極の上にあるＴＦＴ構
造においては、不可避的な問題であるといえる。この問
題点に対する対策は、ＴＦＴ構造の改良という方向では
なく、対向基板であるカラーフィルタ基板側によって行
われてきた。すなわち、カラーフィルタは画素電極上に
対応していればよいので、ドレイン配線に対向する部分
は、ブラックマスクとしてメタルやブラック有機薄膜に
よって覆ってしまい見えなくするというものであった。 これは、本質的な解決ではないが、当面の手段としては
大いに有効と分かり、ＴＦＴ構造改良といったより困難
な方法はとられずに今日に至っている。
まだまだ数多くの課題を残している。第１の問題点は、
ドレイン配線には常に何らかの信号が入っているので、
このようなＴＦＴ構造の場合、パッシベーション膜を通
して液晶層に信号が入り込んでしまうという点である。 これは、ドレイン電極がゲート電極の上にあるＴＦＴ構
造においては、不可避的な問題であるといえる。この問
題点に対する対策は、ＴＦＴ構造の改良という方向では
なく、対向基板であるカラーフィルタ基板側によって行
われてきた。すなわち、カラーフィルタは画素電極上に
対応していればよいので、ドレイン配線に対向する部分
は、ブラックマスクとしてメタルやブラック有機薄膜に
よって覆ってしまい見えなくするというものであった。 これは、本質的な解決ではないが、当面の手段としては
大いに有効と分かり、ＴＦＴ構造改良といったより困難
な方法はとられずに今日に至っている。
【０００５】第２の問題点は、これもＴＦＴ構造に起因
するゲート−ソース間寄生容量によって生じる画素電極
のゲートオフ時の電圧シフトダウンである。この結果、
対向電極電位に対する画素電圧波形が非対称になり、液
晶にＤＣ成分がかかってしまう。この現象は当初、初期
特性としては顕著であったので、すぐさま対策が講じら
れた。最も一般的な方法は、対向電極に入力する電圧を
シフトダウンに対応して低めに設定し、画素電極電位に
対して対称となるようなレベルにすることであった。こ
れにより、初期特性はかなり改善されてきた。
するゲート−ソース間寄生容量によって生じる画素電極
のゲートオフ時の電圧シフトダウンである。この結果、
対向電極電位に対する画素電圧波形が非対称になり、液
晶にＤＣ成分がかかってしまう。この現象は当初、初期
特性としては顕著であったので、すぐさま対策が講じら
れた。最も一般的な方法は、対向電極に入力する電圧を
シフトダウンに対応して低めに設定し、画素電極電位に
対して対称となるようなレベルにすることであった。こ
れにより、初期特性はかなり改善されてきた。
【０００６】また、この電圧シフトダウン自体を小さく
する対策として、画素電極−対向電極間容量と並列に蓄
積容量を形成することも考えられている。最も有力な方
法は、１本隣のゲートライン上に蓄積容量をかぶせるよ
うに構成することであり、これはＴＦＴ構造の変更を要
さないで行うことができたので、多く採用された。この
方法の特長は、ゲートパルスは各ゲートラインに１垂直
走査期間を走査線数で割った時間内しか入らないので、
その時間内の画素電極電位変動は無視できるという点で
あった。
する対策として、画素電極−対向電極間容量と並列に蓄
積容量を形成することも考えられている。最も有力な方
法は、１本隣のゲートライン上に蓄積容量をかぶせるよ
うに構成することであり、これはＴＦＴ構造の変更を要
さないで行うことができたので、多く採用された。この
方法の特長は、ゲートパルスは各ゲートラインに１垂直
走査期間を走査線数で割った時間内しか入らないので、
その時間内の画素電極電位変動は無視できるという点で
あった。
【０００７】第３の問題点は、液晶パネルの初期特性で
はなく、時間経過とともに、特性が変動していく劣化と
いう問題点である。すなわち、液晶内にＤＣ成分がずっ
とかかりっぱなしの場合、不純物イオンの電極への集積
や液晶成分の分解といった現象が生じ、除々に表示品質
が劣化するという点は、ドレイン電極−対向電極間、ゲ
ート電極−対向電極間においてＤＣ成分が発生すること
が不可避であるという構造的な問題に起因している。表
示現象としては、焼き付き、残像等となって表れてくる
。また、フリッカとなる場合もある。これらに対する対
策は、駆動方法、各種材料の改良によってかなり抑えら
れてきているが、本質的に解決されるものではない。
はなく、時間経過とともに、特性が変動していく劣化と
いう問題点である。すなわち、液晶内にＤＣ成分がずっ
とかかりっぱなしの場合、不純物イオンの電極への集積
や液晶成分の分解といった現象が生じ、除々に表示品質
が劣化するという点は、ドレイン電極−対向電極間、ゲ
ート電極−対向電極間においてＤＣ成分が発生すること
が不可避であるという構造的な問題に起因している。表
示現象としては、焼き付き、残像等となって表れてくる
。また、フリッカとなる場合もある。これらに対する対
策は、駆動方法、各種材料の改良によってかなり抑えら
れてきているが、本質的に解決されるものではない。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の薄膜トランジスタ型液晶表示装置においては、前記
第１の問題点に対する対策を講じると、カラーフィルタ
基板に設けたブラックマスクにより開口率が低下してし
まうという問題点があった。また、前記第２の問題点に
対する対策として対向電極に入力する電圧を低めに設定
する方法を採用すると、ドレイン電極と対向電極との間
には常にＤＣ成分が生じてしまうという問題点があった
。
成の薄膜トランジスタ型液晶表示装置においては、前記
第１の問題点に対する対策を講じると、カラーフィルタ
基板に設けたブラックマスクにより開口率が低下してし
まうという問題点があった。また、前記第２の問題点に
対する対策として対向電極に入力する電圧を低めに設定
する方法を採用すると、ドレイン電極と対向電極との間
には常にＤＣ成分が生じてしまうという問題点があった
。
【０００９】そして、前記第２の問題点に対する対策と
して画素電極−対向電極間容量と並列に蓄積容量を形成
する方法を採用すると、蓄積容量を形成するにも画素電
極とゲート電極との間に形成するくらいしか方法がない
ため、開口率の低下、プロセスの複雑化等を避けること
ができないという問題点があった。本発明は、上記従来
の問題点を解決して、ＴＦＴ構造そのものを改良し、表
示品質の優れた、劣化のない薄膜トランジスタ型液晶表
示装置を提供することを目的とする。
して画素電極−対向電極間容量と並列に蓄積容量を形成
する方法を採用すると、蓄積容量を形成するにも画素電
極とゲート電極との間に形成するくらいしか方法がない
ため、開口率の低下、プロセスの複雑化等を避けること
ができないという問題点があった。本発明は、上記従来
の問題点を解決して、ＴＦＴ構造そのものを改良し、表
示品質の優れた、劣化のない薄膜トランジスタ型液晶表
示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、複数のゲート電極と、ゲート電極と交
差する複数のドレイン電極と、その交差部に設けられた
薄膜トランジスタと、薄膜トランジスタのソース電極に
接続された画素電極とを有する薄膜トランジスタ基板と
、液晶を挟んで該薄膜トランジスタ基板と対向する対向
電極基板とを備えた薄膜トランジスタ型液晶表示装置に
おいて、薄膜トランジスタ基板は、ゲート電極の上に形
成された第１絶縁膜と、第１絶縁膜上で、かつ少なくと
もソース電極と画素電極との接続部以外の全面に形成さ
れた第２絶縁膜と、第２絶縁膜上で、かつ少なくともソ
ース電極と画素電極との接続部以外の全面に形成された
遮蔽電極と、遮蔽電極上で、かつ少なくともソース電極
と画素電極との接続部以外の全面に形成された第３絶縁
膜と、第３絶縁膜上に形成された画素電極とを備え、か
つ、遮蔽電極に入力する電圧が対向電極基板の対向電極
に入力する電圧と同程度になるように構成した。
めに、本発明は、複数のゲート電極と、ゲート電極と交
差する複数のドレイン電極と、その交差部に設けられた
薄膜トランジスタと、薄膜トランジスタのソース電極に
接続された画素電極とを有する薄膜トランジスタ基板と
、液晶を挟んで該薄膜トランジスタ基板と対向する対向
電極基板とを備えた薄膜トランジスタ型液晶表示装置に
おいて、薄膜トランジスタ基板は、ゲート電極の上に形
成された第１絶縁膜と、第１絶縁膜上で、かつ少なくと
もソース電極と画素電極との接続部以外の全面に形成さ
れた第２絶縁膜と、第２絶縁膜上で、かつ少なくともソ
ース電極と画素電極との接続部以外の全面に形成された
遮蔽電極と、遮蔽電極上で、かつ少なくともソース電極
と画素電極との接続部以外の全面に形成された第３絶縁
膜と、第３絶縁膜上に形成された画素電極とを備え、か
つ、遮蔽電極に入力する電圧が対向電極基板の対向電極
に入力する電圧と同程度になるように構成した。
【００１１】
【作用】本発明によれば、以上のように薄膜トランジス
タ型液晶表示装置を構成したので、ドレイン電極上の電
圧信号は遮蔽電極により遮蔽され、画素電極にのらなく
なる。その結果、ドレイン配線上の液晶層内にＤＣ成分
が入らなくなり、かつ液晶のオン動作がなくなる。また
、遮蔽電極と画素電極との間に形成される蓄積容量がゲ
ート電極−ソース電極間寄生容量に起因する画素電極電
圧の降下を軽減させる。
タ型液晶表示装置を構成したので、ドレイン電極上の電
圧信号は遮蔽電極により遮蔽され、画素電極にのらなく
なる。その結果、ドレイン配線上の液晶層内にＤＣ成分
が入らなくなり、かつ液晶のオン動作がなくなる。また
、遮蔽電極と画素電極との間に形成される蓄積容量がゲ
ート電極−ソース電極間寄生容量に起因する画素電極電
圧の降下を軽減させる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
薄膜トランジスタ基板の平面図である。図に示すように
、ゲート電極１とドレイン電極２が交差する部分に、半
導体層３をチャネルとしたトランジスタが形成されてお
り、ソース電極４は第１スルーホール６と第２スルーホ
ール７を通して画素電極５と電気的に接続されている。 そして、この画素電極５は両端のドレイン電極パターン
上にまでオーバラップしている。一方、ＩＴＯ等の透明
電極からなる遮蔽電極は、遮蔽電極開口部８以外は全面
に形成されたパターンになっており、開口部８はトラン
ジスタ部と第１、第２スルーホール部を占めている。
ながら詳細に説明する。図１は本発明の実施例における
薄膜トランジスタ基板の平面図である。図に示すように
、ゲート電極１とドレイン電極２が交差する部分に、半
導体層３をチャネルとしたトランジスタが形成されてお
り、ソース電極４は第１スルーホール６と第２スルーホ
ール７を通して画素電極５と電気的に接続されている。 そして、この画素電極５は両端のドレイン電極パターン
上にまでオーバラップしている。一方、ＩＴＯ等の透明
電極からなる遮蔽電極は、遮蔽電極開口部８以外は全面
に形成されたパターンになっており、開口部８はトラン
ジスタ部と第１、第２スルーホール部を占めている。
【００１３】図２は本発明の実施例における薄膜トラン
ジスタ基板の一部（図１のＡ−Ａ′）断面図である。本
実施例では、ゲート電極１の上にはゲート電極１を陽極
酸化することによって形成されるゲート電極陽極酸化膜
９が形成されている。ただし、ゲート電極陽極酸化膜９
がなくても本発明の効力を失うものではない。そして、
所定のパターンを有するゲート電極陽極酸化膜９の上に
、ゲート絶縁膜として機能する第１絶縁膜１１が全面に
形成されている。その第１絶縁膜１１の上には、半導体
層３、オーミック接合層１０及びドレイン電極−ソース
電極が所定のパターンに形成されている。その上には、
ソース電極４と画素電極５の電気的接続をとるための第
１スルーホール６部以外に全面形成された第２絶縁膜１
２があり、その第２絶縁膜１２の上に透明電極からなる
遮蔽電極１３がトランジスタ部、スルーホール部以外に
形成されており、その上に第１スルーホール６と同じ場
所の第２スルーホール７以外全面に第３絶縁膜１３が形
成されている。その上に、透明電極からなる画素電極５
が第１、第２スルーホール６，７を通してソース電極４
と電気的に接続がなされている形で、所定のパターンに
形成されている。この図から画素電極５は、第３絶縁膜
１４を介して遮蔽電極１３との間に蓄積容量が形成され
ていることが分かる。
ジスタ基板の一部（図１のＡ−Ａ′）断面図である。本
実施例では、ゲート電極１の上にはゲート電極１を陽極
酸化することによって形成されるゲート電極陽極酸化膜
９が形成されている。ただし、ゲート電極陽極酸化膜９
がなくても本発明の効力を失うものではない。そして、
所定のパターンを有するゲート電極陽極酸化膜９の上に
、ゲート絶縁膜として機能する第１絶縁膜１１が全面に
形成されている。その第１絶縁膜１１の上には、半導体
層３、オーミック接合層１０及びドレイン電極−ソース
電極が所定のパターンに形成されている。その上には、
ソース電極４と画素電極５の電気的接続をとるための第
１スルーホール６部以外に全面形成された第２絶縁膜１
２があり、その第２絶縁膜１２の上に透明電極からなる
遮蔽電極１３がトランジスタ部、スルーホール部以外に
形成されており、その上に第１スルーホール６と同じ場
所の第２スルーホール７以外全面に第３絶縁膜１３が形
成されている。その上に、透明電極からなる画素電極５
が第１、第２スルーホール６，７を通してソース電極４
と電気的に接続がなされている形で、所定のパターンに
形成されている。この図から画素電極５は、第３絶縁膜
１４を介して遮蔽電極１３との間に蓄積容量が形成され
ていることが分かる。
【００１４】図３は本発明の実施例における薄膜トラン
ジスタ基板の一部（図１のＢ−Ｂ′）断面図である。図
に示すように、ドレイン電極２の上は第２絶縁膜１２に
、そしてその上は遮蔽電極１３に覆われた形であるので
、ドレイン電極上の電圧信号はこの遮蔽電極１３で遮蔽
される。また、画素電極５はドレイン電極上にオーバラ
ップして覆っているが、すぐ下に遮蔽電極１３があるの
で、同じ理由でドレイン電極上の電圧信号がのらなくな
る。したがって、このような構成にすることにより、ド
レイン配線上の液晶の動作がなくなり、完全に本来の画
素電極に入る信号のみを受けることになる。その結果、
ドレイン配線上の液晶層内においてＤＣ成分の生じるこ
とがなくなる。また、画素電極５はドレイン電極上にオ
ーバラップして覆っているので、表示装置の開口率が上
がることになる。
ジスタ基板の一部（図１のＢ−Ｂ′）断面図である。図
に示すように、ドレイン電極２の上は第２絶縁膜１２に
、そしてその上は遮蔽電極１３に覆われた形であるので
、ドレイン電極上の電圧信号はこの遮蔽電極１３で遮蔽
される。また、画素電極５はドレイン電極上にオーバラ
ップして覆っているが、すぐ下に遮蔽電極１３があるの
で、同じ理由でドレイン電極上の電圧信号がのらなくな
る。したがって、このような構成にすることにより、ド
レイン配線上の液晶の動作がなくなり、完全に本来の画
素電極に入る信号のみを受けることになる。その結果、
ドレイン配線上の液晶層内においてＤＣ成分の生じるこ
とがなくなる。また、画素電極５はドレイン電極上にオ
ーバラップして覆っているので、表示装置の開口率が上
がることになる。
【００１５】図４は本発明の実施例における薄膜トラン
ジスタ基板の電気接続系を表すブロック図である。図に
おいて、ゲート電極群１５とドレイン電極群１６とがト
ランジスタアレイを構成している。先に述べた遮蔽電極
１３は１枚のベタ電極である。また、カラーフィルタ基
板側の対向電極１７も同じ１枚のベタ電極である。ここ
で、遮蔽電極１３に対向電極１７と同程度の電圧を入力
する。本実施例においては、遮蔽電極１３と対向電極１
７とを電気的に接続してある。なお、遮蔽電極１３と対
向電極１７の電気的接続は、どちらの１枚のベタ電極で
あるため、きわめて容易に行える。
ジスタ基板の電気接続系を表すブロック図である。図に
おいて、ゲート電極群１５とドレイン電極群１６とがト
ランジスタアレイを構成している。先に述べた遮蔽電極
１３は１枚のベタ電極である。また、カラーフィルタ基
板側の対向電極１７も同じ１枚のベタ電極である。ここ
で、遮蔽電極１３に対向電極１７と同程度の電圧を入力
する。本実施例においては、遮蔽電極１３と対向電極１
７とを電気的に接続してある。なお、遮蔽電極１３と対
向電極１７の電気的接続は、どちらの１枚のベタ電極で
あるため、きわめて容易に行える。
【００１６】図５は本発明の実施例における薄膜トラン
ジスタ型液晶表示装置の１画素あたりの等価回路図であ
る。図において、ゲート電極１がオンすると、ドレイン
電極２上の電圧がトランジスタ２１を介してソース電極
４に書き込まれ、ゲート電圧がオフになると、ゲート電
極−ソース電極間容量２３によりソース電圧降下が起き
るが、その度合いは液晶２２の容量分以外に画素電極−
遮蔽電極間容量２４があるために、かなり軽減される。
ジスタ型液晶表示装置の１画素あたりの等価回路図であ
る。図において、ゲート電極１がオンすると、ドレイン
電極２上の電圧がトランジスタ２１を介してソース電極
４に書き込まれ、ゲート電圧がオフになると、ゲート電
極−ソース電極間容量２３によりソース電圧降下が起き
るが、その度合いは液晶２２の容量分以外に画素電極−
遮蔽電極間容量２４があるために、かなり軽減される。
【００１７】また、ドレイン電極２は、遮蔽電極１３に
よって覆われているので、ドレイン電極−画素電極間容
量２４の結合によるドレイン信号干渉も起きない。なお
、本発明は上記実施例に限定されるものではなく、例え
ば、遮蔽電極１３を第１，第２スルーホール６，７以外
の全面に形成する等、本発明の趣旨に基づき種々の変形
が可能であり、それらを本発明の範囲から排除するもの
ではない。
よって覆われているので、ドレイン電極−画素電極間容
量２４の結合によるドレイン信号干渉も起きない。なお
、本発明は上記実施例に限定されるものではなく、例え
ば、遮蔽電極１３を第１，第２スルーホール６，７以外
の全面に形成する等、本発明の趣旨に基づき種々の変形
が可能であり、それらを本発明の範囲から排除するもの
ではない。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ドレイン電極上に遮蔽電極を設け、かつその遮蔽
電極と画素電極間に蓄積容量をもつ構造としたので、ド
レイン電極上の電圧信号は遮蔽電極により遮蔽され、画
素電極にのらなくなる。その結果、ドレイン配線上の液
晶層内にＤＣ成分が入らなくなり、かつ液晶のオン動作
がなくなる。また、ゲート電極−ソース電極間寄生容量
による画素電極電圧の降下が軽減される。
れば、ドレイン電極上に遮蔽電極を設け、かつその遮蔽
電極と画素電極間に蓄積容量をもつ構造としたので、ド
レイン電極上の電圧信号は遮蔽電極により遮蔽され、画
素電極にのらなくなる。その結果、ドレイン配線上の液
晶層内にＤＣ成分が入らなくなり、かつ液晶のオン動作
がなくなる。また、ゲート電極−ソース電極間寄生容量
による画素電極電圧の降下が軽減される。
【００１９】そして、遮蔽電極が対向電極と同程度の電
位に保たれるように構成することにより、ドレイン電極
上の電圧信号の遮蔽機能をより高めることができる。さ
らに、画素電極をドレイン電極上にオーバラップして形
成することにより、開口率を高めることができる。した
がって、表示品質の優れた信頼性の高い薄膜トランジス
タ型液晶表示装置を実現することができる。
位に保たれるように構成することにより、ドレイン電極
上の電圧信号の遮蔽機能をより高めることができる。さ
らに、画素電極をドレイン電極上にオーバラップして形
成することにより、開口率を高めることができる。した
がって、表示品質の優れた信頼性の高い薄膜トランジス
タ型液晶表示装置を実現することができる。
【図１】本発明の実施例における薄膜トランジスタ基板
の平面図である。
の平面図である。
【図２】本発明の実施例における薄膜トランジスタ基板
の一部（図１のＡ−Ａ′）断面図である。
の一部（図１のＡ−Ａ′）断面図である。
【図３】本発明の実施例における薄膜トランジスタ基板
の一部（図１のＢ−Ｂ′）断面図である。
の一部（図１のＢ−Ｂ′）断面図である。
【図４】本発明の実施例における薄膜トランジスタ基板
の電気接続系を表すブロック図である。
の電気接続系を表すブロック図である。
【図５】本発明の実施例による薄膜トランジスタ型液晶
表示装置の１画素あたりの等価回路図である。
表示装置の１画素あたりの等価回路図である。
【図６】従来の薄膜トランジスタ基板の一部断面図であ
る。
る。
１ ゲート電極
２ ドレイン電極
３ 半導体層
４ ソース電極
５ 画素電極
６ 第１スルーホール
７ 第２スルーホール
８ 遮蔽電極開口部
１１ 第１絶縁膜
１２ 第２絶縁膜
１３ 遮蔽電極
１４ 第３絶縁膜
１７ 対向電極
Claims (3)
- 【請求項１】 複数のゲート電極と、該ゲート電極と
交差する複数のドレイン電極と、その交差部に設けられ
た薄膜トランジスタと、該薄膜トランジスタのソース電
極に接続された画素電極とを有する薄膜トランジスタ基
板と、液晶を挟んで該薄膜トランジスタ基板と対向する
対向電極基板とを備えた薄膜トランジスタ型液晶表示装
置において、前記薄膜トランジスタ基板は、（ａ）前記
ゲート電極の上に形成された第１絶縁膜と、（ｂ）該第
１絶縁膜上で、かつ少なくとも前記ソース電極と前記画
素電極との接続部以外の全面に形成された第２絶縁膜と
、（ｃ）該第２絶縁膜上で、かつ少なくとも前記ソース
電極と前記画素電極との接続部以外の全面に形成された
遮蔽電極と、（ｄ）該遮蔽電極上で、かつ少なくとも前
記ソース電極と前記画素電極との接続部以外の全面に形
成された第３絶縁膜と、（ｅ）該第３絶縁膜上に形成さ
れた前記画素電極とを備え、かつ、前記遮蔽電極に入力
する電圧を前記対向電極基板の対向電極に入力する電圧
と同程度にすることを特徴とする薄膜トランジスタ型液
晶表示装置。 - 【請求項２】 遮蔽電極と薄膜トランジスタと対向す
る電極基板の対向電極とを電気的に接続したことをする
ことを特徴とする請求項１記載の薄膜トランジスタ型液
晶表示装置。 - 【請求項３】 画素電極をドレイン電極上にオーバラ
ップして形成したことを特徴とする請求項１又は２記載
の薄膜トランジスタ型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085554A JPH04318523A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085554A JPH04318523A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318523A true JPH04318523A (ja) | 1992-11-10 |
Family
ID=13862048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085554A Withdrawn JPH04318523A (ja) | 1991-04-17 | 1991-04-17 | 薄膜トランジスタ型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318523A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| US6246453B1 (en) | 1996-06-25 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US7190420B2 (en) | 1995-05-08 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2007193366A (ja) * | 2007-04-17 | 2007-08-02 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| TWI408472B (zh) * | 2010-04-12 | 2013-09-11 | Wintek Corp | 主動元件陣列基板 |
-
1991
- 1991-04-17 JP JP3085554A patent/JPH04318523A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190420B2 (en) | 1995-05-08 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7683978B2 (en) | 1995-05-08 | 2010-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US6246453B1 (en) | 1996-06-25 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US6914260B2 (en) | 1996-06-25 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
| JP2007193366A (ja) * | 2007-04-17 | 2007-08-02 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| TWI408472B (zh) * | 2010-04-12 | 2013-09-11 | Wintek Corp | 主動元件陣列基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |