JPH04316126A - Code converting device - Google Patents
Code converting deviceInfo
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- JPH04316126A JPH04316126A JP10810491A JP10810491A JPH04316126A JP H04316126 A JPH04316126 A JP H04316126A JP 10810491 A JP10810491 A JP 10810491A JP 10810491 A JP10810491 A JP 10810491A JP H04316126 A JPH04316126 A JP H04316126A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、パーソナルコンピュ
ータ等に接続される符号変換装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a code conversion device connected to a personal computer or the like.
【０００２】0002
【従来の技術】図２は従来の符号変換装置の一構成例を
示すブロック図であり、２１はパーソナルコンピュータ
等からなる端末、２２は符号変換装置である。端末２１
と符号変換装置２２はインタフェース線Ａで結合されて
いる。インタフェース線ＡはＲＳ−２３２Ｃ又はＲＳ−
４２２等であり、符号はＮＲＺを使用している。符号変
換装置２２はインタフェース線Ａの規格に適合したドラ
イバー及びレシーバ部２３を介してシリアルＩ／Ｏ・１
チャンネル目２４に接続されている。また、インタフェ
ース線Ｂで他装置が符号変換装置２２に結合されている
。インタフェース線Ｂは特殊インタフェースであり、符
号はＦＭ０またはＦＭ１を使用している。符号変換装置
２２はインタフェース線Ｂに適合したドライバー及びレ
シーバ部２８を介してシリアルＩ／Ｏ・２チャンネル目
２７に接続されている。シリアルＩ／Ｏ・１チャンネル
目２４及びシリアルＩ／Ｏ・２チャンネル目２７は内部
バスによりマイクロプロセッサ２５とメモリ２６に接続
される。2. Description of the Related Art FIG. 2 is a block diagram showing an example of the configuration of a conventional code conversion device, in which numeral 21 is a terminal such as a personal computer, and 22 is a code conversion device. Terminal 21
and code conversion device 22 are coupled by an interface line A. Interface line A is RS-232C or RS-
422, etc., and uses the code NRZ. The code conversion device 22 converts the serial I/O via the driver and receiver section 23 that conforms to the standards of the interface line A.
It is connected to channel number 24. Further, other devices are coupled to the code conversion device 22 via an interface line B. Interface line B is a special interface and uses the code FM0 or FM1. The code conversion device 22 is connected to the serial I/O second channel 27 via a driver and receiver section 28 compatible with the interface line B. Serial I/O 1st channel 24 and serial I/O 2nd channel 27 are connected to microprocessor 25 and memory 26 by an internal bus.
【０００３】端末２１からのＮＲＺ符号送信データはシ
リアルＩ／Ｏ・１チャンネル目２４でシリアルパラレル
変換され、マイクロプロセッサ２５の制御で、メモリ２
６にバッファリングされ、シリアルＩ／Ｏ・２チャンネ
ル目２７でパラレル変換され、ＦＭ０又はＦＭ１符号送
信データで前記他装置に送信される。The NRZ code transmission data from the terminal 21 is converted from serial to parallel by the serial I/O 1st channel 24, and is stored in the memory 2 under the control of the microprocessor 25.
6, is converted into parallel by the serial I/O second channel 27, and is transmitted to the other device as FM0 or FM1 code transmission data.
【０００４】逆に他装置からのＦＭ０又はＦＭ１符号送
信データは、シリアルＩ／Ｏ・２チャンネル目２７でシ
リアルパラレル変換され、マイクロプロセッサ２５の制
御で、メモリ２６にバッファリングされ、シリアルＩ／
Ｏ・１チャンネル目２４でパラレルシリアル変換され、
ＮＲＺ符号送信データで端末２１に送信される。On the contrary, FM0 or FM1 code transmission data from another device is serial-parallel converted by the serial I/O second channel 27, buffered in the memory 26 under the control of the microprocessor 25, and sent to the serial I/O.
Parallel-to-serial conversion is performed on O.1 channel 24,
It is transmitted to the terminal 21 as NRZ code transmission data.
【０００５】図３はＮＲＺ符号、ＦＭ０符号及びＦＭ１
符号の例である。ＮＲＺ符号はデータビットが“１“の
時はハイレベルの状態で、“０“の時はロウレベル状態
となる。ＦＭ０符号はビットセルの開始点で必ずレベル
が反転し、データビットが“０“であればビットセルの
中心でさらにレベルを反転させ、“１“であればそのま
まの状態を継続する。ＦＭ１符号はビットセルの開始点
で必ずレベルが反転し、データビットが“１“であれば
ビットセルの中心でさらにレベルを反転させ、“０“で
あればそのままの状態を継続する。FIG. 3 shows the NRZ code, FM0 code, and FM1 code.
This is an example of a code. The NRZ code is at a high level when the data bit is "1", and is at a low level when the data bit is "0". In the FM0 code, the level is always inverted at the start point of the bit cell, and if the data bit is "0", the level is further inverted at the center of the bit cell, and if it is "1", the state continues as it is. In the FM1 code, the level is always inverted at the starting point of the bit cell, and if the data bit is "1", the level is further inverted at the center of the bit cell, and if it is "0", the state continues as it is.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記構
成の符号変換装置では、２つのチャンネルを持つシリア
ルＩ／Ｏ、マイクロプロセッサ、メモリ等が必要となり
、ハードウェア量が大きくなり、さらにはマイクロプロ
セッサを動作させるソフトウェア（マイクロプログラム
）の開発が必要となるという欠点があった。However, the code conversion device with the above configuration requires a serial I/O having two channels, a microprocessor, memory, etc., which increases the amount of hardware and furthermore requires a microprocessor. The drawback was that it required the development of software (microprograms) to make it work.
【０００７】この発明が解決しようとする課題は、以上
述べた問題点を除去し、簡易性の優れた装置を提供する
ことである。The problem to be solved by the present invention is to eliminate the above-mentioned problems and provide a device with excellent simplicity.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る符号変換装置は、ＮＲＺ符号とＦＭ０
符号とを相互に符号変換するものであって、ＮＲＺ符号
の“０”ビットセルに対してそのビットセルの中心で反
転させる第１の論理回路と、ＮＲＺ符号の“１“ビット
セルに対してビットセルごとに反転させる第２の論理回
路と、前記第１の論理回路出力と前記第２の論理回路出
力との排他的論理和の否定出力よりＦＭ０符号を得る第
３の論理回路とを備えたＮＲＺ／ＦＭ０符号変換回路と
、ＦＭ０符号をそのビットセルの１／４位置でラッチす
る第１の位置検出手段と、ＦＭ０符号をそのビットセル
の３／４位置でラッチする第２の位置検出手段と、前記
第１の位置検出手段及び第２の位置検出手段との出力の
排他的論理和の否定をビットセル変化点においてラッチ
してＮＲＺ符号を得る第４の論理回路とを備えたＦＭ０
／ＮＲＺ符号変換回路とからなることを特徴とするもの
である。[Means for Solving the Problems] In order to solve the above problems, a code conversion device according to the present invention converts NRZ codes and FM0 codes.
A first logic circuit that inverts the code at the center of the bit cell for a "0" bit cell of the NRZ code, and a logic circuit for each bit cell for a "1" bit cell of the NRZ code. NRZ/FM0 comprising a second logic circuit for inverting, and a third logic circuit that obtains an FM0 code from a negative output of an exclusive OR of the first logic circuit output and the second logic circuit output. a code conversion circuit; a first position detection means for latching the FM0 code at a 1/4 position of the bit cell; a second position detection means for latching the FM0 code at a 3/4 position of the bit cell; and a fourth logic circuit that obtains an NRZ code by latching the negative of the exclusive OR of the output with the position detecting means and the second position detecting means at the bit cell change point.
/NRZ code conversion circuit.
【０００９】また、上記第１の論理回路に代えてＮＲＺ
符号の“１”ビットセルに対してそのビットセルの中心
で反転させる第５の論理回路を用い、上記第２の論理回
路に代えてＮＲＺ符号の“０“ビットセルに対してビッ
トセルごとに反転させる第６の論理回路を用い、上記第
３の論理回路に代えて前記第５の論理回路出力と前記第
６の論理回路出力との排他的論理和の否定出力よりＦＭ
１符号を得る第７の論理回路とを備えたＮＲＺ／ＦＭ１
符号変換回路を形成してもよい。そして、上記ＦＭ０／
ＮＲＺ符号変換回路をＦＭ１符号を入力してＦＭ１／Ｎ
ＲＺ符号変換回路として構成してもよい。[0009] Also, instead of the first logic circuit, an NRZ
A fifth logic circuit that inverts the "1" bit cell of the code at the center of the bit cell is used, and a sixth logic circuit that inverts the "0" bit cell of the NRZ code for each bit cell instead of the second logic circuit. FM from the negative output of the exclusive OR of the fifth logic circuit output and the sixth logic circuit output instead of the third logic circuit.
NRZ/FM1 with a seventh logic circuit that obtains the 1 code.
A code conversion circuit may also be formed. And the above FM0/
FM1/N by inputting the FM1 code to the NRZ code conversion circuit
It may also be configured as an RZ code conversion circuit.
【００１０】0010
【作用】図１（ａ）において、ＮＲＺ／ＦＭ０符号変換
回路１１にＮＲＺ符号が入力すると、第１の論理回路１
１１はＮＲＺ符号の“０”ビットセルに対してそのビッ
トセルの中心で反転させる。第２の論理回路１１２はＮ
ＲＺ符号の“１“ビットセルに対してビットセルごとに
反転させる。第３の論理回路１１３は前記第１の論理回
路１１１の出力と前記第２の論理回路１１２の出力との
排他的論理和の否定を出力する。この出力がＦＭ０符号
となり、ＮＲＺ／ＦＭ０符号変換される。[Operation] In FIG. 1(a), when an NRZ code is input to the NRZ/FM0 code conversion circuit 11, the first logic circuit 1
11 inverts a "0" bit cell of the NRZ code at the center of the bit cell. The second logic circuit 112 is N
The "1" bit cell of the RZ code is inverted for each bit cell. The third logic circuit 113 outputs the negative of the exclusive OR of the output of the first logic circuit 111 and the output of the second logic circuit 112. This output becomes the FM0 code and is converted into NRZ/FM0 code.
【００１１】ＦＭ０／ＮＲＺ符号変換回路１２にＦＭ０
符号が入力すると、第１の位置検出手段１２１はＦＭ０
符号をそのビットセルの１／４位置でラッチする。第２
の位置検出手段１２２はＦＭ０符号をそのビットセルの
３／４位置でラッチする。これらの出力を第４の論理回
路１２３で、排他的論理和の否定をとりビットセル変化
点においてラッチしてＮＲＺ符号を得る。これによりＦ
Ｍ０／ＮＲＺ符号変換される。FM0/NRZ code conversion circuit 12
When the code is input, the first position detection means 121 detects FM0.
Latch the code at the 1/4 position of its bit cell. Second
The position detection means 122 latches the FM0 code at the 3/4 position of the bit cell. A fourth logic circuit 123 performs exclusive OR on these outputs and latches them at bit cell change points to obtain an NRZ code. This allows F
M0/NRZ code conversion is performed.
【００１２】図１（ｂ）において、ＮＲＺ／ＦＭ１符号
変換回路１３にＮＲＺ符号が入力すると、第５の論理回
路１３１はＮＲＺ符号の“１”ビットセルに対してその
ビットセルの中心で反転させる。第６の論理回路１３２
はＮＲＺ符号の“０“ビットセルに対してビットセルご
とに反転させる。第７の論理回路１３３は前記第５の論
理回路１３１の出力と前記第６の論理回路１３２の出力
との排他的論理和の否定を出力する。この出力がＦＭ１
符号となり、ＮＲＺ／ＦＭ１符号変換される。In FIG. 1B, when the NRZ code is input to the NRZ/FM1 code conversion circuit 13, the fifth logic circuit 131 inverts the "1" bit cell of the NRZ code at the center of the bit cell. Sixth logic circuit 132
The "0" bit cell of the NRZ code is inverted for each bit cell. The seventh logic circuit 133 outputs the negative of the exclusive OR of the output of the fifth logic circuit 131 and the output of the sixth logic circuit 132. This output is FM1
code, and is converted into NRZ/FM1 code.
【００１３】ＦＭ１／ＮＲＺ符号変換回路１４にＦＭ１
符号が入力すると、第１の位置検出手段１２１及び第２
の位置検出手段１２２は図１（ａ）と同様に作用し、第
４の論理回路１２３からＮＲＺ符号を得て、ＦＭ１／Ｎ
ＲＺ符号変換するように作用する。FM1/NRZ code conversion circuit 14
When the code is input, the first position detection means 121 and the second
The position detecting means 122 operates in the same manner as in FIG. 1(a), obtains the NRZ code from the fourth logic circuit 123,
It acts to perform RZ code conversion.
【００１４】[0014]
【実施例】以下この発明に係る符号変換装置の実施例を
図により説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a code conversion apparatus according to the present invention will be explained with reference to the drawings.
【００１５】［第１の実施例］[First embodiment]
【００１６】図４はこの発明の第１の実施例を示すブロ
ック図であって、３１はパーソナルコンピュータ等から
なる端末、３２は符号変換装置である。端末３１と符号
変換装置３２とはインタフェース線Ｃで結合されている
。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４２
２等であり、符号はＮＲＺを使用している。また、符号
変換装置３２はインタフェース線Ｄで他装置とも接続さ
れている。インタフェース線Ｄは特殊インタフェースで
あり、符号はＦＭ０を使用している。符号変換装置３２
は、インタフェース線Ｃの規格に適合したドライバー及
びレシーバ部３３とインタフェース線Ｄに適合したドラ
イバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ０
変換回路１１とＦＭ０／ＮＲＺ変換回路１２に接続され
ている。FIG. 4 is a block diagram showing a first embodiment of the present invention, in which 31 is a terminal such as a personal computer, and 32 is a code conversion device. The terminal 31 and the code conversion device 32 are coupled by an interface line C. Interface line C is RS-232C or RS-42
2, and uses the code NRZ. The code conversion device 32 is also connected to other devices via an interface line D. Interface line D is a special interface, and its code is FM0. Code conversion device 32
The NRZ/FM0
It is connected to the conversion circuit 11 and the FM0/NRZ conversion circuit 12.
【００１７】ＮＲＺ／ＦＭ０変換回路１１の詳細実施例
の回路図を図５に示す。図６は図５の回路図に対応した
タイムチャートである。図５において、４１はＤフリッ
プフロップ、４２はＪＫフリップフロップ、４３はイン
バータ、４４はＯＲ回路、４５はＥＸＮＯＲである。Ｄ
フリップフロップ４１とＯＲ回路４４で図１の第１の論
理回路１１１を構成し、Ｄフリップフロップ４１、イン
バータ４３及びＪＫフリップフロップ４２で図１の第２
の論理回路１１２を構成し、ＥＸＮＯＲ４５は図１の第
３の論理回路１１３を構成する。A circuit diagram of a detailed embodiment of the NRZ/FM0 conversion circuit 11 is shown in FIG. FIG. 6 is a time chart corresponding to the circuit diagram of FIG. In FIG. 5, 41 is a D flip-flop, 42 is a JK flip-flop, 43 is an inverter, 44 is an OR circuit, and 45 is an EXNOR. D
The flip-flop 41 and the OR circuit 44 constitute the first logic circuit 111 in FIG. 1, and the D flip-flop 41, inverter 43, and JK flip-flop 42 constitute the second
EXNOR45 constitutes the third logic circuit 113 in FIG.
【００１８】図６を参照して図５の動作を説明する。Ｎ
ＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送信クロ
ック（ＳＴ１信号）と同期がとられている。ＮＲＺＳＤ
信号はＤフリップフロップ４１によりラッチされ、Ｄフ
リップフロップ出力■のように１／２ビット遅延する。
ＯＲ回路４４はＤフリップフロップ出力■とＳＴ１信号
によりＯＲ出力■を得る。一方、ＳＴ１信号はインバー
タ４３で反転され逆相のThe operation of FIG. 5 will be explained with reference to FIG. N
The transmission data of the RZ code (NRZSD signal) is synchronized with the transmission clock (ST1 signal). NRZSD
The signal is latched by the D flip-flop 41 and delayed by 1/2 bit like the D flip-flop output (2). The OR circuit 44 obtains an OR output ■ from the D flip-flop output ■ and the ST1 signal. On the other hand, the ST1 signal is inverted by the inverter 43 and has the opposite phase.
【００１９】[0019]
【外１】[Outside 1]
【００２０】信号となる。Ｄフリップフロップ出力■を
[0020] It becomes a signal. D flip-flop output ■
【００２１】[0021]
【外２】[Outside 2]
【００２２】信号とＪＫフリップフロップ４２にて処理
すると、ＪＫＦＦ出力■を得る。Ｄフリップフロップ出
力■とＪＫＦＦ出力■はＥＸＮＯＲ４５により、ＦＭ０
符号の送信データ（ＦＭ０ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ０符号の変換が行なわれ
る。When the signal is processed by the JK flip-flop 42, a JKFF output (2) is obtained. D flip-flop output ■ and JKFF output ■ are set to FM0 by EXNOR45.
It is converted into code transmission data (FM0SD signal). In this way, the conversion from the NRZ code to the FM0 code is performed.
【００２３】ＦＭ０／ＮＲＺ変換回路１２の詳細実施例
のブロック図を図７に示す。図８は図７のブロック図に
対応したタイムチャートである。A block diagram of a detailed embodiment of the FM0/NRZ conversion circuit 12 is shown in FIG. FIG. 8 is a time chart corresponding to the block diagram of FIG.
【００２４】５１は通信速度の６４倍のクロックを生成
するクロック生成回路であり、サンプリング用としての
基本クロックを生成している。５２はＦＭ０符号のデー
タ（ＦＭ０ＲＤ信号）のビットセル開始の変化点を検出
する変化点検出回路であり、ビットセル検出によりパル
ス（ｅ）を出力する。５３はビットセル開始からビット
セルの１／４位置を検出するカウンタ回路であり、１／
４位置を示すパルス（ａ）を出力するとともに、１／４
位置でのＦＭ０ＲＤ信号のラッチデータ（ｃ）を出力す
る。すなわち、このカウンタ回路５３は図１における第
１の位置検出手段１２１を構成する。A clock generation circuit 51 generates a clock 64 times the communication speed, and generates a basic clock for sampling. 52 is a change point detection circuit that detects a change point at the start of a bit cell of FM0 code data (FM0RD signal), and outputs a pulse (e) upon bit cell detection. 53 is a counter circuit that detects the 1/4 position of the bit cell from the start of the bit cell;
While outputting the pulse (a) indicating the 4 position,
The latch data (c) of the FM0RD signal at the position is output. That is, this counter circuit 53 constitutes the first position detection means 121 in FIG.
【００２５】５４はビットセル開始からビットセルの３
／４位置を検出するカウンタ回路であり、３／４位置を
示すパルス（ｂ）を出力するとともに、３／４位置での
ＦＭ０ＲＤ信号のラッチデータ（ｄ）を出力する。この
カウンタ回路５４は図１における第２の位置検出手段１
２２を構成する。54 is the 3rd bit cell from the start of the bit cell.
This is a counter circuit that detects the /4 position, and outputs a pulse (b) indicating the 3/4 position, as well as latch data (d) of the FM0RD signal at the 3/4 position. This counter circuit 54 is the second position detecting means 1 in FIG.
22.
【００２６】５５はＲＴ信号としてＮＲＺ符号のデータ
（ＮＲＺＲＤ信号）の同期クロックを送出するＲＴクロ
ック送出回路である。５６はカウンタ回路５３からのラ
ッチデータ（ｃ）とカウンタ回路５４からのラッチデー
タ（ｄ）を比較する比較回路であり、ラッチデータ（ｃ
），（ｄ）のＥＸＮＯＲデータを変化点パルス（ｅ）で
ラッチしたデータ（ｆ０）を出力する。５７はＮＲＺ符
号のデータ（ＮＲＺＲＤ信号）を送出するＮＲＺＲＤ送
出回路であり、ＲＴクロック送出送出回路５５からのＲ
Ｔ信号の立ち下がりに同期したデータでＮＲＺＲＤ信号
を出力する。これら比較回路５６、ＲＴクロック送出回
路５５及びＮＲＺＲＤ送出回路５７は図１における第４
の論理回路１２３を構成する。Reference numeral 55 denotes an RT clock sending circuit that sends out a synchronized clock of NRZ code data (NRZRD signal) as an RT signal. 56 is a comparison circuit that compares the latch data (c) from the counter circuit 53 and the latch data (d) from the counter circuit 54;
), (d) EXNOR data is latched by the changing point pulse (e) and outputs data (f0). 57 is an NRZRD sending circuit that sends out NRZ code data (NRZRD signal);
The NRZRD signal is output as data synchronized with the falling edge of the T signal. These comparison circuit 56, RT clock sending circuit 55, and NRZRD sending circuit 57 are the fourth one in FIG.
A logic circuit 123 is configured.
【００２７】以上のように、ＦＭ０ＲＤ信号のビットセ
ル開始からビットセルの１／４位置と３／４位置でＦＭ
０ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“１“であ
り、異なった場合ＮＲＺＳＤ信号は“０“となり、図８
に示すタイムチャートのようにＦＭ０符号からＮＲＺ符
号の変換が行なわれる。As described above, the FM0RD signal starts at the 1/4 position and 3/4 position of the bit cell from the start of the bit cell.
When the 0RD signals are the same, the NRZSD signal is "1", and when they are different, the NRZSD signal is "0", as shown in FIG.
Conversion from FM0 code to NRZ code is performed as shown in the time chart shown in FIG.
【００２８】［第２の実施例］[Second embodiment]
【００２９】図９はこの発明の第２の実施例を示すブロ
ック図であって、３１はパーソナルコンピュータ等から
なる端末、６２は符号変換装置である。端末３１と符号
変換装置６２とはインタフェース線Ｃで結合されている
。インタフェース線ＣはＲＳ−２３２Ｃ又はＲＳ−４２
２等であり、符号はＮＲＺを使用している。また、符号
変換装置６２はインタフェース線Ｄで他装置とも接続さ
れている。インタフェース線Ｄは特殊インタフェースで
あり、符号はＦＭ１を使用している。符号変換装置６２
は、インタフェース線Ｃの規格に適合したドライバー及
びレシーバ部３３とインタフェース線Ｄに適合したドラ
イバー及びレシーバー部３４とを介してＮＲＺ／ＦＭ１
変換回路１３とＦＭ１／ＮＲＺ変換回路１４に接続され
ている。FIG. 9 is a block diagram showing a second embodiment of the present invention, in which 31 is a terminal such as a personal computer, and 62 is a code conversion device. The terminal 31 and the code conversion device 62 are connected by an interface line C. Interface line C is RS-232C or RS-42
2, and uses the code NRZ. The code conversion device 62 is also connected to other devices via an interface line D. Interface line D is a special interface and is designated by FM1. Code conversion device 62
The NRZ/FM1
It is connected to the conversion circuit 13 and the FM1/NRZ conversion circuit 14.
【００３０】ＮＲＺ／ＦＭ１変換回路１３の詳細実施例
の回路図を図１０に示す。図１１は図１０の回路図に対
応したタイムチャートである。図１０において、７１は
Ｄフリップフロップ、７２はＪＫフリップフロップ、７
３はインバータ、７４はＯＲ回路、７５はＥＸＮＯＲで
ある。Ｄフリップフロップ７１とＯＲ回路７４で図１の
第５の論理回路１３１を構成し、Ｄフリップフロップ７
１、インバータ７３及びＪＫフリップフロップ７２で図
１の第６の論理回路１３２を構成し、ＥＸＮＯＲ７５は
図１の第７の論理回路１３３を構成する。A circuit diagram of a detailed embodiment of the NRZ/FM1 conversion circuit 13 is shown in FIG. FIG. 11 is a time chart corresponding to the circuit diagram of FIG. In FIG. 10, 71 is a D flip-flop, 72 is a JK flip-flop, and 7
3 is an inverter, 74 is an OR circuit, and 75 is an EXNOR. The D flip-flop 71 and the OR circuit 74 constitute the fifth logic circuit 131 in FIG.
1, the inverter 73 and the JK flip-flop 72 constitute the sixth logic circuit 132 in FIG. 1, and the EXNOR 75 constitutes the seventh logic circuit 133 in FIG.
【００３１】図１１を参照して図１０の動作を説明する
。ＮＲＺ符号の送信データ（ＮＲＺＳＤ信号）は、送信
クロック（ＳＴ１信号）と同期がとられている。ＮＲＺ
ＳＤ信号はＤフリップフロップ７１によりラッチされＮ
Ｑ端子より、Ｄフリップフロップ出力■のようにインバ
ートされて１／２ビット遅延する。ＯＲ回路７４はＤフ
リップフロップ出力■とＳＴ１信号によりＯＲ出力■を
得る。一方、ＳＴ１信号はインバータ７３で反転され逆
相のThe operation of FIG. 10 will be explained with reference to FIG. The transmission data of the NRZ code (NRZSD signal) is synchronized with the transmission clock (ST1 signal). NRZ
The SD signal is latched by the D flip-flop 71 and the N
From the Q terminal, the D flip-flop output is inverted like ■ and delayed by 1/2 bit. The OR circuit 74 obtains an OR output ■ from the D flip-flop output ■ and the ST1 signal. On the other hand, the ST1 signal is inverted by the inverter 73 and has the opposite phase.
【００３２】[0032]
【外３】[Outer 3]
【００３３】信号となる。Ｄフリップフロップ出力■を
[0033] It becomes a signal. D flip-flop output ■
【００３４】[0034]
【外４】[Outside 4]
【００３５】信号とＪＫフリップフロップ７２にて処理
すると、ＪＫＦＦ出力■を得る。Ｄフリップフロップ出
力■とＪＫＦＦ出力■はＥＸＮＯＲ７５により、ＦＭ１
符号の送信データ（ＦＭ１ＳＤ信号）に変換される。こ
のように、ＮＲＺ符号からＦＭ１符号の変換が行なわれ
る。When the signal is processed by the JK flip-flop 72, a JKFF output ■ is obtained. D flip-flop output ■ and JKFF output ■ are FM1 by EXNOR75.
It is converted into code transmission data (FM1SD signal). In this way, conversion from NRZ code to FM1 code is performed.
【００３６】ＦＭ１／ＮＲＺ変換回路１４の詳細実施例
のブロック図を図１２に示す。ＦＭ１／ＮＲＺ変換回路
１４は第１の実施例の図７に示したＦＭ０／ＮＲＺ変換
回路１２を用いることができ、各構成部分は図７のもの
と同様である。ＦＭ１符号を入力した場合のタイムチャ
ートは図１３のようになる。動作は第１の実施例におけ
るＦＭ０／ＮＲＺ符号変換回路１２と同様であるが、Ｆ
Ｍ１符号を入力した場合について説明する。A block diagram of a detailed embodiment of the FM1/NRZ conversion circuit 14 is shown in FIG. The FM0/NRZ conversion circuit 12 shown in FIG. 7 of the first embodiment can be used as the FM1/NRZ conversion circuit 14, and each component is the same as that shown in FIG. The time chart when the FM1 code is input is as shown in FIG. The operation is similar to that of the FM0/NRZ code conversion circuit 12 in the first embodiment, but
The case where the M1 code is input will be explained.
【００３７】変化点検出回路５２はＦＭ１符号のデータ
（ＦＭ１ＲＤ信号）のビットセル開始の変化点を検出す
るように動作し、ビットセル検出によりパルス（ｅ）を
出力する。カウンタ回路５３は１／４位置を示すパルス
（ａ）を出力するとともに、１／４位置でのＦＭ１ＲＤ
信号のラッチデータ（ｃ）を出力する。カウンタ回路５
４は３／４位置を示すパルス（ｂ）を出力するとともに
、３／４位置でのＦＭ１ＲＤ信号のラッチデータ（ｄ）
を出力する。比較回路５６ではラッチデータ（ｃ），（
ｄ）のＥＸＮＯＲデータを変化点パルス（ｅ）でラッチ
したデータ（ｆ１）を出力する。ＮＲＺＲＤ送出回路５
７は、このデータ（ｆ１）を入力してＲＴクロック送出
送出回路５５からのＲＴ信号の立ち下がりに同期したデ
ータでＮＲＺＲＤ信号を出力する。The changing point detection circuit 52 operates to detect a changing point at the start of a bit cell of FM1 code data (FM1RD signal), and outputs a pulse (e) upon bit cell detection. The counter circuit 53 outputs a pulse (a) indicating the 1/4 position, and FM1RD at the 1/4 position.
Outputs the latch data (c) of the signal. Counter circuit 5
4 outputs the pulse (b) indicating the 3/4 position, and the latch data (d) of the FM1RD signal at the 3/4 position.
Output. In the comparator circuit 56, latch data (c), (
Data (f1) obtained by latching the EXNOR data of d) with the changing point pulse (e) is output. NRZRD sending circuit 5
7 inputs this data (f1) and outputs the NRZRD signal as data synchronized with the falling edge of the RT signal from the RT clock transmission circuit 55.
【００３８】以上のように、ＦＭ１ＲＤ信号のビットセ
ル開始からビットセルの１／４位置と３／４位置でＦＭ
１ＲＤ信号が同一の場合、ＮＲＺＳＤ信号は“０“であ
り、異なった場合ＮＲＺＳＤ信号は“１“となり、図１
３に示すタイムチャートのようにＦＭ１符号からＮＲＺ
符号の変換が行なわれる。As described above, from the start of the bit cell of the FM1RD signal, the FM
If the 1RD signals are the same, the NRZSD signal is "0", and if they are different, the NRZSD signal is "1", as shown in Figure 1.
From FM1 code to NRZ as shown in the time chart shown in 3.
A sign conversion is performed.
【００３９】[0039]
【発明の効果】以上説明したように、この発明によれば
符号変換装置において、ＮＲＺ符号をＦＭ０又はＦＭ１
符号にハードウェアロジック的に変換する回路と、ＦＭ
０又はＦＭ１符号をＮＲＺ符号にハードウェア的ロジッ
クに変換する回路を設けたので、マイクロプロセッサ及
びマイクロプログラムのソフトウェアが必要なくなり、
小型化と簡易化の向上が期待できる。Effects of the Invention As explained above, according to the present invention, in the code conversion device, the NRZ code is converted into FM0 or FM1.
A circuit that converts into code using hardware logic, and FM
Since a circuit is provided to convert 0 or FM1 code into NRZ code using hardware logic, a microprocessor and microprogram software are no longer required.
Improvements in size and simplicity can be expected.
【図１】構成概念を説明する図であり、図１（ａ）は第
１構成のブロック図、図１（ｂ）は第２構成のブロック
図である。FIG. 1 is a diagram illustrating a configuration concept; FIG. 1(a) is a block diagram of a first configuration, and FIG. 1(b) is a block diagram of a second configuration.
【図２】従来の符号変換装置の一構成例を示すブロック
図である。FIG. 2 is a block diagram showing a configuration example of a conventional code conversion device.
【図３】ＮＲＺ符号、ＦＭ０符号及びＦＭ１符号の例で
ある。FIG. 3 is an example of an NRZ code, an FM0 code, and an FM1 code.
【図４】この発明の第１の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a first embodiment of the invention.
【図５】ＮＲＺ／ＦＭ０変換回路の詳細実施例の回路図
である。FIG. 5 is a circuit diagram of a detailed embodiment of the NRZ/FM0 conversion circuit.
【図６】図５の回路図に対応したタイムチャートである
。FIG. 6 is a time chart corresponding to the circuit diagram of FIG. 5;
【図７】ＦＭ０／ＮＲＺ変換回路の詳細実施例のブロッ
ク図である。FIG. 7 is a block diagram of a detailed embodiment of an FM0/NRZ conversion circuit.
【図８】図７のブロック図に対応したタイムチャートで
ある。FIG. 8 is a time chart corresponding to the block diagram of FIG. 7;
【図９】この発明の第２の実施例を示すブロック図であ
る。FIG. 9 is a block diagram showing a second embodiment of the invention.
【図１０】ＮＲＺ／ＦＭ１変換回路の詳細実施例の回路
図である。FIG. 10 is a circuit diagram of a detailed embodiment of the NRZ/FM1 conversion circuit.
【図１１】図１０の回路図に対応したタイムチャートで
ある。FIG. 11 is a time chart corresponding to the circuit diagram of FIG. 10;
【図１２】ＦＭ１／ＮＲＺ変換回路の詳細実施例のブロ
ック図である。FIG. 12 is a block diagram of a detailed embodiment of an FM1/NRZ conversion circuit.
【図１３】ＦＭ１／ＮＲＺ変換回路のタイムチャートで
ある。FIG. 13 is a time chart of the FM1/NRZ conversion circuit.
１１ ＮＲＺ／ＦＭ０符号変換
回路１１１ 第１の論理回路１１２
第２の論理回路１１３
第３の論理回路１２
ＦＭ０／ＮＲＺ符号変換回路１２１
第１の位置検出手段１２２ 第
２の位置検出手段１２３ 第４の論
理回路１３ ＮＲＺ／ＦＭ１符
号変換回路１３１ 第５の論理回路
１３２ 第６の論理回路１３３
第７の論理回路１４
ＦＭ１／ＮＲＺ符号変換回路２１
端末
２２ 符号変換装置２３
ドライバー及びレシーバ部２４
シリアルＩ／Ｏ・１チャンネル目
２５ マイクロプロセッサ２６
メモリ
２７ シリアルＩ／Ｏ・２チャ
ンネル目２８ ドライバー及び
レシーバ部Ａ インタフェ
ース線Ｂ インタフェース
線３１ 端末11 NRZ/FM0 code conversion circuit 111 First logic circuit 112
Second logic circuit 113
Third logic circuit 12
FM0/NRZ code conversion circuit 121
First position detection means 122 Second position detection means 123 Fourth logic circuit 13 NRZ/FM1 code conversion circuit 131 Fifth logic circuit 132 Sixth logic circuit 133
Seventh logic circuit 14
FM1/NRZ code conversion circuit 21
Terminal 22 Code conversion device 23
Driver and receiver section 24
Serial I/O 1st channel 25 Microprocessor 26
Memory 27 Serial I/O 2nd channel 28 Driver and receiver section A Interface line B Interface line 31 Terminal
Claims (2)
号変換する符号変換装置であって、ＮＲＺ符号の“０”
ビットセルに対してそのビットセルの中心で反転させる
第１の論理回路と、ＮＲＺ符号の“１“ビットセルに対
してビットセルごとに反転させる第２の論理回路と、前
記第１の論理回路出力と前記第２の論理回路出力との排
他的論理和の否定出力よりＦＭ０符号を得る第３の論理
回路とを備えたＮＲＺ／ＦＭ０符号変換回路と、ＦＭ０
符号をそのビットセルの１／４位置でラッチする第１の
位置検出手段と、ＦＭ０符号をそのビットセルの３／４
位置でラッチする第２の位置検出手段と、前記第１の位
置検出手段及び第２の位置検出手段との出力の排他的論
理和の否定をビットセル変化点においてラッチしてＮＲ
Ｚ符号を得る第４の論理回路とを備えたＦＭ０／ＮＲＺ
符号変換回路とからなることを特徴とする符号変換装置
。Claim 1: A code conversion device that mutually converts codes between an NRZ code and an FM0 code, wherein
a first logic circuit that inverts a bit cell at the center of the bit cell; a second logic circuit that inverts a "1" bit cell of the NRZ code for each bit cell; an NRZ/FM0 code conversion circuit comprising a third logic circuit that obtains the FM0 code from the negative output of the exclusive OR with the output of the logic circuit 2;
a first position detection means for latching the code at 1/4 position of its bit cell;
A second position detecting means latches at the position, and the negative of the exclusive OR of the outputs of the first position detecting means and the second position detecting means is latched at the bit cell change point and NR
FM0/NRZ with a fourth logic circuit that obtains the Z code
A code conversion device comprising a code conversion circuit.
号変換する符号変換装置であって、ＮＲＺ符号の“１”
ビットセルに対してそのビットセルの中心で反転させる
第５の論理回路と、ＮＲＺ符号の“０“ビットセルに対
してビットセルごとに反転させる第６の論理回路と、前
記第５の論理回路出力と前記第６の論理回路出力との排
他的論理和の否定出力よりＦＭ１符号を得る第７の論理
回路とを備えたＮＲＺ／ＦＭ１符号変換回路と、ＦＭ１
符号をそのビットセルの１／４位置でラッチする第１の
位置検出手段と、ＦＭ１符号をそのビットセルの３／４
位置でラッチする第２の位置検出手段と、前記第１の位
置検出手段及び第２の位置検出手段との出力の排他的論
理和の否定をビットセル変化点においてラッチしてＮＲ
Ｚ符号を得る第４の論理回路とを備えたＦＭ１／ＮＲＺ
符号変換回路とからなることを特徴とする符号変換装置
。[Claim 2] A code conversion device that mutually converts codes between an NRZ code and an FM1 code, wherein
a fifth logic circuit for inverting a bit cell at the center of the bit cell; a sixth logic circuit for inverting a "0" bit cell of the NRZ code for each bit cell; an NRZ/FM1 code conversion circuit comprising a seventh logic circuit that obtains the FM1 code from the negative output of an exclusive OR with the logic circuit output of No. 6;
a first position detection means for latching the code at 1/4 position of the bit cell; and FM1 code at 3/4 position of the bit cell;
A second position detecting means latches at the position, and the negative of the exclusive OR of the outputs of the first position detecting means and the second position detecting means is latched at the bit cell change point and NR
FM1/NRZ with a fourth logic circuit that obtains the Z code
A code conversion device comprising a code conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810491A JP3044817B2 (en) | 1991-04-15 | 1991-04-15 | Code conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10810491A JP3044817B2 (en) | 1991-04-15 | 1991-04-15 | Code conversion device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04316126A true JPH04316126A (en) | 1992-11-06 |
| JP3044817B2 JP3044817B2 (en) | 2000-05-22 |
Family
ID=14475980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10810491A Expired - Lifetime JP3044817B2 (en) | 1991-04-15 | 1991-04-15 | Code conversion device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044817B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458825C (en) * | 2007-04-20 | 2009-02-04 | 东莞市太平洋计算机科技有限公司 | Ultrahigh frequency RFID reader baseband signal decoding method |
| CN102467674A (en) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | Ultrahigh-frequency label FMO (Fast Moving Object) encoding digital signal circuit and implementation method thereof |
| JP2014154910A (en) * | 2013-02-05 | 2014-08-25 | Rohm Co Ltd | Base band signal decoding circuit, decoding method, and power supply device using them |
-
1991
- 1991-04-15 JP JP10810491A patent/JP3044817B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458825C (en) * | 2007-04-20 | 2009-02-04 | 东莞市太平洋计算机科技有限公司 | Ultrahigh frequency RFID reader baseband signal decoding method |
| CN102467674A (en) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | Ultrahigh-frequency label FMO (Fast Moving Object) encoding digital signal circuit and implementation method thereof |
| CN102467674B (en) * | 2010-11-16 | 2014-08-27 | 北京中电华大电子设计有限责任公司 | Ultrahigh-frequency label FMO (Fast Moving Object) encoding digital signal circuit and implementation method thereof |
| JP2014154910A (en) * | 2013-02-05 | 2014-08-25 | Rohm Co Ltd | Base band signal decoding circuit, decoding method, and power supply device using them |
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| Publication number | Publication date |
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| JP3044817B2 (en) | 2000-05-22 |
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