JPH04306872A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特にアナログ回路とデジタル回路を混載させたＢｉＣＭ
ＯＳ半導体装置とその製造方法に関する。

【０００２】

【従来の技術】近年、装置の小型化や低価格化のため、
アナログ回路とデジタル回路を一つのチップに形成した
アナログ・デジタル混載の集積回路のニーズが高まって
いる。このような集積回路には、アナログ回路用にＮＰ
Ｎ型とＰＮＰ型のバイポーラトランジスタ（以下Ｂｉｐ
−Ｔｒと略称する）を用い、デジタル回路用に相補型Ｍ
ＯＳ電界効果トランジスタ（以下相補型ＭＯＳＦＥＴと
略称する）を用いるのが、回路設計上最も望ましく、Ｂ
ｉＣＭＯＳ半導体装置として広く実用に供せられており
、その構造や製造方法については、例えば特開平２−１
１２２７２号等、多くの提案がなされている。

【０００３】

【発明が解決しようとする課題】ＢｉＣＭＯＳデバイス
を利用したアナログ・デジタル混載の半導体装置におい
ては、先に述べたようにＰＮＰ型とＮＰＮ型のＢｉｐ−
Ｔｒを主体としてアナログ回路を構成するが、入力イン
ピーダンスが高いことを利用して、ＭＯＳＦＥＴをアナ
ログ回路の一部に用いることがある。この場合、デジタ
ル回路に用いられる相補型ＭＯＳＦＥＴに含まれるエン
ハンスメント型ＭＯＳＦＥＴの他に、デプレッション型
ＭＯＳＦＥＴを利用することが回路設計上有利である場
合が多いが、通常のＢｉＣＭＯＳデバイスにデプレッシ
ョン型のＭＯＳＦＥＴを含むものはなかった。

【０００４】また通常のＢｉＣＭＯＳデバイスに、デプ
レッション型のＭＯＳＦＥＴを形成しようとする場合、
デプレッション型ＭＯＳＦＥＴの反転電圧を制御するた
めに、マスクパターンの形成工程とチャネル領域への不
純物導入工程を必要とするので、工程数が増大すること
になる。

【０００５】本発明は、上記従来の問題点を解消するた
めになされたもので、アナログ回路用のデプレッション
型ＭＯＳＦＥＴを含み、しかも工程数の増大のないＢｉ
ＣＭＯＳ半導体装置及びその製造方法を提供することを
目的とするものである。

【０００６】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、一導電型のベース領域を有する
Ｂｉｐ−Ｔｒと、他の導電型のベース領域を有するＢｉ
ｐ−Ｔｒと、アナログ回路に用いられる一導電型の多結
晶シリコンよりなるゲート電極を有する一導電極性のＭ
ＯＳＦＥＴと、他の導電型の多結晶シリコンよりなるゲ
ート電極を有する一導電極性のＭＯＳＦＥＴと、デジタ
ル回路に用いられる他の導電型の多結晶シリコンよりな
るゲート電極を有する一導電極性のＭＯＳＦＥＴと、他
の導電型の多結晶シリコンよりなるゲート電極を有する
他の導電極性のＭＯＳＦＥＴとで半導体装置を構成する
ものである。

【０００７】このように構成した半導体装置においては
、同一の不純物分布を有する複数のチャネル領域に互い
に異なる導電型の多結晶シリコンよりなるゲート電極を
形成しているので、アナログ回路用のエンハンスメント
型とデプレッション型のＭＯＳＦＥＴを形成することが
でき、また互いに異なる不純物分布を有するチャネル領
域に同一の導電型の多結晶シリコンよりなるゲート電極
を形成しているので、デジタル回路用のＣＭＯＳＦＥＴ
を形成することができる。また上記アナログ回路用のエ
ンハンスメント型とデプレッション型のＭＯＳＦＥＴは
、両者のチャネル領域が同一の不純物分布を有するため
、個別に反転電圧の調整のため不純物導入を行う必要が
なく、通常のＢｉＣＭＯＳデバイスと比較して工程が増
大することはない。

【０００８】また本発明の半導体装置の製造方法は、前
記半導体装置において、前記一導電型のベース領域を有
するＢｉｐ−Ｔｒのエミッタ領域が多結晶シリコンより
なり、前記アナログ回路に用いられる他の導電型の多結
晶シリコンよりなるゲート電極と同時に形成され、前記
他の導電型のベース領域を有するＢｉｐ−Ｔｒのエミッ
タ領域が多結晶シリコンよりなり、前記アナログ回路に
用いられる一導電型の多結晶シリコンよりなるゲート電
極と同時に形成させるものである。

【０００９】この製造方法においては、各ＭＯＳＦＥＴ
のゲート電極のＰ型，Ｎ型の打ち分けが、各Ｂｉｐ−Ｔ
ｒのエミッタ電極のＰ型，Ｎ型の打ち分けと同時になさ
れるため、アナログ回路用のデプレッション型ＭＯＳＦ
ＥＴを形成するために工程数が増加することはない。

【００１０】

【実施例】次に実施例について説明する。図１〜図７は
、本発明に係る半導体装置及びその製造方法の実施例を
説明するための製造工程を示す図である。なおＢｉＣＭ
ＯＳデバイスにおいては、通常、埋め込みコレクタ領域
，エピタキシャル領域，Ｂｉｐ−Ｔｒの分離領域が必要
であるが、説明の便宜上これらの記述は省略する。まず
図１に示すように、フィールド酸化膜１によって、ＮＰ
Ｎ型Ｂｉｐ−Ｔｒ，ＰＮＰ型Ｂｉｐ−Ｔｒ，アナログ回
路用エンハンスメント型ＭＯＳＦＥＴ，アナログ回路用
デプレッション型ＭＯＳＦＥＴ，デジタル回路用Ｐチャ
ネルＭＯＳＦＥＴ，デジタル回路用ＮチャネルＭＯＳＦ
ＥＴの各素子の素子領域を規定する。このとき各素子領
域は図示したようにＰ型，Ｎ型にドープされているもの
とする。

【００１１】次に図２に示すように、ＮＰＮ型Ｂｉｐ−
ＴｒのＰ型ベース領域２と、ＰＮＰ型Ｂｉｐ−ＴｒのＮ
型ベース領域３を形成した後、各ＭＯＳＦＥＴにおいて
はゲート絶縁膜となるシリコン酸化膜４を各素子領域に
形成し、更にアナログ回路用の両方のＭＯＳＦＥＴとデ
ジタル回路用のＰチャネルＭＯＳＦＥＴの領域に、選択
的に低濃度のＰ型不純物をイオン注入し、埋め込みチャ
ネル領域５を形成する。

【００１２】次に図３に示すように、ＮＰＮ型Ｂｉｐ−
ＴｒとＰＮＰ型Ｂｉｐ−Ｔｒのエミッタ開口部６をシリ
コン酸化膜４に開口した後、全面に多結晶シリコン７を
形成する。次に図４に示すように、通常のフォト工程と
イオン注入工程によって、ＮＰＮ型Ｂｉｐ−Ｔｒ，アナ
ログ回路用エンハンスメント型ＭＯＳＦＥＴ及びデジタ
ル回路用の両方のＭＯＳＦＥＴの領域の多結晶シリコン
７を、高濃度のＮ型にドープし、ＰＮＰ型Ｂｉｐ−Ｔｒ
，アナログ回路用デプレッション型ＭＯＳＦＥＴの各領
域の多結晶シリコン７を高濃度のＰ型にドープする。 更に熱処理によって、エミッタ開口部６から多結晶シリ
コン７中の不純物を拡散させ、ＮＰＮ型Ｂｉｐ−Ｔｒの
Ｎ型エミッタ拡散層８と、ＰＮＰ型Ｂｉｐ−ＴｒのＰ型
エミッタ拡散層９を形成する。

【００１３】次に図５に示すように、通常のフォト工程
とＲＩＥ工程によって、ＮＰＮ型Ｂｉｐ−ＴｒのＮ型エ
ミッタ電極７ａ，ＰＮＰ型Ｂｉｐ−ＴｒのＰ型エミッタ
電極７ｂ，アナログ回路用エンハンスメント型ＭＯＳＦ
ＥＴのＮ型ゲート電極７ｃ，アナログ回路用デプレッシ
ョン型ＭＯＳＦＥＴのＰ型ゲート電極７ｄ，デジタル回
路用のＰチャネルＭＯＳＦＥＴのＮ型ゲート電極７ｅ，
デジタル回路用のＮチャネルＭＯＳＦＥＴのＮ型ゲート
電極７ｆを形成する。

【００１４】次に図６に示すように、通常のフォト工程
とイオン注入工程によって、Ｐ型高濃度拡散層よりなる
ＮＰＮ型Ｂｉｐ−Ｔｒの外部ベース領域１０ａ，ＰＮＰ
型Ｂｉｐ−Ｔｒのコレクタコンタクト領域１０ｂ，アナ
ログ回路用の両方のＭＯＳＦＥＴのソース・ドレイン領
域１０ｃ，１０ｄ，デジタル回路用ＰチャネルＭＯＳＦ
ＥＴのソース・ドレイン領域１０ｅを形成する。

【００１５】次に図７に示すように、通常のフォト工程
とイオン注入工程によって、Ｎ型高濃度拡散層よりなる
ＮＰＮ型Ｂｉｐ−Ｔｒのコレクタコンタクト領域１１ａ
，ＰＮＰ型Ｂｉｐ−Ｔｒの外部ベース領域１１ｂ，デジ
タル回路用ＮチャネルＭＯＳＦＥＴのソース・ドレイン
領域１１ｃを形成する。後は通常の層間絶縁膜と配線層
の形成工程を経て、ＢｉＣＭＯＳ半導体装置を完成させ
る。

【００１６】このような構造とすることで、アナログ回
路用デプレッション型ＭＯＳＦＥＴはＰ型の埋め込みチ
ャネル領域５によって、ゲートをソースと同電位にした
場合でもチャネルが形成されるノーマリ・オン型となる
が、アナログ回路用エンハンスメント型ＭＯＳＦＥＴと
デジタル回路用ＰチャネルＭＯＳＦＥＴにおいては、ゲ
ート電極１０ｃ，１０ｅがＮ型であるために、仕事関数
差によってゲートをソースと同電位にした場合において
は、チャネルが遮蔽されるためノーマリ・オフ型となる
。

【００１７】また本実施例の製造方法によれば、ゲート
電極のＰ型，Ｎ型の打ち分けが、エミッタ電極のＰ型，
Ｎ型の打ち分けと同時になされるため、アナログ回路用
のデプレッション型ＭＯＳＦＥＴを形成するために工程
数が増大することはない。このように、エミッタ領域を
多結晶シリコンからの拡散によって形成する方法は、デ
バイスの高速動作の点で有利な浅いエミッタを容易に得
られると共に、ベース領域に形成したエミッタ拡散層に
直接金属配線層とのコンタクトを取る方法と比べて、エ
ミッタ電極の信頼性の点でも有利である。

【００１８】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、アナログ・デジタル混載のＢｉＣＭＯ
Ｓデバイスにおいて、アナログ回路用のデプレッション
型ＭＯＳＦＥＴを、従来のＢｉＣＭＯＳデバイスよりも
工程数を増やすことなく、形成することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を説明する
ための製造工程を示す断面図である。

【図２】図１に示した製造工程に続く製造工程を示す断
面図である。

【図３】図２に示した製造工程に続く製造工程を示す断
面図である。

【図４】図３に示した製造工程に続く製造工程を示す断
面図である。

【図５】図４に示した製造工程に続く製造工程を示す断
面図である。

【図６】図５に示した製造工程に続く製造工程を示す断
面図である。

【図７】図６に示した製造工程に続く製造工程を示す断
面図である。

【符号の説明】

１　　フィールド酸化膜 ２　　Ｐ型ベース領域 ３　　Ｎ型ベース領域 ４　　シリコン酸化膜 ５　　Ｐ型埋め込みチャネル領域 ６　　エミッタ開口部 ７　　多結晶シリコン ７ａ　　Ｎ型エミッタ電極 ７ｂ　　Ｐ型エミッタ電極 ７ｃ　　Ｎ型ゲート電極 ７ｄ　　Ｐ型ゲート電極 ７ｅ　　Ｎ型ゲート電極 ７ｆ　　Ｎ型ゲート電極 ８　　Ｎ型エミッタ拡散層 ９　　Ｐ型エミッタ拡散層 １０ａ　　外部ベース領域 １０ｂ　　コレクタコンタクト領域 １０ｃ　　ソース・ドレイン領域 １０ｄ　　ソース・ドレイン領域 １０ｅ　　ソース・ドレイン領域 １１ａ　　コレクタコンタクト領域 １１ｂ　　外部ベース領域 １１ｃソース・ドレイン領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　一導電型のベース領域を有するバイポ
   ーラトランジスタと、他の導電型のベース領域を有する
   バイポーラトランジスタと、アナログ回路に用いられる
   一導電型の多結晶シリコンよりなるゲート電極を有する
   一導電極性のＭＯＳ型電界効果トランジスタと、他の導
   電型の多結晶シリコンよりなるゲート電極を有する一導
   電極性のＭＯＳ型電界効果トランジスタと、デジタル回
   路に用いられる他の導電型の多結晶シリコンよりなるゲ
   ート電極を有する一導電極性のＭＯＳ型電界効果トラン
   ジスタと、他の導電型の多結晶シリコンよりなるゲート
   電極を有する他の導電極性のＭＯＳ型電界効果トランジ
   スタを有することを特徴とする半導体装置。
2. 【請求項２】　　前記一導電型のベース領域を有するバ
   イポーラトランジスタのエミッタ領域が多結晶シリコン
   よりなり、前記アナログ回路に用いられる他の導電型の
   多結晶シリコンよりなるゲート電極と同時に形成され、
   前記他の導電型のベース領域を有するバイポーラトラン
   ジスタのエミッタ領域が多結晶シリコンよりなり、前記
   アナログ回路に用いられる一導電型の多結晶シリコンよ
   りなるゲート電極と同時に形成されることを特徴とする
   請求項１記載の半導体装置の製造方法。