JPH04297029A - Dry etching - Google Patents

Abstract

PURPOSE:To suppress an excessive side wall protection effect and to increase a reproducibility of a process in a method for etching a silicon material layer anisotropically without using Freon gas. CONSTITUTION:A polycrystalline silicon layer 3 is etched using an etching gas which is sulphur halogenide such as S2F2 added with SF6. While etching is progressed by F* which is generated from S2F2 and SF6, S which is dissociated and generated from S2F2 deposits on the wall of a pattern, forming a side wall protection film 5, and thereby a gate electrode 3a having an anisotropic shape is formed. If etching is conducted using S2F2 alone, S deposits also on the inner wall or other part of an etching chamber and the ratio of F to S in the etching reaction decreases with the passage of time and thereby S easily deposits on a wafer excessively. In this invention, however, the ratio of F to S does not drop extremely since F* is supplied from SF6. In addition, the ratio of F to S can easily be optimized.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は半導体装置の製造分野等
において適用されるドライエッチング方法に関し、特に
フロン系ガスを使用せずに単結晶シリコン，多結晶シリ
コン，高融点金属シリサイド等のシリコン系材料層の異
方性エッチングを行う方法に関する。[Industrial Application Field] The present invention relates to a dry etching method applied in the field of manufacturing semiconductor devices, etc., and in particular to a dry etching method for silicon-based materials such as single crystal silicon, polycrystalline silicon, high melting point metal silicide, etc. without using fluorocarbon gas. The present invention relates to a method for anisotropically etching a material layer.

【０００２】0002

【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように半導体装置の高集積化および高性能化が進展する
に伴い、シリコン系材料層のドライエッチングについて
も高異方性，高速性，高選択性という諸要求をいずれか
を犠牲にすることなく達成する技術が強く望まれている
。[Prior Art] As semiconductor devices become more highly integrated and performant as seen in VLSI, ULSI, etc. in recent years, dry etching of silicon-based material layers has also become highly anisotropic, fast, and highly efficient. There is a strong desire for a technology that achieves the various requirements of selectivity without sacrificing either of them.

【０００３】従来、単結晶シリコン，多結晶シリコン，
高融点金属シリサイド，ポリサイド等のシリコン系材料
層のエッチングには、フロン１１３（Ｃ２　Ｃｌ３　Ｆ
３　）等に代表されるフロン系ガスがエッチング・ガス
として広く用いられてきた。フロン系ガスは１分子内に
ＦとＣｌとを構成元素として有するため、ラジカル反応
とイオン・アシスト反応の両方の寄与によるエッチング
が可能であり、かつ気相中から堆積する炭素系ポリマー
で側壁保護を行いながら高異方性を達成することができ
る。しかしながら、フロン系ガスは周知のように地球の
オゾン層破壊の元凶であることが指摘されており、近い
将来に製造および使用が禁止される運びである。したが
って、ドライエッチングの分野においてもフロン系ガス
の代替品を見出し、その効果的な利用方法を確立するこ
とが急務となっている。また、半導体装置のデザイン・
ルールが今後さらに微細化されると、気相中から堆積す
る炭素ポリマーがパーティクル汚染源となることも考え
られ、この意味からも脱フロン対策が望まれている。Conventionally, monocrystalline silicon, polycrystalline silicon,
Freon 113 (C2 Cl3 F
Freon-based gases such as 3) have been widely used as etching gases. Since fluorocarbon-based gas has F and Cl as constituent elements in one molecule, it is possible to perform etching through the contributions of both radical reactions and ion-assisted reactions, and sidewall protection is possible with carbon-based polymers deposited from the gas phase. It is possible to achieve high anisotropy while performing However, as is well known, fluorocarbon gases have been pointed out to be the cause of the destruction of the earth's ozone layer, and their production and use are likely to be prohibited in the near future. Therefore, in the field of dry etching, there is an urgent need to find a substitute for fluorocarbon-based gas and to establish an effective method for using it. In addition, we also design and
If the rules become even finer in the future, carbon polymers deposited in the gas phase may become a source of particle contamination, and in this sense, measures to eliminate CFCs are desired.

【０００４】かかる脱フロン対策の一環として、本願出
願人は先に特願平２−１０４８９号明細書において、Ｓ
Ｆ６　／ＨＢｒ混合ガスによりポリサイド膜をエッチン
グする技術を開示している。これは、Ｆ＊　により実用
的な速度でエッチングを行う一方で、レジスト・マスク
とＢｒとの反応生成物ＣＢｒｘ　およびポリサイド膜と
Ｂｒとの反応生成物ＳｉＢｒｘ　等を側壁保護に利用す
ることにより高異方性を達成することを可能としたもの
である。 しかし、レジスト・マスクに由来する反応生成物を得る
ためには基本的に高いイオン入射エネルギーを要し、対
レジスト選択性や対下地選択性の向上が望めないという
問題がある。また、被エッチング材料層に由来する反応
生成物は当然のことながらオーバーエッチング時には生
成量が低下するので、側壁保護効果が低下してパターン
断面形状が劣化するという問題もある。[0004] As part of such measures to eliminate fluorocarbons, the applicant of the present application previously proposed S
A technique for etching a polycide film using a F6/HBr mixed gas is disclosed. This is achieved by etching at a practical speed using F*, while using CBrx, a reaction product between the resist mask and Br, and SiBrx, a reaction product between the polycide film and Br, for sidewall protection. This made it possible to achieve this goal. However, in order to obtain a reaction product derived from a resist mask, basically high ion incident energy is required, and there is a problem that improvement in resist selectivity and base selectivity cannot be expected. Furthermore, since the amount of reaction products originating from the material layer to be etched naturally decreases during over-etching, there is also the problem that the sidewall protection effect decreases and the cross-sectional shape of the pattern deteriorates.

【０００５】また、本願出願人は先に特願平２−１９９
２４９号明細書において、Ｓ２　Ｃｌ２　やＳ２　Ｂｒ
２　等のハロゲン化イオウを含むガスを使用してシリコ
ン系材料を低温エッチングする技術を開示している。こ
の技術で使用されるハロゲン化イオウは、上述のＳＦ６
　と比べて１分子内におけるハロゲン（Ｘ）原子数とイ
オウ原子数の比（以下、Ｘ／Ｓ比と称する。）が低く、
放電解離によりプラズマ中に遊離のＳを生成することが
できる。生成したＳは低温冷却されたウェハ上へ堆積し
、側壁保護効果を発揮する。この技術によれば、気相中
からの生成物を側壁保護に利用できるため、高いバイア
ス・パワーを印加してイオン入射エネルギーを高める必
要がなく、対レジスト選択性や対下地選択性が向上する
というメリットが得られる。しかも、堆積したＳはエッ
チング終了後に基板を加熱すれば容易に昇華除去できる
ため、パーティクル汚染を惹起させる虞れもない。[0005] Also, the applicant of the present application previously filed Japanese Patent Application No. 2-199
In the specification of No. 249, S2 Cl2 and S2 Br
Discloses a technique for low-temperature etching of silicon-based materials using a gas containing sulfur halides such as No. 2. The sulfur halide used in this technique is the SF6 described above.
The ratio of the number of halogen (X) atoms to the number of sulfur atoms in one molecule (hereinafter referred to as the
Free S can be generated in the plasma by discharge dissociation. The generated S is deposited on the wafer cooled at a low temperature and exhibits a sidewall protection effect. According to this technology, products from the gas phase can be used to protect the sidewalls, so there is no need to apply high bias power to increase the ion incident energy, improving resist selectivity and base selectivity. You can get this benefit. Moreover, since the deposited S can be easily sublimed and removed by heating the substrate after etching, there is no possibility of causing particle contamination.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上述の
ハロゲン化イオウを用いるプロセスでは、エッチング反
応系内のＸ／Ｓ比を適正な値に制御することが困難であ
り、しばしば再現性が低下するという問題がある。この
プロセスでは、気相中から生成するＳを利用して側壁保
護を行っているために、エッチング・チャンバの内壁面
や各種構成部材の表面にも同時にＳが堆積する。しかし
、このＳは常に一定の速度で堆積し続けるものではなく
、枚葉式のエッチング装置においてはウェハの処理枚数
の少ない段階とある程度の処理枚数を経た段階とでかな
り堆積速度が異なることが明らかとなってきた。したが
って、エッチング系内のＸ／Ｓ比は処理枚数を重ねる間
に微妙に変動し、ウェハ以外の部位への堆積速度がほぼ
飽和してしまうと、これらの部位に蓄積されたＳの影響
が強く現れてエッチング反応系のＸ／Ｓ比が大幅に低下
するようになる。つまり、Ｓがウェハ上へ過剰に堆積す
る事態が発生し、パターンをテーパー化させたりエッチ
ング速度を低下させる等の不都合が生ずるわけである。[Problems to be Solved by the Invention] However, in the above-mentioned process using halogenated sulfur, it is difficult to control the X/S ratio in the etching reaction system to an appropriate value, and reproducibility often decreases. There's a problem. In this process, since sidewall protection is performed using S generated from the gas phase, S is simultaneously deposited on the inner wall surface of the etching chamber and on the surfaces of various constituent members. However, this S does not always continue to accumulate at a constant rate, and it is clear that in single-wafer etching equipment, the deposition rate differs considerably between the stage when a small number of wafers have been processed and the stage after a certain number of wafers have been processed. It has become. Therefore, the X/S ratio in the etching system changes slightly as the number of wafers is processed, and when the deposition rate on areas other than wafers is almost saturated, the influence of S accumulated on these areas becomes stronger. As a result, the X/S ratio of the etching reaction system significantly decreases. In other words, a situation occurs in which S is excessively deposited on the wafer, causing problems such as tapering the pattern and reducing the etching rate.

【０００７】また、Ｘ／Ｓ比の最適化が困難であると、
エッチング装置の融通性も低下する。たとえば、素子分
離を目的としたシャロー・トレンチ（ｓｈａｌｌｏｗ　
　ｔｒｅｎｃｈ）のエッチングを行う場合、レジスト・
マスクの下層側には通常多結晶シリコン層と酸化シリコ
ン層が設けられる。上記多結晶シリコン層はエッチング
中におけるレジスト・マスクのエッジの後退をトレンチ
の断面形状の劣化に影響させないためのバッファ層とし
て、また上記酸化シリコン層はトレンチ・エッチングの
終了後に上記多結晶シリコン層のエッチバック除去を行
う際のストッパ層として、それぞれ設けられるものであ
る。つまり、ウェハの構成はゲート加工の場合と同様で
ある。しかし、シャロー・トレンチ・エッチングとゲー
ト加工とでは、Ｘ／Ｓ比の最適値が大きく異なっている
。すなわち、シャロー・トレンチ・エッチングの場合に
は被エッチング面積がゲート加工の場合よりも遙かに小
さいので、逆ローディング効果により多結晶シリコン層
の露出部に主エッチング種であるＸ＊　（ハロゲン・ラ
ジカル）が集中し、エッチング反応系の見掛け上のＦ／
Ｓ比が増大し易い。そこで、この場合のＦ／Ｓ比を低下
させるために、本願出願人は先に特願平２−１９８０４
５号明細書においてカソード・カバーやウェハ・クラン
プ等のエッチング装置内部材の少なくとも表面をＳを含
む材料により構成し、これらの部材からスパッタ効果に
より系内にＳを供給することを提案している。ところが
、かかるエッチング装置を使用してゲート加工を行うと
、今度は被エッチング面積がシャロー・トレンチ・エッ
チングの場合よりも遙かに大きいので、ローディング効
果によりＸ＊　の主エッチング種としての寄与が低下す
る。その上に、上記エッチング装置内部材からＳが放出
されるので、Ｘ／Ｓ比が低下し過ぎてしまい、やはり異
方性加工が困難となるのである。[0007] Furthermore, if it is difficult to optimize the X/S ratio,
The flexibility of the etching equipment is also reduced. For example, shallow trenches are used for device isolation.
When performing etching (trench), resist
A polycrystalline silicon layer and a silicon oxide layer are usually provided on the lower side of the mask. The polycrystalline silicon layer serves as a buffer layer to prevent the receding edge of the resist mask during etching from affecting the cross-sectional shape of the trench, and the silicon oxide layer serves as a buffer layer to prevent the receding of the edge of the resist mask during etching from affecting the cross-sectional shape of the trench. Each of these layers is provided as a stopper layer when performing etchback removal. In other words, the configuration of the wafer is the same as in the case of gate processing. However, the optimal value of the X/S ratio differs greatly between shallow trench etching and gate processing. In other words, in the case of shallow trench etching, the area to be etched is much smaller than in the case of gate processing, so due to the reverse loading effect, the main etching species, X* (halogen radicals), are ) is concentrated, and the apparent F/ of the etching reaction system is
The S ratio tends to increase. Therefore, in order to reduce the F/S ratio in this case, the applicant of the present application first filed Japanese Patent Application No. 2-19804.
Specification No. 5 proposes that at least the surface of the internal members of the etching apparatus, such as the cathode cover and wafer clamp, be made of a material containing S, and that S is supplied into the system from these members through the sputtering effect. . However, when gate processing is performed using such etching equipment, the area to be etched is much larger than in the case of shallow trench etching, so the contribution of X* as the main etching species decreases due to the loading effect. do. Moreover, since S is released from the materials inside the etching apparatus, the X/S ratio decreases too much, making anisotropic processing difficult.

【０００８】そこで本発明は、Ｓで側壁保護を行うエッ
チング・プロセスを基本としながら、エッチング反応系
のＸ／Ｓ比を容易に最適化でき、再現性の高い異方性加
工を可能とするドライエッチング方法を提供することを
目的とする。[0008] Therefore, the present invention is based on an etching process that protects the side walls with S, but also a dry method that allows easy optimization of the X/S ratio of the etching reaction system and enables highly reproducible anisotropic processing. The purpose is to provide an etching method.

【０００９】[0009]

【課題を解決するための手段】本発明のドライエッチン
グ方法は、上述の目的を達成するために提案されるもの
である。すなわち、本願の第１の発明にかかるドライエ
ッチング方法は、Ｓ２　Ｆ２　，ＳＦ２　，ＳＦ４　，
Ｓ２　Ｆ１０，Ｓ３　Ｃｌ２　，Ｓ２　Ｃｌ２　，ＳＣ
ｌ２　から選ばれる少なくとも１種の化合物と非堆積性
のフッ素系ガスとを含むエッチング・ガスを用いてシリ
コン系材料層のエッチングを行うことを特徴とするもの
である。Means for Solving the Problems The dry etching method of the present invention is proposed to achieve the above-mentioned objects. That is, the dry etching method according to the first invention of the present application includes S2 F2, SF2, SF4,
S2 F10, S3 Cl2, S2 Cl2, SC
This method is characterized in that the silicon-based material layer is etched using an etching gas containing at least one compound selected from 12 and a non-depositing fluorine-based gas.

【００１０】本願の第２の発明にかかるドライエッチン
グ方法は、被エッチング基板を常温以下に冷却しながら
前記エッチングを行うことを特徴とするものである。A dry etching method according to a second aspect of the present invention is characterized in that the etching is performed while cooling the substrate to be etched to below room temperature.

【００１１】[0011]

【作用】本発明は、エッチング反応系内のＸ／Ｓ比が経
時的に低下することを防止するために、非堆積性のフッ
素系ガスをエッチング・ガスに添加することを特徴とし
ている。ここで、本発明で使用されるハロゲン化イオウ
のうち、Ｓ２Ｆ２　，ＳＦ２　，ＳＦ４　，Ｓ２　Ｆ１
０は、本願出願人が先に特願平２−１９８０４５号明細
書において酸化シリコン系材料層のエッチング・ガスと
して初めて提案したフッ化イオウである。これらの化合
物は、放電解離によりＦ＊　（フッ素ラジカル）を生成
するので、シリコン系材料層のエッチングにも使用でき
る。また、Ｓ３Ｃｌ２　，Ｓ２　Ｃｌ２　，ＳＣｌ２　
の各塩化イオウからはＣｌ＊　（塩素ラジカル）が生成
し、シリコン系材料層の主エッチング種として寄与する
。これらハロゲン化イオウは、Ｘ／Ｓ比がＳＦ６　（Ｆ
／Ｓ比＝６）ほど大きくはないので、ＳＦ６　と異なり
放電解離によりプラズマ中に遊離のＳを生成することが
できる。このＳは、常温以下に温度制御されたウェハ表
面のうちイオンの垂直入射面ではイオンによるスパッタ
除去が競合的に起こるために実質的に堆積しないが、イ
オンの垂直入射が原理的に起こらないパターン側壁部に
堆積して側壁保護膜を形成する。この側壁保護膜がハロ
ゲン・ラジカルの側方攻撃からパターン側壁を保護する
ので、異方性加工が可能となる。The present invention is characterized in that a non-depositing fluorine gas is added to the etching gas in order to prevent the X/S ratio in the etching reaction system from decreasing over time. Here, among the sulfur halides used in the present invention, S2F2, SF2, SF4, S2F1
0 is sulfur fluoride, which was first proposed by the applicant as an etching gas for a silicon oxide material layer in Japanese Patent Application No. 198045/1999. Since these compounds generate F* (fluorine radicals) through discharge dissociation, they can also be used for etching silicon-based material layers. Also, S3Cl2 , S2 Cl2 , SCl2
Cl* (chlorine radical) is generated from each sulfur chloride, and contributes as a main etching species for the silicon-based material layer. These halogenated sulfurs have an X/S ratio of SF6 (F
/S ratio=6), so unlike SF6, free S can be generated in the plasma by discharge dissociation. On the wafer surface whose temperature is controlled below room temperature, sputter removal by ions occurs competitively on the surface of the wafer where ions are perpendicularly incident, so that S is not substantially deposited. It is deposited on the sidewall portion to form a sidewall protective film. Since this sidewall protective film protects the pattern sidewalls from side attacks by halogen radicals, anisotropic processing becomes possible.

【００１２】しかし、上述のＳは気相中からの生成物で
あるため、エッチング・チャンバの内部構成部材の表面
にも同時に堆積し、蓄積されて経時的にＸ／Ｓ比を低下
させ易い。そこで本発明では、非堆積性のフッ素系ガス
をエッチング・ガスに添加して大量のＦ＊　をエッチン
グ反応系内に供給することにより、Ｘ／Ｓ比を増大させ
る。しかも、Ｘ／Ｓ比の変化の程度は、エッチング・ガ
ス中における上記フッ素系ガスの流量比を変化させるの
みで任意に設定することができ、異なる種類のプロセス
にも容易に対応することができる。したがって、エッチ
ング・チャンバの内部構成部材に改良を加える場合と異
なり、エッチング装置の融通性も大幅に向上する。However, since the above-mentioned S is a product from the gas phase, it simultaneously deposits on the surfaces of the internal components of the etching chamber, accumulates, and tends to reduce the X/S ratio over time. Therefore, in the present invention, the X/S ratio is increased by adding a non-depositing fluorine-based gas to the etching gas to supply a large amount of F* into the etching reaction system. Moreover, the degree of change in the X/S ratio can be set arbitrarily by simply changing the flow rate ratio of the fluorine-based gas in the etching gas, making it easy to adapt to different types of processes. . Therefore, the flexibility of the etching apparatus is greatly improved, unlike the case where improvements are made to the internal components of the etching chamber.

【００１３】[0013]

【実施例】以下、本発明の具体的な実施例について説明
する。[Examples] Specific examples of the present invention will be described below.

【００１４】実施例１ 本実施例は、本発明の第２の発明をゲート加工に適用し
、Ｓ２　Ｆ２　に非堆積性のフッ素系ガスとしてＳＦ６
　を混合したエッチング・ガスを用いて多結晶シリコン
層を低温エッチングした例である。このプロセスを図１
（ａ）および（ｂ）を参照しながら説明する。まず、一
例として図１（ａ）に示されるように、シリコン基板１
上に酸化シリコンからなるゲート酸化膜２を介してｎ＋
　型の多結晶シリコン層３が積層され、さらに該多結晶
シリコン層３上にエッチング・マスクとして所定の形状
にパターニングされたレジスト・パターン４が形成され
てなるウェハを用意した。このウェハを有磁場マイクロ
波プラズマ・エッチング装置のウェハ載置電極上にセッ
トし、外部に接続されたチラーから該ウェハ載置電極に
たとえばエタノール冷媒を循環させることによりウェハ
を約−７０℃に冷却した。この状態で、一例としてＳ２
　Ｆ２　流量２０ＳＣＣＭ，ＳＦ６　流量５ＳＣＣＭ，
ガス圧１．３Ｐａ（１０ｍＴｏｒｒ），マイクロ波パワ
ー８５０Ｗ，ＲＦバイアス・パワー３０Ｗ（２ＭＨｚ）
の条件にて多結晶シリコン層３のエッチングを行った。Example 1 In this example, the second invention of the present invention is applied to gate processing, and SF6 is added to S2F2 as a non-depositing fluorine gas.
This is an example of low-temperature etching of a polycrystalline silicon layer using an etching gas mixed with . This process is shown in Figure 1.
This will be explained with reference to (a) and (b). First, as shown in FIG. 1(a) as an example, a silicon substrate 1
n+ via a gate oxide film 2 made of silicon oxide on top.
A wafer was prepared in which a polycrystalline silicon layer 3 of a mold type was laminated, and a resist pattern 4 patterned into a predetermined shape was further formed on the polycrystalline silicon layer 3 as an etching mask. This wafer is set on the wafer mounting electrode of a magnetic field microwave plasma etching system, and the wafer is cooled to approximately -70°C by circulating, for example, ethanol coolant through the wafer mounting electrode from an externally connected chiller. did. In this state, for example, S2
F2 flow rate 20SCCM, SF6 flow rate 5SCCM,
Gas pressure 1.3 Pa (10 mTorr), microwave power 850 W, RF bias power 30 W (2 MHz)
The polycrystalline silicon layer 3 was etched under the following conditions.

【００１５】上記多結晶シリコン層３のエッチングは、
マイクロ波放電によりＳ２　Ｆ２　およびＳＦ６　から
解離生成するＦ＊　を主エッチング種として進行するが
、その一方でＳ２　Ｆ２　から生成するＳがパターン側
壁部に堆積し、図１（ｂ）に示されるように側壁保護膜
５が形成された。この結果、良好な異方性形状を有する
ゲート電極３ａが形成された。上記側壁保護膜５は、エ
ッチング終了後にウェハを約９０℃に加熱することによ
り昇華除去され、何らエッチング系内にパーティクル汚
染を惹起させることはなかった。この加熱は、低温エッ
チング後のウェハ上への結露を防止するための加熱をも
って兼用させることもできる。ところで、従来、Ｓ２　
Ｆ２　を単独で使用していた場合には、エッチングの過
程でチャンバ内壁部やその他の装置内部材の表面にもＳ
が堆積し、処理回数を重ねるにしたがってエッチング反
応系内のＦ／Ｓ比が低下した。しかし、本実施例ではエ
ッチング・ガスに添加されているＳＦ６　から解離生成
するＦ＊　によりＦ／Ｓ比が最適に制御され、複数のウ
ェハについて枚葉処理を行った場合にも常に再現性の高
い異方性エッチングを行うことができた。The etching of the polycrystalline silicon layer 3 is as follows:
Etching proceeds with F* generated by dissociation from S2 F2 and SF6 due to microwave discharge as the main etching species, but on the other hand, S generated from S2 F2 is deposited on the sidewalls of the pattern, as shown in Figure 1(b). A sidewall protective film 5 was formed. As a result, a gate electrode 3a having a good anisotropic shape was formed. The sidewall protective film 5 was removed by sublimation by heating the wafer to about 90° C. after etching, and no particle contamination was caused in the etching system. This heating can also be used to prevent dew condensation on the wafer after low-temperature etching. By the way, conventionally, S2
If F2 is used alone, S will also be released on the inner walls of the chamber and other internal materials of the device during the etching process.
was deposited, and as the number of treatments increased, the F/S ratio in the etching reaction system decreased. However, in this example, the F/S ratio is optimally controlled by F* generated by dissociation from SF6 added to the etching gas, and the reproducibility is always high even when single-wafer processing is performed on multiple wafers. Anisotropic etching was possible.

【００１６】なお、上述のプロセスではゲート酸化膜２
に対する高選択性も併せて実現された。これは、主とし
てウェハの低温化によりラジカル反応が抑制されている
ことと、側壁保護が行われる分だけＲＦバイアス・パワ
ーを低減できることに起因している。たとえば上述のＲ
Ｆバイアス・パワーの値は、Ｖｄｃに換算すれば２０Ｖ
以下であり、イオン入射エネルギーとしては極めて低い
領域に属する。したがって、近年ゲート酸化膜がますま
す薄膜化している状況下にあって上述のプロセスは極め
て有利である。また、かかる低バイアス条件によれば、
レジスト・パターン４のスパッタ除去も抑制されるため
、対レジスト選択性が向上し、炭素系ポリマーによるパ
ーティクル汚染も防止することができる。Note that in the above process, the gate oxide film 2
At the same time, high selectivity for This is mainly due to the fact that radical reactions are suppressed by lowering the temperature of the wafer, and that the RF bias power can be reduced by the amount of sidewall protection. For example, the above R
The value of F bias power is 20V when converted to Vdc.
It is below, and belongs to the extremely low region in terms of ion incident energy. Therefore, the above-described process is extremely advantageous under the circumstances where gate oxide films have become thinner and thinner in recent years. Also, according to such low bias conditions,
Since sputter removal of the resist pattern 4 is also suppressed, resist selectivity is improved and particle contamination by carbon-based polymer can also be prevented.

【００１７】実施例２ 本実施例は、本願の第２の発明をゲート加工に適用した
他の例であり、Ｓ２Ｆ２　に非堆積性のフッ素系ガスと
してＳＦ６　を混合したエッチング・ガスを用いてポリ
サイド膜を低温エッチングした例である。図面による説
明は省略するが、前述の図１における多結晶シリコン層
３に代えて、多結晶シリコン層とたとえばＷＳｉｘ　（
タングステン・シリサイド）等の高融点金属シリサイド
層とが順次積層されてなるポリサイド膜が形成されてい
るものと考えれば良い。まず、シリコン基板上にゲート
酸化膜を介してポリサイド膜が形成され、さらにレジス
ト・パターンが形成されてなるウェハを有磁場マイクロ
波プラズマ・エッチング装置のウェハ載置電極上にセッ
トし、該ウェハを約−６０℃に冷却した。この状態で、
一例としてＳ２　Ｆ２　流量２０ＳＣＣＭ，ＳＦ６　流
量１０ＳＣＣＭ，ガス圧１．３Ｐａ（１０ｍＴｏｒｒ）
，マイクロ波パワー８００Ｗ，ＲＦバイアス・パワー５
０Ｗ（２ＭＨｚ）の条件にてポリサイド膜のエッチング
を行った。上記ポリサイド膜のエッチング機構は、ほぼ
実施例１で前述したとおりである。本実施例によっても
、良好な異方性形状を有するゲート電極が形成された。Example 2 This example is another example in which the second invention of the present application is applied to gate processing. This is an example of a film etched at a low temperature. Although explanations using drawings are omitted, instead of the polycrystalline silicon layer 3 in FIG. 1 described above, a polycrystalline silicon layer and, for example, WSix (
It can be considered that a polycide film is formed by sequentially stacking high melting point metal silicide layers such as tungsten silicide. First, a wafer in which a polycide film is formed on a silicon substrate via a gate oxide film and a resist pattern is further formed is placed on the wafer mounting electrode of a magnetic field microwave plasma etching system. Cooled to about -60°C. In this state,
As an example, S2 F2 flow rate 20SCCM, SF6 flow rate 10SCCM, gas pressure 1.3Pa (10mTorr)
, microwave power 800W, RF bias power 5
The polycide film was etched under the condition of 0 W (2 MHz). The etching mechanism of the polycide film is almost the same as described in the first embodiment. Also in this example, a gate electrode having a good anisotropic shape was formed.

【００１８】実施例３ 本実施例は、本願の第２の発明をトレンチ加工に適用し
、Ｓ２　Ｃｌ２　に非堆積性のフッ素系ガスとしてＳＦ
６　を混合したエッチング・ガスを用いてシリコン基板
を低温エッチングした例である。このプロセスを図２（
ａ）および（ｂ）を参照しながら説明する。まず、一例
として図２（ａ）に示されるように、シリコン基板１１
上に酸化シリコンからなるエッチング・マスク１２が形
成されたウェハを用意した。上記エッチング・マスク１
２には、パターニングにより約１μｍ幅の開口部１３が
形成されている。上記ウェハを有磁場マイクロ波プラズ
マ・エッチング装置にセットし、該ウェハを約−７０℃
に冷却した。この状態で、一例としてＳ２　Ｃｌ２　流
量２０ＳＣＣＭ，ＳＦ６　流量５ＳＣＣＭ，ガス圧１．
３Ｐａ（１０ｍＴｏｒｒ），マイクロ波パワー８５０Ｗ
，ＲＦバイアス・パワー１５０Ｗ（２ＭＨｚ）の条件に
てシリコン基板１１のエッチングを行った。上記のエッ
チング条件は、低ガス圧下でマイクロ波放電によりＳ２
　Ｃｌ２　からＣｌ＊　、またＳＦ６　からＦ＊　を主
エッチング種としてそれぞれ発生させ、これらハロゲン
・ラジカルによる化学反応を高バイアス下で加速された
Ｃｌ＋　，Ｃｌ２　＋　，Ｓ＋　，ＳＦｘ　＋　等のイ
オンによりアシストする機構で高異方性を達成すること
を意図したものである。Example 3 In this example, the second invention of the present application is applied to trench processing, and SF is added to S2 Cl2 as a non-depositing fluorine gas.
This is an example of low-temperature etching of a silicon substrate using an etching gas mixed with 6. This process is illustrated in Figure 2 (
This will be explained with reference to a) and (b). First, as shown in FIG. 2(a) as an example, a silicon substrate 11
A wafer was prepared on which an etching mask 12 made of silicon oxide was formed. Above etching mask 1
2, an opening 13 having a width of approximately 1 μm is formed by patterning. The above wafer was set in a magnetic field microwave plasma etching device, and the wafer was heated at approximately -70°C.
It was cooled to In this state, for example, S2 Cl2 flow rate is 20SCCM, SF6 flow rate is 5SCCM, and gas pressure is 1.
3Pa (10mTorr), microwave power 850W
, the silicon substrate 11 was etched under the conditions of RF bias power of 150 W (2 MHz). The above etching conditions are S2 by microwave discharge under low gas pressure.
A mechanism in which Cl* from Cl2 and F* from SF6 are generated as the main etching species, and the chemical reactions caused by these halogen radicals are assisted by ions such as Cl+, Cl2+, S+, SFx+, etc., which are accelerated under high bias. It is intended to achieve high anisotropy.

【００１９】さらにこのエッチング反応系では、Ｓ２　
Ｃｌ２　から放電解離により生成したＳが低温冷却され
たウェハに接触してパターン側壁部に堆積し、図２（ｂ
）に示されるように側壁保護膜１４が形成された。とこ
ろで、シリコン・トレンチ・エッチングのように入射イ
オン・エネルギーの高い条件で長時間の加工が行われる
プロセスでは、エッチングの進行に伴ってエッチング・
マスク１２の端部が後退して丸みを帯び易い。あるいは
、レジストの解像限界を越えた微細な開口径が要求され
る場合には、ＲＩＥ（反応性イオン・エッチング）でエ
ッチバックを行うことによりエッチング・マスク１２に
サイドウォールを形成することもある。このようにマス
ク端部が丸みを帯びている場合、この部分に入射したイ
オンが散乱されて斜め入射成分に変換され、これがパタ
ーン側壁部を攻撃してアンダカットやボウイング（ｂｏ
ｗｉｎｇ）等の形状異常を発生させる原因となり易い。 しかし、本発明では上述のようにＳにより効果的な側壁
保護が行われることにより、４μｍの深さのエッチング
を行った場合にも極めて良好な異方性形状を有するトレ
ンチ１３ａが形成された。本実施例においても、エッチ
ング・ガスに添加されているＳＦ６　から解離生成する
Ｆ＊　によりＦ／Ｓ比が最適に制御され、複数のウェハ
について枚葉処理を行った場合にも常に再現性の高い異
方性エッチングを行うことができた。Furthermore, in this etching reaction system, S2
S generated from Cl2 by discharge dissociation comes into contact with the low-temperature cooled wafer and is deposited on the pattern sidewalls, as shown in Figure 2(b).
), a sidewall protective film 14 was formed. By the way, in processes such as silicon trench etching where processing is performed for a long time under conditions of high incident ion energy, etching
The ends of the mask 12 tend to recede and become rounded. Alternatively, if a fine opening diameter exceeding the resolution limit of the resist is required, sidewalls may be formed on the etching mask 12 by performing etchback using RIE (reactive ion etching). . When the edge of the mask is rounded in this way, ions incident on this area are scattered and converted into obliquely incident components, which attack the pattern sidewalls and cause undercuts and bowing.
This tends to cause shape abnormalities such as wing). However, in the present invention, effective sidewall protection is provided by S as described above, so that trenches 13a having an extremely good anisotropic shape were formed even when etching was performed to a depth of 4 μm. In this example as well, the F/S ratio is optimally controlled by F* generated by dissociation from SF6 added to the etching gas, and the reproducibility is always high even when single-wafer processing is performed on multiple wafers. We were able to perform anisotropic etching.

【００２０】なお、上述のシリコン・トレンチ・エッチ
ングのプロセスは、容量素子を形成するためのいわゆる
ディープ・トレンチ（ｄｅｅｐ　　ｔｒｅｎｃｈ）の形
成を前提としたものであったが、ＭＯＳトランジスタの
素子分離等に用いられるいわゆるシャロー・トレンチに
適用されても良い。この場合には、ゲート・プロセスと
同様の基板構造を有するウェハに対して有機レジスト材
料層をマスクとするエッチングが行われる。したがって
、パターン側壁部に堆積したＳはウェハの加熱により除
去されることはもちろんであるが、有機レジスト材料層
を除去するためのアッシング処理によっても徹底的に除
去されることとなる。The silicon trench etching process described above was based on the formation of a so-called deep trench for forming a capacitive element, but it is also used for element isolation of MOS transistors, etc. It may also be applied to a so-called shallow trench. In this case, a wafer having a substrate structure similar to that of the gate process is etched using an organic resist material layer as a mask. Therefore, the S deposited on the sidewalls of the pattern is not only removed by heating the wafer, but also thoroughly removed by the ashing process for removing the organic resist material layer.

【００２１】以上、本発明を２つの実施例にもとづいて
説明したが、本発明はこれらの実施例に限定されるもの
ではなく、たとえば非堆積性のフッ素系ガスとしてはＮ
Ｆ３　，ＣｌＦ３　等を使用しても良い。また、エッチ
ング・ガスに各種の添加ガスを混合しても良い。たとえ
ば、Ｎ２　を添加した場合には反応生成物による側壁保
護の強化を期待することができる。あるいは、スパッタ
リング効果，冷却効果，希釈効果を得る目的でＨｅ，Ａ
ｒ等の希ガスが添加されていても良い。Although the present invention has been described above based on two embodiments, the present invention is not limited to these embodiments. For example, N
F3, ClF3, etc. may also be used. Furthermore, various additive gases may be mixed with the etching gas. For example, when N2 is added, side wall protection by reaction products can be expected to be strengthened. Alternatively, for the purpose of obtaining sputtering effect, cooling effect, and dilution effect,
A rare gas such as r may be added.

【００２２】[0022]

【発明の効果】以上の説明からも明らかなように、本発
明では非堆積性のフッ素系ガスをエッチング・ガスに添
加することにより、エッチング装置内部材に堆積するＳ
の影響を低減させてエッチング反応系のＸ／Ｓ比を最適
に維持することが可能とされている。この場合、Ｘ／Ｓ
比の制御は上記フッ素系ガスの流量制御という極めて簡
便で制御性の高い手段により行われ、装置上の特殊な工
夫は何ら要さない。したがって、プロセスの経済性や信
頼性、あるいはエッチング装置の融通性が損なわれるこ
とがない。本発明は脱フロン対策として有望であり、半
導体装置の製造分野等においてその産業上の価値は極め
て大きい。Effects of the Invention As is clear from the above description, in the present invention, by adding a non-depositing fluorine-based gas to the etching gas, S
It is said that it is possible to maintain the optimal X/S ratio of the etching reaction system by reducing the influence of. In this case, X/S
The ratio is controlled by controlling the flow rate of the fluorine-based gas, which is an extremely simple and highly controllable means, and does not require any special devices. Therefore, the economy and reliability of the process, or the flexibility of the etching apparatus are not impaired. The present invention is promising as a measure to eliminate fluorocarbons, and has extremely great industrial value in the field of manufacturing semiconductor devices and the like.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明をゲート加工に適用した一例をその工程
順にしたがって示す概略断面図であり、（ａ）はエッチ
ング前のウェハの状態、（ｂ）は多結晶シリコン層のエ
ッチングが終了した際の状態をそれぞれ示す。FIG. 1 is a schematic cross-sectional view showing an example of applying the present invention to gate processing according to the process order, in which (a) shows the state of the wafer before etching, and (b) shows the state of the wafer after etching of the polycrystalline silicon layer. The status of each is shown below.

【図２】本発明をトレンチ加工に適用した一例をその工
程順にしたがって示す概略断面図であり、（ａ）はエッ
チング前のウェハの状態、（ｂ）はトレンチ・エッチン
グが終了した際の状態をそれぞれ示す。FIG. 2 is a schematic cross-sectional view showing an example in which the present invention is applied to trench processing according to the process order, with (a) showing the state of the wafer before etching, and (b) showing the state after trench etching is completed. Each is shown below.

【符号の説明】[Explanation of symbols]

１，１１・・・シリコン基板 ２　　　　　　・・・ゲート酸化膜 ３　　　　　　・・・多結晶シリコン層３ａ　　　　・
・・ゲート電極 ５，１４・・・側壁保護膜（Ｓ） １３ａ　　・・・トレンチ1, 11...Silicon substrate 2...Gate oxide film 3...Polycrystalline silicon layer 3a
...Gate electrodes 5, 14...Side wall protective film (S) 13a...Trench

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　Ｓ２　Ｆ２　，ＳＦ２　，ＳＦ４　，
Ｓ２　Ｆ１０，Ｓ３　Ｃｌ２　，Ｓ２　Ｃｌ２　，ＳＣ
ｌ２　から選ばれる少なくとも１種の化合物と非堆積性
のフッ素系ガスとを含むエッチング・ガスを用いてシリ
コン系材料層のエッチングを行うことを特徴とするドラ
イエッチング方法。[Claim 1] S2 F2 , SF2 , SF4 ,
S2 F10, S3 Cl2, S2 Cl2, SC
A dry etching method characterized in that a silicon-based material layer is etched using an etching gas containing at least one compound selected from 12 and a non-depositional fluorine-based gas. 【請求項２】　　被エッチング基板を常温以下に冷却し
ながら前記エッチングを行うことを特徴とする請求項１
記載のドライエッチング方法。2. Claim 1, wherein the etching is performed while cooling the substrate to be etched to below room temperature.
Dry etching method described.