JPH04293332A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット位相同期回路に
関し、更に詳しくは、高速の入力デ−タ信号を所定周波
数のクロックに従って信号再生するための、特に、広帯
域ＩＳＤＮ交換機の通話路装置等への使用に適したビッ
ト位相同期回路に関する。

【０００２】

【従来の技術】交換機の如く複数のユニットからなるシ
ステムにおいては、各要素ユニットに基準周波数源から
クロック配線を介して同一周波数のクロックを分配し、
各要素ユニットで上記クロックに同期してデ−タ信号を
送信すると共に、他の要素ユニットからの受信信号を上
記クロックに同期して受信処理している。しかしながら
、例えば、広帯域ＩＳＤＮ用交換機における通話路装置
の如く、超高速で大容量のデ−タ信号を取り扱う装置に
おいては、クロック配線の長さの違いにより生ずる各要
素ユニットの受信クロックの位相差が問題となる。そこ
で、信号を受信する各要素ユニットには、入力信号の位
相を調整するビット位相同期回路を備け、入力信号の位
相を自ユニットのクロックに同期するよう自動調整して
いる。

【０００３】此種のビット位相同期回路は、ビット位相
調整回路と、ビット変化点検出回路と、ビット位相制御
回路とからなっている。

【０００４】ビット位相調整回路は、入力デ−タを遅延
させるための複数段の遅延回路と、いずれかの遅延回路
の出力を上記ビット位相制御回路からの制御信号に応じ
て選択するためのセレクタとを備え、該セレクタの出力
が、ビット位相調整回路の出力として上記ビット変化点
検出回路に与えられる。

【０００５】ビット変化検出回路は前記基準クロックの
前後にデ−タの変化点があるかどうかを検出するための
ものであり、例えば、上記位相調整されたデ−タを更に
所定時間ずつ遅延させる第１、第２の遅延回路と、これ
らの遅延回路の入力側、あるいは出力側から得られる互
いに位相の異なる第１、第２、第３のデ−タ列をそれぞ
れ前記基準クロックに同期してラッチする第１、第２、
第３のラッチ回路と、上記第１、第２のラッチ回路の値
が不一致の時に前方変化点検出信号を出力し、上記第２
、第３のラッチ回路の値が不一致の時に後方変化点検出
信号を出力する判定回路とからなる。この場合、第２の
ラッチ回路の出力が位相同期を終えた受信デ−タとして
利用される。

【０００６】ビット位相制御回路は、上記ビット変化点
検出回路から入力される上記前方、および後方変化点検
出信号に基づいて制御信号を発生し、上記ビット位相調
整回路におけるデ−タ遅延量を調整する。例えば、前方
変化点検出信号が入力された時は上記ビット位相調整回
路から遅延量を増したデ−タ列が出力され、後方変化点
検出信号が入力された時は逆に遅延量を減らしたデ−タ
列が出力されるように前記セレクタを制御し、上記第２
のラッチ回路がデ−タの変化点を避けた安定した状態の
デ−タを常にラッチできるようする。

【０００７】上記構成のビット位相同期回路の１例は、
例えば特開平２−１０７０３６号公報に掲載されている
。

【０００８】

【発明が解決しようとする課題】然るに上記従来構成の
ビット位相同期回路では、ビット変化点検出回路とビッ
ト位相制御回路が、それぞれ基準周波数源から与えられ
た共通のクロックで動作している。このため、極めて高
いデ−タ伝送速度が要求される広帯域ＩＳＤＮ用様交換
機において、例えば、温度変動や電源変動に対してビッ
ト位相調整が十分追従できるように、ビット位相調整回
路の遅延ゲ−ト数を多くした場合、ビット位相制御回路
の構造が複雑になるため、これを高速動作させようとす
るとビット位相制御回路での消費電力が大きくなるとい
う問題がある。また、クロック周波数を高くした場合（
例えば１５０ＭＨｚ）、上記ビット位相同期回路をＬＳ
Ｉ化する際のクロック分配が困難になるという問題があ
る。

【０００９】本発明の目的は、消費電力の増加を抑え、
かつ、高速クロックの分配が容易なビット位相同期回路
を提供することにある。

【００１０】本発明の他の目的、ビット位相調整回路の
遅延ゲ−ト数を増加でき、温度変動、電源変動に対して
ビット位相調整機能を十分追従できるようにしたビット
位相同期回路を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
、本発明では、ビット変化点検出回路を高速クロックで
動作させ、ビット位相制御回路は上記クロックとは別の
低速のクロックで動作させるようにしたことを特徴とす
る。例えば、ビット変化点検出回路を１５０ＭＨｚのク
ロックで動作させた場合、ビット位相制御回路は５〜１
０ＭＨｚのクロックで動作させる。この場合、ビット変
化点検出回路で得られたデ−タ変化点検出信号は、一旦
、低速クロックでラッチし、ビット位相制御回路の動作
と同期させてビット位相制御回路に転送する。

【００１２】本発明の好適な実施例では、上記ビット位
相制御回路から上記ビット位相調整回路に与える遅延量
選択のための制御信号を、有効状態から無効状態への変
化が所定時間だけ遅延されるようにしたことを特徴とす
る。このような遅延信号は、例えば、上記デ−タ変化点
検出信号に応答して切り換えられる第１の制御信号と、
この第１の制御信号を所定時間だけ遅延させた第２の制
御信号との論理和をとることにより得られる。

【００１３】

【作用】本発明によれば、ビット変化点検出回路をデ−
タ伝送速度に合わせた高速のクロックで動作させ、ビッ
ト位相制御回路をこれより低速のクロックで動作させて
いるため、上記ビット位相制御回路を特に動作速度に比
例して消費電力が増えるＣＭＯＳでＬＳＩ化した場合、
この部分の消費電力を抑制することができる。

【００１４】また、上記ビット位相制御回路から上記ビ
ット位相調整回路へ与える遅延量選択のための制御信号
を、上記デ−タ変化点検出信号に応答して切り換えられ
る第１の制御信号と、この第１の制御信号を所定時間だ
け遅延させた第２の制御信号との論理和をとった形のも
のとすると、遅延選択制御信号が、第Ｎ番目の遅延出力
選択状態から第Ｎ＋１（またはＮ−１）番目の遅延出力
選択状態に変化したとき、一時的に前後２つの遅延選択
制御信号がオ−バラップしてビット位相調整回路に与え
られるため、遅延選択制御信号の変化時に制御信号が途
切れるおそれがない。このため、遅延量が切り替わって
も、ビット位相調整回路からビット変化点検出回路に供
給されるデ−タの連続性が保証される。

【００１５】なお、遅延選択制御信号の切り換え時に遅
延量の異なる２つのデ−タ一時的にが重なって入力され
ても、ビット変化点検出回路の出力デ−タに悪影響はな
い。なぜなら、入力デ−タと高速クロックとの位相関係
が急激に変化するものではなく、温度変動や電源変動に
起因して、ビット位相同期回路にとって十分ゆっくりと
した変化を示す。このため、ビット変化点検出回路にお
いてクロックタイミングの前後でデ−タ変化点が検出さ
れたとしても、その後、デ−タの位相ずれが更に進んで
デ−タの変化点とクロックタイミングとが完全に一致し
、デ−タの識別結果が不安定になってしまうまでには時
間がかかる。従って、ラッチタイミングの前、あるいは
後に一時的に２つのデ−タが重畳して現れたとしても、
実用上の問題はなく、ビット位相同期回路が一旦安定す
れば、前変化点、あるいは後変化点が検出された後、ビ
ット位相制御をゆっくり行って差し支えない。

【００１６】

【実施例】図１は本発明によるビット位相同期回路の１
実施例を示すブロック図である。

【００１７】図において、６０はデ−タ入力端子、６１
は高速の基準クロック入力端子であり、１は上記入力デ
−タまたは高速クロックのいずれかを遅延させることに
より、デ−タと基準クロック間の位相を調整するビット
位相調整回路である。

【００１８】２はビット変化検出回路であり、上記ビッ
ト位相調整回路１から出力されるデ−タを高速の基準ク
ロックでラッチし、端子６２からビット位相調整された
デ−タを、また、端子６３から基準クロックを出力する
。上記ビット変化検出回路２は、基準クロックタイミン
グの前後所定範囲内にデ−タの変化点があるか否かを検
出し、もし基準クロックタイミングの前方にデ−タの変
化点が検出された場合には前方変化点検出信号をＵｐ端
子に、また、基準クロックタイミングの後方にデ−タの
変化点が検出された場合には後方変化点検出信号をＤｏ
ｗｎ端子にそれぞれ出力する。これらの変化点検出信号
は、端子６４から入力される低速のクロックＣｘに同期
して、フリップフロップ４０、４１でラッチされ、ビッ
ト位相制御回路３に転送される。

【００１９】ビット位相制御回路３では、ビット変化点
検出回路２からの変化点検出信号に基いて、ビット位相
調整回路１におけるデ−タ遅延量を調整するための遅延
量選択制御信号Ｑ０を出力する。これによって、入力デ
−タの位相が高速基準クロックのタイミングと合致する
ように調整され、ビット変化点検出回路２が、デ−タ変
化点を避け、安定状態となった時点でデ−タをラッチで
きるようにする。

【００２０】上記ビット位相制御回路３は、端子６４か
ら入力される低速のクロックＣｘに同期して動作してい
る。ビット位相制御回路３からビット位相調整回路１へ
供給する遅延量選択制御信号Ｑ０は、本実施例では、上
記変化点検出信号に応答して変化する遅延量選択制御信
号Ｑと、これを所定時間遅延させた信号Ｑ’とを、ＯＲ
ゲ−ト５でオバ−ラップさせたものとしている。変化点
検出信号に応答して遅延量選択制御信号Ｑの値がＱ１か
らＱ２に変化した瞬間に、信号Ｑ’の値はＱ１となって
いる。このため、仮にＱの値がＱ１からＱ２に切り替わ
る際に一時的に信号Ｑが途絶えたとしても、この間に遅
延量選択制御信号Ｑ０は信号Ｑ’（＝Ｑ１）の値となっ
ており、Ｑの値がＱ２になった後に一時的にＱ０＝Ｑ１
＋Ｑ２となり、Ｑ’の値がＱ２になった後はＱ０＝Ｑ２
となる。従って、上記構成によれば、遅延量選択制御信
号Ｑの値が、或る値から別の値に切り替わる際に一時的
に途絶えたとしても、ビット位相調整回路１からはデ−
タが途切れることなく連続的に出力されることになる。

【００２１】遅延量選択制御信号Ｑ０の値がＱ１＋Ｑ２
となった時、ビット位相調整回路１からは選択信号Ｑ１
に対応する遅延量をもつデ−タと、選択信号Ｑ２に対応
する遅延量をもつデ−タとが一時的に重複して出力され
ることになる。しかしながら、入力デ−タと高速クロッ
クの位相は、温度変動や電源変動によって少しづつずれ
ていく性質があり、両者の位相関係は急激に変化するも
のでないから、ビット変化点検出回路２で変化点が検出
されてから該変化点がクロックタイミングの位置までず
れるまでには時間がかかる。従って、遅延量選択制御信
号の切り替え時に一時的に誤ったデ−タが供給されたと
しても、これらの誤デ−タの供給期間がクロックタイミ
ングからはずれている限り、デ−タの識別（あるいはラ
ッチ）に何ら支障はない。高速の基準クロックの周波数
を例えば１５０ＭＨｚとした場合、クロックＣｘの周波
数は例えば５〜１０ＭＨｚ程度の低い値とすることがで
きる。

【００２２】なお、上記クロックＣｘは、基準クロック
源とは独立した周波数源から発生した非同期ものであっ
ても、また、上記基準クロックを分周して得られたもの
であってもよい。また、図１において、ビット位相制御
回路３からビット変化点検出回路２へ入力されているリ
セット信号ＲＳＴは、ビット変化点検出回路２が変化点
を検出したとき、該検出結果を一時的に保持して出力し
続けるようにし、ビット位相制御回路３が上記変化点検
出信号を受信して遅延量選択制御信号の切り替えを完了
した時点で、上記ビット変化点検出回路における変化点
検出信号をリセットするために使用されている。

【００２３】図２は、図１で示したビット位相同期回路
の１実施例を示す具体的回路構成図であり、図３〜図７
は、上記実施例回路の動作を説明するためのタイミング
チャ−トである。

【００２４】図２において、ビット位相調整回路１の入
力端子６０から入力されたデ−タは、上記入力端子に直
列に接続された（ｎ−１）個の遅延ゲ−ト１０−１〜１
０−（ｎ−１）で順次に遅延される。上記入力端子６０
から出力される遅延量が零のデ−タと、各遅延ゲ−トか
ら出力される異なる遅延量を持つ遅延デ−タは、それぞ
れ２入力ＡＮＤゲ−ト１２−１〜１２−ｎの１方の入力
端子に入力され、これらのＡＮＤゲ−トの出力はＯＲゲ
−ト１３を介してビット変化点検出回路２へ転送される
。上記２入力ＡＮＤゲ−ト１２−１〜１２−ｎの他方の
入力端子には、それぞれビット位相制御回路からの選択
信号Ｑ１”〜Ｑｎ”が入力され、これらのＡＮＤゲ−ト
とＯＲゲ−トでセレクタ１１を構成している。

【００２５】ビット変化点検出回路２では、入力デ−タ
を直列接続された２段の遅延ゲ−ト２０、２１で順次に
遅延させることにより、位相の違う３種類のデ−タ列ｄ
２０−１〜ｄ２０−３を作り、それぞれを高速の基準ク
ロックＣＬＫ０に同期して３個のフリップフロップ２２
、２３、２４でラッチする。これらのフリップフロップ
のうち、２番目のフリップフロップ２３を基準フリップ
フロップとして、その出力を端子６２からビット位相同
期回路出力として出力する。１番目のフリップフロップ
２２でラッチされるデ−タｄ２０−１は、基準フリップ
フロップ２３でラッチされる基準デ−タｄ２０−２より
早い位相のものであり、３番目のフリップフロップ２４
でラッチされるデ−タｄ２０−３は、基準デ−タｄ２０
−２より遅い位相のものである。

【００２６】もし、基準フリップフロップ２３における
ラッチタイミングより少し前にデ−タｄ２０−２の変化
点が存在し、この変化点が遅延ゲ−ト２０の遅延量以内
に接近している場合は、フリップフロップ２３と２２の
出力とが不一致になる。この不一致はイクスクル−シブ
ＯＲゲ−ト２５で検出され、ＳＲフリップフロップ２７
が’１’にセットされて、前方変化点検出信号が出力さ
れる。逆に、基準フリップフロップ２３におけるラッチ
タイミングより少し後にデ−タｄ２０−２の変化点が存
在し、この変化点が遅延ゲ−ト２１の遅延量以内に接近
している場合は、フリップフロップ２３と２４の出力が
不一致になり、この不一致がイクスクル−シブＯＲゲ−
ト２６で検出され、ＳＲフリップフロップ２８が’１’
にセットされる。上記ＳＲフリップフロップ２８の出力
は後方変化点検出信号として出力される。

【００２７】上記ビット変化点検出回路２から出力され
る前方変化点検出信号と後方変化点検出信号は、それぞ
れ端子６４から入力される低速のクロックＣｘに同期し
てフリップフロップ４１と４０にラッチされる。前方変
化点検出信号は、ビット位相制御回路３内にあるリング
カウンタ３０のＵｐ端子に入力され、後方変化点検出信
号は、上記リングカウンタ３０のＤｏｗｎ端子に入力さ
れる。リングカウンタ３０は、上記低速クロックＣｘに
同期しており、上記Ｕｐ端子およびＤｏｗｎ端子の入力
に応答してカウントアップ、カウントダウン動作を行な
い、カウント値に応じた遅延量選択制御信号Ｑ１〜Ｑｎ
を発生する。これらの遅延量選択制御信号Ｑ１〜Ｑｎは
、それぞれを遅延ゲ−ト３３−１〜３３−ｎによって遅
延して得られた信号Ｑ１’〜Ｑｎ’と共に、それぞれＯ
Ｒゲ−ト５−１〜５−ｎに入力される。上記ＯＲゲ−ト
５−１〜５−ｎは、セレクタ１１のＡＮＤゲ−ト１２−
１〜１２−ｎと対応しており、前述の選択信号Ｑ１”〜
Ｑｎ”を出力する。

【００２８】ビット位相制御回路３において、ＯＲゲ−
ト３１とフリップフロップ３２は、前方変化点検出信号
または後方変化点検出信号が入力されたとき、ビット変
化点検出回路において変化点検出情報を保持しているＳ
Ｒフリップフロップ２７と２８をリセットするための回
路を構成している。

【００２９】図３〜図５は、上述したビット変化点検出
回路２の動作を示すタイミングチャ−トである。図３は
、基準フリップフロップ２３におけるデ−タｄ２０−２
のラッチタイミング（この場合はクロックＣＬＫ０の立
上りのタイミング）が、デ−タ変化点に対して十分離れ
ており、各デ−タの略中央でデ−タラッチ、即ちデ−タ
の識別が行なわれている場合を示している。この場合は
、クロックＣＬＫ０の立上りのタイミングで、フリップ
フロップ２２にラッチされるデ−タｄ２０−１も、フリ
ップフロップ２４にラッチされるデ−タｄ２０−３も基
準デ−タｄ２０−２と同じ値となる。例えば、クロック
ＣＬＫ０の立上りａについて言えば、全てのフリップフ
ロップ２２、２３、２４が同一デ−タＤｎをラッチして
いる。この場合、基準フリップフロップ２３はデ−タを
十分安定したところでラッチできているため、変化点検
出信号は出力されず、ビット位相制御回路３は遅延量選
択制御信号を現在状態に維持する。

【００３０】図４では、基準フリップフロップへの入力
デ−タｄ２０−２の変化点がずれて、ラッチタイミング
であるクロックＣＬＫ０の立上り点の僅か前まで接近し
てきた場合を示している。ここで、クロックＣＬＫ０の
立上りａのタイミングに着目すると、基準デ−タｄ２０
−２と、これより位相の進んだデ−タｄ２０−１は、同
じデ−タ値Ｄｎとなっているが、最も位相の遅れている
デ−タｄ２０−３は、上記タイミングａにおいて１サイ
クル前の値Ｄｎ−１となっている。従って、この場合は
フリップフロップ２３と２４のデ−タ値が不一致となり
、後方変化点検出信号が出力される。後方変化点検出信
号を受けたビット位相調整回路３は、ビット位相調整回
路１が遅延量を１段階減らしたデ−タを選択するよう選
択制御信号を出力し、これによって、基準フリップフロ
ップ１３に入力されるデ−タｄ２０−２の位相を前に進
め、ラッチタイミングがデ−タの十分安定した位置に来
るようにする。

【００３１】図５では、基準デ−タｄ２０−２の位相が
進み、変化点がクロックＣＬＫ０の立上り点の僅か後に
まで接近した場合を示している。この場合は、基準デ−
タｄ２０−２と位相の最も遅れたデ−タｄ２０−３とは
、ラッチタイミングで同じ値となるが、この時、位相の
最も進んでいるデ−タｄ２０−１は、１サイクル後の値
となっている。この場合、フリップフロップ２２と２３
のデ−タ値が不一致となり、前方変化点検出信号が出力
され、ビット位相制御回路３は、ビット位相調整回路１
が遅延量を１段階増したデ−タを選択するよう選択制御
信号を出力し、これによって、基準フリップフロップ１
３に入力されるデ−タｄ２０−２の位相を遅らせ、ラッ
チタイミングがデ−タの十分安定した位置に来るように
する。

【００３２】次に図２におけるＯＲゲ−ト５−１〜５−
ｎと、遅延ゲ−ト３３−１〜３３−ｎとからなる回路の
働きについて、図６、図７のタイミングチャ−トを用い
て説明する。

【００３３】図６は上記回路がない場合のタイミングチ
ャ−トである。変化点検出信号に応答してリングカウン
タ３０が遅延量選択制御信号Ｑ１〜Ｑｎを切り替える時
、現在選択されている制御信号から次の制御信号への切
り替えを、ＡＮＤゲ−ト１２−１〜１２−ｎにおいて完
全に同時に行なうことは困難であり、例えば、図６でＱ
ｉとＱｉ−１に示す如く、新たな遅延量選択制御信号（
この場合はＱｉ）と、それまでの制御信号（この場合は
Ｑｉ−１）との間に制御信号の無い期間が生ずる。この
とき、新旧の遅延量選択制御信号と対応する遅延ゲ−ト
１０−ｉ、１０−ｉ＋１の出力デ−タｄ１０−ｉ−１、
ｄ１０−ｉは、それぞれ連続的に流れているが、セレク
タ１１は、上述した遅延量選択制御信号の欠けている間
は何も選択しないため、ビット変化点検出回路への入力
デ−タが一時的に欠落する。図６の例では、デ−タｄ２
０−１の値がＤｎ＋２のときにセレクタ１１の切り替え
が行なわれ、でデ−タの欠落が生じている。このデ−タ
欠落は、デ−タｄ２０−２とｄ２０−３にそのまま伝搬
される。これらのデ−タは、クロックＣＬＫ０の立上り
でフリップフロップ２２〜２３にそれぞれラッチされ、
デ−タｄ２１−１、ｄ２１−２、ｄ２１−３となる。こ
の場合、基準フリップフロップ２３におけるラッチタイ
ミングがデ−タｄ２０−２の欠落部分に一致すると、図
に示すごとく、出力デ−タの１部（この例ではデ−タ値
Ｄｎ＋２）が欠けてしまう。

【００３４】図７は、遅延ゲ−ト３３−１〜３３−ｎと
ＯＲゲ−ト５−１〜５−ｎとからなる回路により、遅延
量選択制御信号の切り替え時に新旧の遅延量選択制御信
号がオ−バ−ラップする期間を設けた場合のタイムチャ
−トを示している。この例では、新旧の遅延量選択制御
信号Ｑｉ−１”およびＱｉ”を、基準クロックの略２サ
イクル期間にわたってオ−バラップさせているが、本発
明において、上記オ−バラップ期間はもっと少なくても
よい。ビット位置調整回路１からの出力デ−タｄ２０−
１には、一時的に、遅延量選択制御信号Ｑｉ−１”によ
り選択されたデ−タｄ１０−（ｉ−１）と，遅延量選択
制御信号Ｑｉ”により選択されたデ−タｄ１０−ｉとが
オ−バ−ラップし、誤ったデ−タ出力Ｄａ（これはＤｎ
＋２とＤｎ＋３とが重なったもの）、またはＤｂ（これ
はＤｎ＋３とＤｎ＋４とが重なったもの）が発生する。 しかしながら、基準フリップフロップ２３がデ−タｄ２
０−２をクロックＣＬＫ０でラッチするタイミングでは
、基準デ−タはＤａ、Ｄｂからはずれており、正しいデ
−タ値（Ｄｎ＋２、Ｄｎ＋３、Ｄｎ＋４）が現われてい
る。すなわち、上記状況においては、ビット位相調整回
路がデ−タ遅延量を変化させて、基準デ−タｄ２１−２
の変化点がラッチタイミングに近づかないようにしてい
るため、実際にラッチ動作が起こるタイミングでは、選
択された２列のデ−タが同一のデ−タ値となっており、
基準デ−タが丁度正しい値を示している。なお、１番目
のフリップフロップ２２の入力デ−タｄ２１−１は、最
初は基準デ−タｄ２１−２とずれているが、セレクタ１
１の切り替えが完了すると両者は一致するようになる。

【００３５】図８は、ビット位相制御回路３の他の実施
例を示す。この実施例では、前方変化点検出信号と後方
変化点検出信号をそれぞれフリップフロップ３５２と３
５２でラッチした後に、交番２進カウンタ３４に入力す
るようにしている。上記交番２進カウンタは、図９に示
すように、１づつカウント値が増えてもカウンタ内部の
ビットパタ−ンが１ビットしか変化しないカウンタであ
る。このため、その出力ビットパタ−ンをデコ−ダ３７
１および３７２でデコ−ドした場合、遅延量選択制御信
号を１づつ変化させるときに、中間状態として制御信号
変化の前後と全く関係のない信号を発生するおそれがな
い。従って、図２に示したリングカウンタ３０と同様、
ハザ−ドなしに選択制御信号を１づつずらしていくこと
が可能であり、交番２進カウンタ３４を使用した場合に
は、例えばリングカウンタ３０なら３２ビットの大きな
値をとる場合でも、ビット数を５ビットに抑えることが
でき、ハ−ド量を減らすことができる。

【００３６】図８では、図２の遅延ゲ−ト３３−１〜３
３−ｎの代わりにフリップフロップ３８を使用している
。クロックＣｘ’は、前記クロックＣｘを少し遅延させ
たものであり、フリップフロップ３８を上記クロックＣ
ｘ’に同期してデ−タラッチさせることにより、交番２
進カウンタ３４の出力値を遅延させ、図２の遅延ゲ−ト
３３の役割をさせている。これにより、ＬＳＩ化した際
の診断率の低下要因となる遅延ゲ−トの数を減らしてい
る。

【００３７】

【発明の効果】以上の説明から明らかなごとく、本発明
によれば、ビット位相調整回路、ビット変化点検出回路
およびビット位相調整回路とから構成されるビット位相
同期回路において、ビット変化点検出回路をデ−タ伝送
速度により決まる高速の基準クロックで動作させ、ビッ
ト位相制御回路を低速のクロックで動作させているため
、位相調整の高精度化するために遅延量選択の段数を増
加した場合でも、これに伴って複雑化するビット位相制
御回路での消費電力を抑えることができる。

【図面の簡単な説明】

【図１】本発明によるビット位相同期回路の一実施例を
示すブロック構成図である。

【図２】本発明によるビット位相同期回路の具体的な回
路構成の１例を示す図である。

【図３】本発明におけるビット変化点検出回路２の動作
説明のためのタイミンチャ−トである。

【図４】上記ビット変化点検出回路２で後方変化点検出
信号が発生する状況を説明するためのタイミンチャ−ト
である。

【図５】上記ビット変化点検出回路２で前方変化点検出
信号が発生する状況を説明するためのタイミンチャ−ト
である。

【図６】ビット位相同期回路において、遅延量選択制御
信号が途切れた場合の動作説明のためのタイミングチャ
−トである。

【図７】本発明の１実施例により遅延量選択制御信号を
オ−バラップさせた場合の動作説明のためのタイミング
チャ−トである。

【図８】本発明に適用されるビット位相制御回路の他の
構成例を示す図である。

【図９】図８における３ビットの交番２進カウンタ３４
のカウント値とビットパタ−ンとの関係を説明するため
の図である。

【符号の説明】

１…ビット位相調整回路、２…ビット変化点検出回路、
３…ビット位相制御回路、４０，４１…Ｄ形フリップフ
ロップ、５…ＯＲゲ−ト、６０…デ−タ入力端子、６１
…高速クロック入力端子、６２…デ−タ出力端子、６３
…高速クロック出力端子、６４…低速クロックＣｘ入力
端子、１０−１〜１０−（ｎ−１），２０，２１…遅延
ゲ−ト、１２−１〜１２−ｎ…ＡＮＤゲ−ト、１３，３
１，５−１〜５−ｎ…ＯＲゲ−ト、１１…セレクタ、２
２，２３，２４，３２…Ｄ形フリップフロップ、２５，
２６…イクスクル−シブＯＲゲ−ト、２７，２８…ＳＲ
フリップフロップ、３０…リングカウンタ、３３−１〜
３３−ｎ…遅延ゲ−ト、３４…交番２進カウンタ、３５
１，３５２，３８…Ｄ形フリップフロップ、３６…ＯＲ
ゲ−ト、３７１，３７２…デコ−ダ回路、３９…ＡＮＤ
ゲ−ト

Claims (9)

【特許請求の範囲】
1. 【請求項１】入力デ−タの遅延量を調整するためのビッ
   ト位相調整回路（１）と、上記ビット位相調整回路から
   与えられた入力デ−タを基準クロックに同期して識別す
   ると共に、識別タイミングの前後所定範囲内にデ−タの
   変化点があるかどうかを判定し、その有無を示す変化点
   検出信号を出力するビット変化点検出回路（２）と、上
   記ビット変化点検出回路の変化点検出信号に基づいて、
   上記ビット位相調整回路におけるデ−タまたは基準クロ
   ックの遅延量を制御するための制御信号を出力するビッ
   ト位相制御回路（３）とから構成されるビット位相同期
   回路において、上記ビット位相制御回路を上記基準クロ
   ックよりも低い周波数を持つ第２のクロック（Ｃｘ）に
   同期して動作させたことを特徴とするビット位相同期回
   路。
2. 【請求項２】請求項１に記載のビット位相同期回路にお
   いて、前記ビット変化点検出回路（１）から出力される
   変化点検出信号を前記第２のクロックに同期してラッチ
   するためのラッチ手段（４０，４１）を有し、前記ビッ
   ト位相制御回路（３）が上記ラッチ手段の出力を上記第
   ２のクロックに同期して取り込むようにしたことを特徴
   とするビット位相同期回路。
3. 【請求項３】請求項１に記載のビット位相同期回路にお
   いて、前記ビット位相制御回路（３）が、前記変化点検
   出信号の状態に応じてカウント動作し、該カウント値に
   応じた遅延量選択信号を前記制御信号として出力するカ
   ウンタ手段（３０）を有し、前記ビット位相調整回路（
   １）が上記遅延量選択信号に応じて前記入力デ−タを遅
   延させることを特徴とするビット位相同期回路。
4. 【請求項４】請求項３に記載のビット位相同期回路にお
   いて、前記カウンタ手段（３０）が前記カウント値に応
   じて選択的に有効状態とされる複数の遅延量選択制御信
   号を出力し、前記ビット位相制御回路（３）が、上記各
   遅延量選択制御信号の有効状態から無効状態への変化を
   所定時間だけ遅延させるための手段（３３−１〜３３−
   ｎ）を有し、遅延量の切り換え時に前記ビット位相調整
   回路（１）が一時的に遅延量の異なる２系列のデ−タを
   重畳させて前記ビット変化点検出回路に供給することを
   特徴とするビット位相同期回路。
5. 【請求項５】請求項３または４に記載のビット位相同期
   回路において、前記ビット位相調整回路（１）が、前記
   入力デ−タの入力端子に直列に接続され、それぞれが第
   １の遅延時間を有する複数段の遅延回路（１０−１〜１
   ０−（ｎ−１））と、上記入力端子および上記各遅延回
   路の出力のいずれかを第１入力とし、前記ビット位相制
   御回路から与えられるいずれかの遅延量選択制御信号を
   第２入力とする複数の論理積回路と、上記複数の論理積
   回路の出力の論理和を出力する論理和回路とからなるこ
   とを特徴とするビット位相同期回路。
6. 【請求項６】請求項１〜請求項５のいずれかに記載のビ
   ット位相同期回路において、前記ビット変化点検出回路
   （２）が、前記ビット位相調整回路（１）から与えられ
   る位相調整された入力デ−タを順次に遅延させるための
   互いに直列に接続された第１、第２の遅延回路（２０，
   ２１）と、上記入力デ−タおよび上記第１、第２の遅延
   回路からの出力デ−タをそれぞれ前記基準クロックでラ
   ッチする第１、第２、第３のラッチ回路（２２，２３，
   ２４）と、上記第１のラッチ回路のデ−タ値と上記第２
   のラッチ回路のデ−タ値とが不一致のとき前方変化点検
   出信号を出力する手段（２５，２７）と、上記第２のラ
   ッチ回路のデ−タ値と上記第３のラッチ回路のデ−タ値
   とが不一致のとき後方変化点検出信号を出力する手段（
   ２６，２８）とを有することを特徴とするビット位相同
   期回路。
7. 【請求項７】請求項６に記載のビット位相同期回路にお
   いて、前記ビット位相制御回路（３）が、前記ビット変
   化点検出回路（２）で発生した前方変化点検出信号に応
   答してカウントアップ動作し、後方変化点検出信号に応
   答してカウントダウン動作し、カウント値に応じ遅延量
   選択制御信号を出力するリングカウンタを有することを
   特徴とするビット位相同期回路。
8. 【請求項８】請求項６に記載のビット位相同期回路にお
   いて、前記ビット位相制御回路（３）が、前記ビット変
   化点検出回路（２）で発生した前方変化点検出信号によ
   りカウント値が増加し、後方変化点検出信号によりカウ
   ント値が減少する交番２進カウンタ（３４）と、上記交
   番２進カウンタのカウント値に応じて前記ビット位相調
   整回路（１）に与えるべき遅延量選択制御信号を出力す
   るための手段（３７１，３７２，３８）とを有すること
   を特徴とするビット位相同期回路。
9. 【請求項９】請求項６に記載のビット位相同期回路にお
   いて、前記ビット位相制御回路（３）が、前記ビット変
   化点検出回路（２）で発生した前方変化点検出信号によ
   りカウント値が減少し、後方変化点検出信号によりカウ
   ント値が増加する交番２進カウンタ（３４）と、上記交
   番２進カウンタのカウント値に応じて前記ビット位相調
   整回路（１）に与えるべき遅延量選択制御信号を出力す
   るための手段（３７１，３７２，３８）とを有すること
   を特徴とするビット位相同期回路。