JPH04287438A - デジタル制御線インタフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、無線通信方式における
デジタル制御線のインタフェイス回路に関する。

【０００２】デジタル制御線（ＤＳＣ：Ｄｉｇｉｔａｌ
　Ｓｅｒｖｉｃｅ　Ｃｈａｎｎｅｌ）はデジタル無線通
信回線を監視制御するための監視制御情報を主信号に重
畳させて送信する回線である。

【０００３】

【従来の技術】図４はデジタル制御線インタフェイス回
路が用いられる無線通信システムの構成図、図５は従来
のインタフェイス回路の構成図、図６は制御フレームの
フレームホーマットである。

【０００４】図４において、監視制御部１は、回線を監
視制御するための複数種の自局回線情報を時分割多重化
しフレームビットを付加して制御フレームを構成し、変
復調部２に送出する。変復調部２ではこの制御フレーム
を主信号の無線回線に重畳してデジタル制御線を設定し
、送受信部３を介して相手局に送信する。また相手局か
らの受信信号に含まれる制御線（チャンネル）は変復調
部２で主信号から分離されて監視制御部１に入力され、
監視制御部１はこのチャンネルを所定に処理して個別の
相手局回線情報を得る。監視制御部１はインタフェイス
回路４を有し、このインタフェイス回路４を介して変復
調部２との間で制御フレームの送受を行う。そして、信
頼性向上のためデジタル制御線は無線回線においては、
例えば予備システムと現用第１システムに二重化して並
列伝送を行い、受信側でどちらかを選択している。

【０００５】従来のインタフェイス回路は図５に示すよ
うに送信部５と受信部６とを有し、送信部５は自局から
相手局に送信する自局回線情報に同期パターン生成部５
１からのフレームビットを付加してデータ多重部５２で
時分割多重化して制御フレームを生成し、分岐して二重
化し無線回線の２システムに送信データを送出する。図
６は、制御フレームのフォーマットを示す図であり、＃
１〜＃１２８はそれぞれ１番目から１２８番目のショー
トフレーム（Ｓフレーム）を示しており、１フレームは
１２８Ｓフレームが時分割多重化されている。

【０００６】１Ｓフレームは、先頭に１ビットのフレー
ムビットＦと例えば６ビットに６チャンネルの情報ビッ
トＩ１　〜Ｉ６　が多重化されたフォーマットである。 フレームビットＦは、Ｓフレーム当たり１ビットずつ、
１フレーム中の全部で１２８　ビットで１つの定まった
パターンを示しており、生成多項式ｆ（ｘ）　＝Ｘ７　
＋Ｘ＋１により同期パターン生成部５１で生成される。

【０００７】受信部６は、相手局から無線回線の２シス
テムを介して並列伝送されてくる制御フレームを受信し
て相手局回線情報を分離して取り出す。このため受信部
６は、受信ビット列を７ビット毎に抽出し内蔵する同期
パターン生成部からの同期パターンと比較して同期引き
込みを行う同期検出部６２、同期検出部６２からの同期
ビットの誤り率が所定値以上になるとアラームを出して
並列受信した他方への切替えを指示するアラーム検出部
６３とを回線対応に二組ずつ有し、さらにアラーム検出
部６３からの切替制御信号により受信データを切り替え
る回線切替部６４、受信フレームから相手局回線情報を
分離するデータ分離部６５とからなる。各部は自己の動
作状態をモニタ出力するので、外部からそれぞれの動作
状態を知ることができる。

【０００８】上記、受信部の各部は、受信した制御フレ
ームのフレームビットパターンのエラーレートによって
それぞれ所定の動作を行う。同期検出部６２は、７ビッ
ト毎に抽出したビットのパターンを同期パターンと比較
し、所定の後方保護段数にわたって一致すれば同期がと
れたと判定する。また所定の前方保護段数にわたって各
フレーム毎（即ち１２８Ｆビット毎）に２ビット以上の
不一致が発生した場合は同期はずれと判定して抽出タイ
ミングを１ビットずつシフトして同期回復動作を行う。 また、同期ビットのエラーを監視し、ビット誤りが発生
する都度フレーム誤り信号を出力する。

【０００９】アラーム検出部６３はフレーム誤り信号を
計数しており、誤り率が例えば４０フレーム（５０１２
Ｆビット）あたり５ビット即ちエラーレートが１／１０
２４以上になると、回線切替信号を出力する。また８フ
レーム（１０２４Ｆビット）当たり８ビット即ちエラー
レートが１／１２８になり且つ切替先回線がフレーム誤
り１２８ビット以上で切替不能の時はデータ無効信号を
出力し受信データを放棄する。

【００１０】

【発明が解決しようとする課題】上記受信部の各判定機
能が正しく動作するかどうかを評価するには、それぞれ
の判定条件に対応する各種のエラーレートのフレームビ
ットパターンを入力してやる必要がある。ところが、同
期信号ビットは生成多項式から定まる特定の擬似ランダ
パターン（ＰＮバターン）を用いており、送信部、受信
側ともこのＰＮパターン生成回路が予め組み込まれてい
るので、受信部の各機能の評価のために特定の誤り率に
制御されたエラーを固定ＰＮパターンに付加することが
不可能であった。そこで、評価に当たっては二重化した
デジタル制御線の一方を送信側で切断するなどして受信
側に全ビットエラーを発生させていた。しかし各機能が
作動するためのエラーレートが異なるので各機能がそれ
ぞれのエラー条件で正しく作動するかどうかを正確に評
価できないという問題があった。

【００１１】本発明は上記問題点に鑑み創出されたもの
で、フレームビットパターンにエラーを挿入するエラー
挿入回路をデジタル制御線インタフェイス回路の送信部
に設け、受信部の各機能が予め設定されたフレームビッ
ト誤り率で動作するかどうかの評価を正確かつ迅速に行
えるようにすることを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明のデジタル
制御線インタフェイス回路の原理構成図である。上記課
題は、図１に示す如く、回線情報にフレームビットを付
加し時分割多重化して制御フレームを生成し二重化無線
回線に並列に送出する送信部５と、フレームビットのエ
ラーレートに基づいて同期検出、アラーム検出、回線切
替を行い、二重化無線回線から並列に受信した制御フレ
ームの一方を選択する受信部６とからなるデジタル制御
線インタフェイス回路であって、前記送信部５に、二重
化した制御フレームのそれぞれのフレームビットを独立
に所望のエラーレートで誤らせるエラー挿入回路５３を
設けたことを特徴とする本発明のデジタル制御線インタ
フェイス回路により解決される。

【００１３】

【作用】エラー挿入回路により、送出する制御フレーム
のフレームビットのエラーレートを所望の値に設定でき
るので、エラーレートに対応して動作する受信部６の諸
機能の評価を容易に行うことができる。

【００１４】

【実施例】以下添付図面により本発明のデジタル制御線
インタフェイス回路を説明する。図２は本発明のデジタ
ル制御線インタフェイス回路の実施例図、図３はエラー
挿入回路の回路図である。なお全図を通じて同一符号は
同一対象物を表す。

【００１５】図２に示す本発明のデジタル制御線インタ
フェイス回路は、図５で前述した従来回路の送信部にエ
ラー挿入回路を付加したもので、それ以外の構成および
動作は従来技術と同一であるので説明は省略する。

【００１６】図２において、５３は本発明により新たに
付加されたはエラー挿入回路で、データ多重化部５２で
送信フレームに組立られた送信データを分岐し二重化し
て送出される両回線にそれぞれ同じものが付加される。 そしてエラーレート設定線を介して外部から指定するこ
とよにり、予め設定された複数のエラーレートの中から
所望のエラーレートを選択して、所望の回線側のフレー
ム同期ビットにエラーを付加するものである。このエラ
ー含む制御フレームを受信した受信部はエラーレートに
対応して各部が所定の動作を行うかどうかがモニタによ
って評価される。

【００１７】次に図３によりエラー挿入回路の詳細を説
明する。なお、送信フレームの構成は、図６で前述した
ように、フレームビット１ビットと情報ビット６ビット
からなる７ビットのＳフレームを，１２８マルチにした
フレームフォーマットを有するものとする。

【００１８】図３に示すエラー挿入回路は、４ビット１
６進カウンタ５４−１、５４−２、５４−３、ＡＮＤゲ
ート５５−１、５５−２、５５−３、セレクタ５６、Ｅ
Ｘ−ＯＲゲート５７、Ｄ−ＦＦ５８よりなる。初段のカ
ウンタ５４−１には、クロック端子ＣＫに送出データの
ビットに同期した送出クロックが、またキャリア入力端
子ＣＩにフレームのフレームビットＦのタイミングで送
信フレームタイミングパルスがそれぞれ入力され、キャ
リア出力端子ＣＯは１６Ｓフレーム毎にフレームビット
に同期して”Ｈ”　となる信号を出力する。二段目のカ
ウンタ５４−２は、ＣＩが”Ｈ”　の時だけ送出クロッ
クをカウントアップするので、そのＡ、Ｂ出力と初段カ
ウンタ５４−１の出力キャリーとが入力されるＡＮＤゲ
ート５５−１は、１６×４　＝６４Ｓフレーム毎にフレ
ームビットのタイミングで”Ｈ”　となる１／６４エラ
ータイミング信号を出力する。二段目のカウンタのＣＯ
出力と１／１２８　エラータイミング信号が入力される
ＡＮＤゲート５５−２は１２８　フレームビット毎に”
Ｈ”　となる１／１２８エラータイミング信号を出力す
る。同様にして３段目のカウンタ５３−３のＡ，Ｂ出力
と二段目のカウンタ５３−２のキャリー出力とが入力さ
れるＡＮＤゲート５５−３は１６×１６×４　＝１０２
４フレームビット毎に”Ｈ”　となる１／１０２４エラ
ータイミング信号を出力する。これらの三つのエラータ
イミング信号は常時”Ｌ”　入力とともに４入力のセレ
クタ５６に入力され、２　ビットのエラーレート設定信
号Ｓ１，Ｓ２　によって４入力のいずれかが選択されて
ＥＸ−ＯＲゲート５７に出力される。ＥＸ−ＯＲ５７に
は、エラー無しの送信データが入力されており、所定Ｓ
フレーム数毎にフレームビットのタイミングで”Ｈ”　
となる上記エラータイミング信号により、正常な送信デ
ータのフレームビットが反転されてエラーが付加される
。そして、エラー挿入済の送出データはＤ−ＦＦ５８で
送出クロックにより成形されて、図示せぬ変調部に送出
される。

【００１９】即ちエラーレート信号によって、セレクタ
５６がＡ入力を選択するとエラー付加なしの正常データ
が回線に送出され、Ｂ入力を選択すると回線切替条件に
相当するエラーレート１／１０２４の送信データが、ま
たＣ入力を選択するとデータ無効判定条件に相当するエ
ラーレート１／１２８　の送信データが、さらにＤ入力
を選択すると同期はずれ判定条件に相当するエラーレー
ト１／６４の送信データが、それぞれデジタル制御線に
送出される。従って、相手局に上記各種のエラーレート
の送信データを送信し、モニタを介して受信部の各部の
動作状態を監視することにより、その受信部が受信デー
タのエラーレートに対応して正常に動作するかどうかを
正確に評価することができる。

【００２０】なお、このエラー挿入回路を含むデジタル
制御線インタフェイス回路の全体を一個のＬＳＩ上に形
成すれば、特別の外部回路を付加することなく上記エラ
ー挿入機能を従来と同様の装置構成で実現できる。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
デジタル制御線の受信部の同期判定機能や二重化線路切
替機能の動作条件に対応する複数種類の制御されたエラ
ーレートのエラーを、送信部のエラー挿入回路によって
送信データのフレーム同期ビットに付加するので、受信
部の各種機能を正確かつ迅速に評価することが可能とな
り、高信頼度のデジタル無線通信システムが提供できる
という効果がある。

【図面の簡単な説明】

【図１】　　本発明のデジタル制御線インタフェイス回
路の原理構成図

【図２】　　本発明のデジタル制御線インタフェイス回
路の実施例図

【図３】　　図２のエラー挿入回路の回路図

【図４】　
　デジタル制御線インタフェイス回路が用いられる無線
通信システムの構成図

【図５】　　従来のインタフェイス回路の構成図

【図６
】　　制御フレームのフレームフォーマット

【符号の説明】

１─監視制御部、２─変復調部、３─送受信部、４─デ
ジタル制御線インタフェイス回路、５─送信部、６─受
信部、５３─エラー挿入回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　回線情報にフレームビットを付加し時
   分割多重化して制御フレームを生成し二重化無線回線に
   並列に送出する送信部（５）　と、フレームビットのエ
   ラーレートに基づいて同期検出、アラーム検出、回線切
   替を行い、二重化無線回線から並列に受信した制御フレ
   ームの一方を選択する受信部（６）　とからなるデジタ
   ル制御線インタフェイス回路であって、前記送信部（５
   ）に、二重化した制御フレームのそれぞれのフレームビ
   ットを独立に所定のエラーレートで誤らせるエラー挿入
   回路（５３）を設けたことを特徴とするデジタル制御線
   インタフェイス回路。