JPH04286155A - Manufacture of semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、不純物層上にメタルシ
リサイド膜を有するメタルソースドレイン構造のトラン
ジスタ及び不純物層のみで作られたソースドレイン構造
のトランジスタを同一基板上に有する半導体装置の製造
方法に関する。[Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device having a transistor with a metal source-drain structure having a metal silicide film on an impurity layer and a transistor with a source-drain structure made only of an impurity layer on the same substrate. Regarding.
【０００２】近年、トランジスタの動作速度を高めるた
め、トランジスタのソース及びドレインの不純物層を浅
く形成し、それぞれのＰＮ接合部に生じる容量を小さく
してトランジスタの動作速度を高速化する、いわゆるシ
ャロージャンクション化が行われている。In recent years, in order to increase the operating speed of transistors, so-called shallow junctions have been developed, in which the impurity layers of the source and drain of the transistor are formed shallowly, thereby reducing the capacitance generated at each PN junction and increasing the operating speed of the transistor. conversion is being carried out.
【０００３】ところが、ソース及びドレインの不純物層
を薄く形成すると、その電気抵抗が大きくなるのでトラ
ンジスタの駆動能力が低下してしまう。そこで、ソース
及びドレインのそれぞれの不純物層上にメタルシリサイ
ド膜等の金属を形成して電気抵抗を小さくすることが行
われる。このような構造はメタルソースドレイン構造と
呼ばれる。However, if the impurity layers of the source and drain are formed thinly, their electrical resistance increases, resulting in a decrease in the driving ability of the transistor. Therefore, a metal such as a metal silicide film is formed on each impurity layer of the source and drain to reduce the electrical resistance. Such a structure is called a metal source-drain structure.
【０００４】通常の回路においては、高速動作ができ駆
動能力もあるメタルソースドレイン構造のトランジスタ
が使用されるが、大きな信号が入力される可能性がある
回路においては高耐圧なトランジスタ、すなわちソース
及びドレインの不純物層の抵抗が大きなトランジスタが
使用される。例えば、蛍光表示板等に使用される回路の
内部には、論理動作の高速化を図るため動作の速いトラ
ンジスタと、入出力部分には大きな入力信号にも対応で
きるように高耐圧のトランジスタが使用される。In normal circuits, transistors with a metal source-drain structure that can operate at high speed and have good drive capability are used, but in circuits where large signals may be input, transistors with high withstand voltage, that is, source and drain structures, are used. A transistor whose drain impurity layer has a large resistance is used. For example, fast-acting transistors are used inside circuits used in fluorescent display boards to speed up logic operations, and high-voltage transistors are used in the input/output parts to handle large input signals. be done.
【０００５】従って、このような回路には、メタルソー
スドレイン構造のトランジスタと不純物層のみからつく
られたソースドレイン構造のトランジスタの両方を含む
半導体装置が使用されている。Therefore, such circuits use semiconductor devices that include both transistors with a metal source-drain structure and transistors with a source-drain structure made only of impurity layers.
【０００６】[0006]
【従来の技術】このような２種のトランジスタを同一の
半導体基板上に形成することは、メタルソースドレイン
構造のトランジスタが開発されてまだ日が浅いこともあ
り、従来は行われていなかったのであるが、それぞれの
トランジスタの製造方法を単純に組み合わせると図３に
示すような方法が考えられる。以下、その製造工程につ
いて図３を参照しながら説明する。[Prior Art] Forming two types of transistors on the same semiconductor substrate has not been done in the past, partly because transistors with a metal source-drain structure have only recently been developed. However, if the respective transistor manufacturing methods are simply combined, a method as shown in FIG. 3 can be considered. The manufacturing process will be described below with reference to FIG. 3.
【０００７】・図３（ａ）参照
Ｐ型シリコン基板１上に、選択酸化膜３と、互いに膜厚
の異なるゲート酸化膜４１，４２を形成した後、選択酸
化膜３をマスクとして全面に砒素をイオン注入し拡散さ
せることによりＮ型シリコン層２を選択的に形成し、次
いで、ゲート酸化膜４１領域上にゲートとなる多結晶シ
リコン５１を形成し、同様にゲート酸化膜４２領域上に
多結晶シリコン５２を形成する。ここで、ゲート酸化膜
４１は高耐圧トランジスタ用であり、ゲート電極である
多結晶シリコン５１とＮ型半導体層２との耐圧を上げる
ため厚く形成される。逆にメタルソースドレイン構造の
トランジスタではスイッチング速度を上げるためゲート
酸化膜４２は薄く形成される。・See FIG. 3(a) After forming a selective oxide film 3 and gate oxide films 41 and 42 having different thicknesses on a P-type silicon substrate 1, arsenic is applied to the entire surface using the selective oxide film 3 as a mask. An N-type silicon layer 2 is selectively formed by ion implantation and diffusion, and then polycrystalline silicon 51 that will become a gate is formed on the gate oxide film 41 region, and polycrystalline silicon 51 is similarly formed on the gate oxide film 42 region. Crystalline silicon 52 is formed. Here, the gate oxide film 41 is for a high voltage transistor, and is formed thickly to increase the voltage resistance between the polycrystalline silicon 51, which is the gate electrode, and the N-type semiconductor layer 2. Conversely, in a transistor with a metal source/drain structure, the gate oxide film 42 is formed thin to increase the switching speed.
【０００８】その後、該多結晶シリコン５１，５２をマ
スクとしてＮ型シリコン層２にそれぞれボロンをイオン
注入した後、熱処理し、第一，第二の領域にそれぞれソ
ース，ドレインとなるＰ型拡散層６１，６２を形成する
。Thereafter, using the polycrystalline silicon 51 and 52 as a mask, boron ions are implanted into the N-type silicon layer 2, followed by heat treatment to form P-type diffusion layers that will become the source and drain, respectively, in the first and second regions. 61 and 62 are formed.
【０００９】・図３（ｂ）参照
熱酸化により全面に酸化膜を形成し（図示せず）、その
後異方性エッチングを行い、多結晶シリコン５１，５２
の側壁に該酸化膜を残し、引き続いて拡散層６１，６２
上のゲート酸化膜４１，４２をそれぞれ除去し、該拡散
層６１及び６２を選択的に表出させる。さらに全面にチ
タンを蒸着し、次いで蒸着したチタンを高温不活性ガス
中でシリコンと反応させることにより、シリコンの表出
している部分、すなわちゲート電極５１，５２上及び拡
散層６１，６２上にそれぞれメタルシリサイド膜を形成
する。・See FIG. 3(b) An oxide film is formed on the entire surface by thermal oxidation (not shown), and then anisotropic etching is performed to form polycrystalline silicon 51, 52.
The oxide film is left on the sidewalls of the diffusion layers 61 and 62.
The upper gate oxide films 41 and 42 are removed, respectively, and the diffusion layers 61 and 62 are selectively exposed. Furthermore, titanium is deposited on the entire surface, and then the deposited titanium is reacted with silicon in a high-temperature inert gas, so that the exposed parts of silicon, that is, on the gate electrodes 51 and 52 and on the diffusion layers 61 and 62, are respectively Form a metal silicide film.
【００１０】・図３（ｃ）参照
次いで、高耐圧のトランジスタが形成される第一の領域
の拡散層６１上の領域を除く全面にレジスト９を形成し
、エッチングにより拡散層６１上に形成されたメタルシ
リサイド膜７５，７６を除去する。・See FIG. 3(c) Next, a resist 9 is formed on the entire surface of the first region where a high voltage transistor is formed except for the region above the diffusion layer 61, and is etched to form a resist 9 on the diffusion layer 61. The metal silicide films 75 and 76 are removed.
【００１１】・図３（ｄ）参照
レジスト９を除去し、全面に酸化膜１０を形成する。次
いで、ゲート電極５１，５２と拡散層６１，６２の領域
の酸化膜１０にそれぞれコンタクトホールを形成した後
、酸化膜１０上の全面にアルミニウム層８を形成し、次
いで所望のパターンになるようアルミニウム層８をエッ
チングし、ソース電極，ドレイン電極，及びゲート配線
を形成する。-Refer to FIG. 3(d), the resist 9 is removed and an oxide film 10 is formed on the entire surface. Next, contact holes are formed in the oxide film 10 in the regions of the gate electrodes 51, 52 and the diffusion layers 61, 62, and then an aluminum layer 8 is formed on the entire surface of the oxide film 10, and then aluminum is deposited in a desired pattern. Layer 8 is etched to form a source electrode, a drain electrode, and a gate wiring.
【００１２】図３（ｄ）は、前記２種のトランジスタを
同一の基板上に形成した完成図であり、この図において
、左側に高耐圧のトランジスタが形成され、右側にメタ
ルソースドレイン構造のトランジスタが形成されている
。FIG. 3(d) is a completed diagram in which the above two types of transistors are formed on the same substrate. In this diagram, a high voltage transistor is formed on the left side, and a metal source drain structure transistor is formed on the right side. is formed.
【００１３】[0013]
【発明が解決しようとする課題】ところが、この製造方
法では、高耐圧のトランジスタ側の、不純物拡散層６１
上の、本来メタルシリサイドを形成しない部分までメタ
ルシリサイド化してしまい、後の工程でこの不要な部分
に形成されたメタルシリサイドをエッチングして除去し
なければならないので、製造工程数が多くなり、さらに
、その際、拡散層６１上のメタルシリサイド膜を完全に
エッチングできずにトランジスタの特性を悪くしてしま
う。However, in this manufacturing method, the impurity diffusion layer 61 on the high voltage transistor side
The parts on the top where metal silicide is not originally formed are turned into metal silicide, and the metal silicide formed in these unnecessary parts must be removed by etching in a later process, which increases the number of manufacturing steps. At that time, the metal silicide film on the diffusion layer 61 cannot be completely etched, which deteriorates the characteristics of the transistor.
【００１４】本発明は上記問題点に鑑み、安定した特性
を有するトランジスタを得るとともに、その製造工程を
短縮し生産性の向上を図ることを目的とする。SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to obtain a transistor having stable characteristics, shorten the manufacturing process, and improve productivity.
【００１５】[0015]
【課題を解決するための手段】本発明は、以上のような
問題点に鑑み、以下のように構成される。図１及び図２
に示すように、半導体層１の、ソース，ドレイン領域と
なる不純物層上にメタルシリサイド形成しないトランジ
スタの形成領域上に第一のゲート絶縁膜４１を形成し、
同一半導体層１の、不純物層上にメタルシリサイド膜を
有するメタルソースドレイン構造のトランジスタの形成
領域上に、第一のゲート絶縁膜４１よりも薄い膜厚であ
る第二のゲート絶縁膜４２を形成し、第一のゲート絶縁
膜４１上に第一のゲート電極５１を、第二のゲート絶縁
膜４２上に第二のゲート電極５２をそれぞれ選択的に形
成し、それぞれのトランジスタのソース及びドレイン形
成領域上に不純物層６１，６２をそれぞれ形成し、第一
及び第二のゲート絶縁膜４１，４２をエッチングして第
二の不純物層６２を表出させるとともに第一の不純物層
６１は表出させず、次いで、この状態で第二の不純物層
６２を金属と反応させ第二の不純物層６２上に選択的に
メタルシリサイド膜を形成し、メタルシリサイド膜以外
の前記金属層を除去し、全面に絶縁膜１０を形成し、第
一の不純物層６１上のゲート絶縁膜４１と絶縁膜１０及
び第二の不純物層６２上の絶縁膜１０にコンタクトホー
ルを同時に形成し、第一の不純物層６１上及びメタルシ
リサイド膜７３，７４上にそれぞれソース及びドレイン
電極を形成することを特徴としている。[Means for Solving the Problems] In view of the above-mentioned problems, the present invention is constructed as follows. Figures 1 and 2
As shown in FIG. 3, a first gate insulating film 41 is formed on the transistor formation region in which metal silicide is not formed on the impurity layer serving as the source and drain regions of the semiconductor layer 1,
A second gate insulating film 42 having a thinner film thickness than the first gate insulating film 41 is formed on the same semiconductor layer 1 on a formation region of a transistor having a metal source/drain structure having a metal silicide film on an impurity layer. Then, a first gate electrode 51 is selectively formed on the first gate insulating film 41, and a second gate electrode 52 is selectively formed on the second gate insulating film 42, and the source and drain of each transistor are formed. Impurity layers 61 and 62 are formed on the regions, and the first and second gate insulating films 41 and 42 are etched to expose the second impurity layer 62 and the first impurity layer 61. First, in this state, the second impurity layer 62 is reacted with metal to selectively form a metal silicide film on the second impurity layer 62, and the metal layer other than the metal silicide film is removed to cover the entire surface. An insulating film 10 is formed, contact holes are simultaneously formed in the gate insulating film 41 on the first impurity layer 61, the insulating film 10 and the insulating film 10 on the second impurity layer 62, and contact holes are formed on the first impurity layer 61. It is characterized in that source and drain electrodes are formed on metal silicide films 73 and 74, respectively.
【００１６】[0016]
【作用】即ち、本発明では、このように高耐圧用のトラ
ンジスタと高速動作の可能なメタルソースドレイン構造
のトランジスタを形成する場合に、高耐圧用のトランジ
スタのゲート絶縁膜４１の膜厚が、メタルソースドレイ
ン構造のトランジスタのゲート絶縁膜４２の膜厚よりも
予め厚く形成しているのを利用している。メタルソース
ドレイン構造のトランジスタのソース，ドレインとなる
第二の不純物層６２を表出させるためのゲート絶縁膜の
エッチング時に、メタルソースドレイン構造のトランジ
スタを構成する不純物層６２領域上の絶縁膜４２が除去
され、高耐圧用のトランジスタの不純物層６１上の絶縁
膜４１が残るところでエッチングを止める。これにより
第一の不純物層６１は表出せずに第二の不純物層６２を
表出させることができる。[Operation] That is, in the present invention, when forming a high-voltage transistor and a transistor with a metal source-drain structure capable of high-speed operation, the thickness of the gate insulating film 41 of the high-voltage transistor is The gate insulating film 42 is formed in advance to be thicker than the gate insulating film 42 of a transistor having a metal source/drain structure. When etching the gate insulating film to expose the second impurity layer 62 that will become the source and drain of the transistor with the metal source-drain structure, the insulating film 42 on the region of the impurity layer 62 that forms the transistor with the metal source-drain structure is etched. Etching is stopped when the insulating film 41 on the impurity layer 61 of the high voltage transistor remains. This allows the second impurity layer 62 to be exposed without exposing the first impurity layer 61.
【００１７】従って、メタルシリサイド膜を形成する際
に、金属層は第二の不純物層６２とは接触しないので、
メタルソースドレイン構造のトランジスタの第二の不純
物層６２上にメタルメタルシリサイド膜７３，７４を選
択的に形成し、第一の不純物層６１上にメタルシリサイ
ド膜が形成するのを阻止することができる。Therefore, when forming the metal silicide film, since the metal layer does not come into contact with the second impurity layer 62,
Metal silicide films 73 and 74 can be selectively formed on the second impurity layer 62 of a transistor with a metal source-drain structure, and formation of a metal silicide film on the first impurity layer 61 can be prevented. .
【００１８】以上の構成をとることにより、高耐圧のト
ランジスタの第一の拡散層６１上に形成された不要なメ
タルシリサイド膜を除去する必要はないので、製造工程
を短縮することができ、さらに、不完全なエッチングに
より不純物層６１上に不要な金属が残るということはな
いので安定したトランジスタの特性を得ることができる
。By adopting the above structure, there is no need to remove the unnecessary metal silicide film formed on the first diffusion layer 61 of the high-voltage transistor, so the manufacturing process can be shortened. Since no unnecessary metal remains on the impurity layer 61 due to incomplete etching, stable transistor characteristics can be obtained.
【００１９】なお、本発明によれば、第一のゲート絶縁
膜４１のコンタクトホールと第二のゲート絶縁膜４２の
コンタクトホールと同時に形成しないので、別工程で第
一のゲート絶縁膜４１のコンタクトホールを開ける必要
があり、一工程増えるように思えるが、図２（ｄ）の工
程で酸化膜１０にコンタクトホールを開ける際に該第一
のゲート絶縁膜４１を同時にエッチングしてしまうので
、工程は増加しない。According to the present invention, since the contact holes in the first gate insulating film 41 and the contact holes in the second gate insulating film 42 are not formed at the same time, the contacts in the first gate insulating film 41 are formed in separate steps. It is necessary to open a hole, which seems to be an additional step, but when opening a contact hole in the oxide film 10 in the step of FIG. 2(d), the first gate insulating film 41 is etched at the same time. does not increase.
【００２０】[0020]
【実施例】図１及び図２は、本発明の一実施例による半
導体装置の製造方法を示す図である。半導体基板１はＰ
型単結晶シリコン、ウェル領域２はＮ型単結晶シリコン
拡散層、素子分離膜３は選択酸化法による酸化シリコン
、第一のゲート絶縁膜４１及び第二のゲート絶縁膜４２
は酸化シリコン、第一及び第二のゲート電極５１，５２
は多結晶シリコン、第一及び第二の不純物層６１，６２
はＰ型拡散層、第一及び第二のゲート電極７１，７２は
メタルシリサイド、配線金属層８はアルミニウムからそ
れぞれなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1 and 2 are diagrams showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. The semiconductor substrate 1 is P
type single crystal silicon, well region 2 is N type single crystal silicon diffusion layer, element isolation film 3 is silicon oxide formed by selective oxidation method, first gate insulating film 41 and second gate insulating film 42
are silicon oxide, first and second gate electrodes 51 and 52
are polycrystalline silicon, first and second impurity layers 61 and 62
is a P-type diffusion layer, the first and second gate electrodes 71 and 72 are made of metal silicide, and the wiring metal layer 8 is made of aluminum.
【００２１】また、選択酸化膜３により区切られた第一
、第二の領域はトランジスタの形成領域であり、第一の
領域はソース，ドレイン領域となる不純物層上にメタル
シリサイド膜を形成しない高耐圧用トランジスタの形成
領域で、第二の領域は不純物層上にメタルシリサイド膜
を形成したメタルソースドレイン構造のトランジスタの
形成領域である。The first and second regions separated by the selective oxide film 3 are transistor formation regions, and the first region is a high-temperature region in which no metal silicide film is formed on the impurity layer that will become the source and drain regions. The second region is a formation region of a transistor for breakdown voltage, and is a formation region of a transistor having a metal source-drain structure in which a metal silicide film is formed on an impurity layer.
【００２２】次に、本実施例による製造方法を、図１及
び図２を参照しながら工程順に説明する。・図１（ａ）
参照
Ｐ型単結晶シリコン基板１上にＬＯＣＯＳ用に、下敷き
酸化シリコン膜（図示せず）３５０Åと窒化シリコン膜
１０００Å被着し、フォトエッチングによって、第一及
び第二の領域の部分に窒化シリコン膜を残す。次いで、
水蒸気を用いた湿式酸化を行うと窒化シリコン膜のない
部分の基板１の表面上が酸化されて厚さ５０００〜８０
００Åの選択酸化膜３を形成される。Next, the manufacturing method according to this embodiment will be explained step by step with reference to FIGS. 1 and 2.・Figure 1(a)
For LOCOS, an underlying silicon oxide film (not shown) of 350 Å and a silicon nitride film of 1000 Å are deposited on the reference P-type single crystal silicon substrate 1, and a silicon nitride film is formed on the first and second regions by photo-etching. leave. Then,
When wet oxidation using water vapor is performed, the surface of the substrate 1 where there is no silicon nitride film is oxidized to a thickness of 5,000 to 80 mm.
A selective oxide film 3 having a thickness of 0.00 Å is formed.
【００２３】前記窒化シリコン膜を除去した後、選択酸
化膜３をマスクとし、前記酸化膜を介して基板１全面に
例えば砒素をイオン注入し、熱処理により拡散させ、ウ
ェル領域であるＮ型単結晶シリコン層２を形成する。After removing the silicon nitride film, using the selective oxide film 3 as a mask, ions of, for example, arsenic are implanted into the entire surface of the substrate 1 through the oxide film, and diffused by heat treatment to form an N-type single crystal in the well region. A silicon layer 2 is formed.
【００２４】その後、前記下敷き酸化シリコン膜を除去
する。
・図１（ｂ）参照
乾式あるいはＨＣｌ酸化で全面に７５０〜８５０度の温
度で５００〜７００Åのシリコン酸化膜を形成する。次
いで、通常のフォトリソ工程により第二の領域上の酸化
シリコン膜を選択的に除去する。残った第一の領域上の
酸化シリコン膜が第一のゲート酸化膜４１になる。After that, the underlying silicon oxide film is removed.・Refer to FIG. 1(b), a silicon oxide film of 500 to 700 Å is formed over the entire surface by dry method or HCl oxidation at a temperature of 750 to 850 degrees Celsius. Next, the silicon oxide film on the second region is selectively removed by a normal photolithography process. The remaining silicon oxide film on the first region becomes the first gate oxide film 41.
【００２５】・図１（ｃ）参照
乾式あるいはＨＣｌ酸化で全面に７５０〜８５０度の温
度で高温酸化シリコン膜を２００〜３００ÅＣＶＤ成長
させると、ゲート酸化膜４２が形成され、ゲート酸化膜
４１は成長分だけ厚くなる。次いで、シランガスの熱分
解等により全面にゲート電極となる厚さ３０００〜５０
００Åの多結晶シリコンを形成し、通常のフォトリソ工
程とＣＦ４ ガス等により多結晶シリコンをエッチング
し、第一のゲート電極５１，第二のゲート電極５２をそ
れぞれ第一のゲート酸化膜４１，第二のゲート酸化膜４
２上に選択的に形成する。・See FIG. 1(c) When a high temperature silicon oxide film of 200 to 300 Å is grown on the entire surface by dry method or HCl oxidation at a temperature of 750 to 850 degrees, a gate oxide film 42 is formed, and a gate oxide film 41 is grown. It gets thicker by that amount. Next, by thermal decomposition of silane gas, etc., a thickness of 3,000 to 50 mm is formed on the entire surface to become a gate electrode.
00 Å of polycrystalline silicon is formed, and the polycrystalline silicon is etched using a normal photolithography process and CF4 gas, etc., to form the first gate electrode 51 and the second gate electrode 52, respectively. gate oxide film 4
selectively formed on 2.
【００２６】・図１（ｄ）参照
その後、前記ゲート電極をマスクとしたイオン注入によ
りＮ型単結晶シリコン層２にボロンを注入し、それぞれ
の領域にソース・ドレイン領域に不純物を導入する。- See FIG. 1(d) Thereafter, boron is implanted into the N-type single crystal silicon layer 2 by ion implantation using the gate electrode as a mask, and impurities are introduced into the source and drain regions of each region.
【００２７】・図２（ａ）参照
乾式あるいはＨＣｌ酸化により９００〜１０００度の温
度で、厚さ２０００〜３０００Åの酸化シリコン膜を全
面に成長させると同時に前記不純物導入層の活性化を行
う。Referring to FIG. 2(a), a silicon oxide film with a thickness of 2000 to 3000 Å is grown over the entire surface at a temperature of 900 to 1000 degrees by dry method or HCl oxidation, and at the same time the impurity-introduced layer is activated.
【００２８】・図２（ｂ）参照
ドライエッチングの際に基板１のシリコンが表出したこ
とを検出する装置であるエンド・ポイント・ディテクタ
を用いて、ＣＦ４ ガス等により基板１上全面の酸化シ
リコン膜を異方性エッチングする。ゲート酸化膜４１は
ゲート酸化膜４２よりも厚く形成してあるので、ゲート
酸化膜４２が除去された時点でエッチングは停止し、引
き続きゲート酸化膜４１が完全にエッチングされること
はなく、５００〜８００Å残る。このエッチングにより
酸化シリコン膜は３２００Å〜３３００Åエッチングさ
れる。・See FIG. 2(b) Using an end point detector, which is a device that detects when silicon on the substrate 1 is exposed during dry etching, silicon oxide on the entire surface of the substrate 1 is removed using CF4 gas or the like. Anisotropically etch the film. Since the gate oxide film 41 is formed thicker than the gate oxide film 42, the etching stops when the gate oxide film 42 is removed, and the gate oxide film 41 is not completely etched. 800 Å remains. By this etching, the silicon oxide film is etched by 3200 Å to 3300 Å.
【００２９】・図２（ｃ）参照
基板１上にチタンを蒸着し加熱することにより、チタン
層とシリコンの接する部分、すなわち多結晶シリコン５
１，５２上及び拡散層６２上にチタンシリサイド膜を形
成する。拡散層６１上にはゲート酸化膜４１があるので
この領域にはチタンシリサイド膜は形成されない。・FIG. 2(c) By depositing titanium on the reference substrate 1 and heating it, the portion where the titanium layer and silicon are in contact, that is, the polycrystalline silicon 5
A titanium silicide film is formed on the layers 1 and 52 and on the diffusion layer 62. Since the gate oxide film 41 is on the diffusion layer 61, no titanium silicide film is formed in this region.
【００３０】・図２（ｄ）参照
層間絶縁膜とするリンを含んだＣＶＤ法による酸化シリ
コン膜である酸化膜１０を基板１全面に形成する。次い
で１０００度まで加熱し、酸化膜１０を流動化させてそ
の表面を平坦化する。FIG. 2(d) An oxide film 10, which is a silicon oxide film containing phosphorus and formed by the CVD method, is formed on the entire surface of the substrate 1 as a reference interlayer insulating film. Next, the oxide film 10 is heated to 1000 degrees to fluidize it and flatten its surface.
【００３１】次いで、ドライエッチングにより多結晶シ
リコン５１，５２とＰ型拡散層６２の領域上の酸化膜１
０及びＰ型拡散層６１の領域上の酸化膜４１と酸化膜１
０にそれぞれ選択的にコンタクトホールを形成して、酸
化膜１０上の全面にアルミニウム層８を形成し、アルミ
ニウムを多結晶シリコン５１，５２及び拡散層６１，６
２にコンタクトさせた後、所望のパターンになるようフ
ォトエッチングとＢＣｌ３ 系ガスを用いたドライエッ
チによりアルミニウム層８をエッチングする。これで、
第一及び第二のトランジスタのソース・ドレイン電極及
び配線層が形成される。Next, the oxide film 1 on the regions of the polycrystalline silicon 51 and 52 and the P-type diffusion layer 62 is removed by dry etching.
Oxide film 41 and oxide film 1 on the regions of 0 and P type diffusion layers 61
Contact holes are selectively formed in each of the oxide film 10 and the aluminum layer 8 is formed on the entire surface of the oxide film 10, and the aluminum is formed on the polycrystalline silicon 51, 52 and the diffusion layers 61, 6.
After contacting the aluminum layer 2, the aluminum layer 8 is etched by photoetching and dry etching using a BCl3-based gas so as to form a desired pattern. with this,
Source/drain electrodes and wiring layers of the first and second transistors are formed.
【００３２】図２（ｄ）では、左側に高耐圧のトランジ
スタ、すなわちソース及びドレインが拡散層のみで形成
されている構造のトランジスタが形成され、右側に動作
速度の速いトランジスタであるメタルソースドレイン構
造のトランジスタが形成されている。In FIG. 2(d), a high-voltage transistor, that is, a transistor with a structure in which the source and drain are formed only by diffusion layers, is formed on the left, and a metal source-drain structure, which is a transistor with a high operating speed, is formed on the right. transistors are formed.
【００３３】以上、本発明の一実施例を説明したが、本
発明はこれに限らず、ウェル領域を２種のトランジスタ
領域に形成することは必ずしも必要ではなく、どちらか
一方のみでもよく、さらに両方ともウェル領域を形成し
なくてもよい。ウェル領域を形成しないときのソース，
ドレイン拡散層の導電型は基板１のそれに対して反対の
型になる。Although one embodiment of the present invention has been described above, the present invention is not limited to this, and it is not necessarily necessary to form the well region in two types of transistor regions, and it is also possible to form only one of the well regions. Neither of them may form a well region. Source when not forming well region,
The conductivity type of the drain diffusion layer is opposite to that of the substrate 1.
【００３４】また、配線金属層８はアルミニウム以外の
金属でも、異種の金属を重ねて形成し多層化してもよく
、メタルシリサイド膜を形成するための金属はチタンに
限らず、タングステンやコバルト等でもよく、ゲート電
極５１，５２は多結晶シリコンに限らず導電性の物質で
あれば他の材料でも適用することができる。Further, the wiring metal layer 8 may be made of a metal other than aluminum, or may be made of different metals stacked to form a multilayer structure, and the metal for forming the metal silicide film is not limited to titanium, but may also be tungsten, cobalt, etc. The gate electrodes 51 and 52 are not limited to polycrystalline silicon, but may be made of other conductive materials.
【００３５】さらに半導体基板１の導電型や、それに対
応する半導体層２及び拡散層の導電型が全て逆になって
も良いことは勿論である。Furthermore, it goes without saying that the conductivity type of the semiconductor substrate 1 and the conductivity types of the corresponding semiconductor layer 2 and diffusion layer may all be reversed.
【００３６】[0036]
【発明の効果】以上説明した様に、本発明によれば、高
耐圧のトランジスタのゲート酸化膜が高速動作用のトラ
ンジスタのそれよりも膜厚が厚いことを利用して、高速
動作用のトランジスタのソース，ドレイン不純物層上に
メタルシリサイド膜を形成する際、全面をエッチングし
て高耐圧のトランジスタのソース，ドレイン不純物層上
の酸化膜を残し、高速動作用のトランジスタの拡散層上
にのみメタルシリサイド膜を形成できるので、メタルシ
リサイド膜の不要な領域に形成されたメタルシリサイド
を除去するため工程を省くことができるので、製造工程
を短縮することができ、さらに、メタルシリサイド膜を
除去するために高耐圧トランジスタの不純物層上をエッ
チングしないので、エッチングの不完全による金属の残
留が全くなく、トランジスタの安定した特性を得ること
ができる。As explained above, according to the present invention, by utilizing the fact that the gate oxide film of a high-voltage transistor is thicker than that of a transistor for high-speed operation, When forming a metal silicide film on the source and drain impurity layers of a transistor, the entire surface is etched to leave an oxide film on the source and drain impurity layers of high-voltage transistors, and the metal silicide film is etched only on the diffusion layer of high-speed transistors. Since a silicide film can be formed, the process for removing metal silicide formed in unnecessary areas of the metal silicide film can be omitted, so the manufacturing process can be shortened. Since the impurity layer of the high voltage transistor is not etched, there is no remaining metal due to incomplete etching, and stable characteristics of the transistor can be obtained.
【００３７】従って、本発明は、高耐圧のトランジスタ
と高速動作用のトランジスタを同一基板上に有する半導
体装置の生産性の向上及び製造コストの低減及びトラン
ジスタの特性の安定化に寄与するところが大きい。Therefore, the present invention greatly contributes to improving the productivity of a semiconductor device having a high-voltage transistor and a high-speed operation transistor on the same substrate, reducing manufacturing costs, and stabilizing the characteristics of the transistor.
【図１】本発明の製造方法を示す図[Figure 1] Diagram showing the manufacturing method of the present invention
【図２】本発明の製造方法を示す図[Figure 2] Diagram showing the manufacturing method of the present invention
【図３】従来の製造方法を示す図[Figure 3] Diagram showing the conventional manufacturing method
１．半導体基板４１，４２．ゲート酸化膜５１，５２．
ゲート電極
６１，６２．不純物層1. Semiconductor substrates 41, 42. Gate oxide films 51, 52.
Gate electrodes 61, 62. impurity layer
Claims (1)
に第一の絶縁ゲート型トランジスタが、また、同一半導
体層（１）上の第二の領域（１２）に、そのソース・ド
レイン領域上にメタルシリサイド膜を有する第二の絶縁
ゲート型トランジスタが形成された半導体装置の製造方
法であって、前記第一の領域（１１）の表面上に第一の
ゲート絶縁膜（４１）を形成し、前記第二の領域（１２
）の表面上に、該第一のゲート絶縁膜（４１）よりも薄
い膜厚を有する第二のゲート絶縁膜（４２）を形成する
工程と、該第一のゲート絶縁膜（４１）上に第一のゲー
ト電極（５１）を、該第二のゲート絶縁膜（４２）上に
第二のゲート電極（５２）をそれぞれ選択的に形成する
工程と、前記半導体層（１）の前記第一の領域（１１）
に前記第一のトランジスタのソース，ドレイン領域とな
る第一の不純物層（６１）を、前記第二の領域（１２）
に前記第二のトランジスタのソース・ドレイン領域とな
る第二の不純物層（６２）をそれぞれ形成する工程と、
前記第一及び第二のゲート絶縁膜（４１，４２）をエッ
チングし、前記第一のゲート絶縁膜（４１）を残し、か
つ前記第二の絶縁膜（４２）を除去して、前記第二の不
純物層（６２）を表出させるとともに第一の不純物層は
表出させないようにする工程と、前記半導体層上全面に
金属層を形成した後、前記半導体層（１）と金属とを反
応させ、前記第二の不純物層（６２）上にメタルシリサ
イド膜（７３，７４）を選択的に形成する工程と、前記
メタルシリサイド膜以外の前記金属層を除去し、全面に
絶縁膜（１０）を形成し、前記第一の不純物層（６１）
上のゲート絶縁膜（４１）と絶縁膜（１０）及び前記第
二の不純物層（６２）上の絶縁膜（１０）にコンタクト
ホールを形成する工程と、前記第一の不純物層（６１）
上及び前記メタルシリサイド膜（７３，７４）上にそれ
ぞれソース及びドレイン電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。[Claim 1] First region (11) of semiconductor layer (1)
A first insulated gate transistor is formed in the second region (12) on the same semiconductor layer (1), and a second insulated gate transistor having a metal silicide film on the source/drain region is formed in the second region (12) on the same semiconductor layer (1). A first gate insulating film (41) is formed on the surface of the first region (11), and a first gate insulating film (41) is formed on the surface of the second region (12).
), forming a second gate insulating film (42) having a thinner film thickness than the first gate insulating film (41); selectively forming a first gate electrode (51) on the second gate insulating film (42), and forming the first gate electrode (52) on the semiconductor layer (1). area (11)
A first impurity layer (61) which becomes the source and drain regions of the first transistor is added to the second region (12).
forming second impurity layers (62) that will become source and drain regions of the second transistor, respectively;
The first and second gate insulating films (41, 42) are etched, leaving the first gate insulating film (41) and removing the second insulating film (42). A step of exposing the first impurity layer (62) and not exposing the first impurity layer, and after forming a metal layer on the entire surface of the semiconductor layer, reacting the semiconductor layer (1) with the metal. and selectively forming metal silicide films (73, 74) on the second impurity layer (62), removing the metal layer other than the metal silicide film, and forming an insulating film (10) on the entire surface. forming the first impurity layer (61).
a step of forming a contact hole in the upper gate insulating film (41) and the insulating film (10) and the insulating film (10) on the second impurity layer (62); and a step of forming a contact hole in the first impurity layer (61).
A method for manufacturing a semiconductor device, comprising the step of forming source and drain electrodes on the metal silicide film (73, 74), respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049979A JPH04286155A (en) | 1991-03-15 | 1991-03-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049979A JPH04286155A (en) | 1991-03-15 | 1991-03-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286155A true JPH04286155A (en) | 1992-10-12 |
Family
ID=12846137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049979A Withdrawn JPH04286155A (en) | 1991-03-15 | 1991-03-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286155A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009277A (en) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | Offset gate type fet and semiconductor device |
-
1991
- 1991-03-15 JP JP3049979A patent/JPH04286155A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009277A (en) * | 2000-06-20 | 2002-01-11 | Oki Electric Ind Co Ltd | Offset gate type fet and semiconductor device |
| JP4577948B2 (en) * | 2000-06-20 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | Offset gate field effect transistor |
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