JPH04280319A - 多入力減算装置 - Google Patents
多入力減算装置Info
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- JPH04280319A JPH04280319A JP9143358A JP4335891A JPH04280319A JP H04280319 A JPH04280319 A JP H04280319A JP 9143358 A JP9143358 A JP 9143358A JP 4335891 A JP4335891 A JP 4335891A JP H04280319 A JPH04280319 A JP H04280319A
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- 230000000295 complement effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、情報処理装置等に適用
され、1つの2進被減数から複数の2進減数を減算する
ための多入力減算装置に関するものである。
され、1つの2進被減数から複数の2進減数を減算する
ための多入力減算装置に関するものである。
【0002】
【従来の技術】近年、信号処理プロセッサや大規模数値
計算を処理する汎用計算機において高速な浮動小数点演
算部が求められている。一例として、四則演算の内除算
もしくは乗算を高速化し且つハードウェア量と面積を削
減するためには、高基数演算アルゴリズムを採用する方
法が現在のところ最も効果的であり、最も実現が容易で
ある。このような要求を背景として、より優れた多入力
加減算装置が必要とされ、特に除算漸化式演算装置等に
おいて1つの被減数から複数の減数を減算する多入力減
算装置の高速化および構成の簡素化が求められている。
計算を処理する汎用計算機において高速な浮動小数点演
算部が求められている。一例として、四則演算の内除算
もしくは乗算を高速化し且つハードウェア量と面積を削
減するためには、高基数演算アルゴリズムを採用する方
法が現在のところ最も効果的であり、最も実現が容易で
ある。このような要求を背景として、より優れた多入力
加減算装置が必要とされ、特に除算漸化式演算装置等に
おいて1つの被減数から複数の減数を減算する多入力減
算装置の高速化および構成の簡素化が求められている。
【0003】以下、従来の例として、1つの固定小数点
2進数Aと、3つの固定小数点2進数B〜Dとの加減算
、すなわち、A+(B+C)またはA−(B+C)を演
算する4入力加減算装置を図5に基づいて説明する。 なお以下の説明中で、固定小数点2進数A〜Dは符号な
し数表現あるいは2の補数表現のいずれかにより表現さ
れているとする。また、各固定小数点2進数B〜Dの全
ビットを反転させた反転数を、それぞれ、
2進数Aと、3つの固定小数点2進数B〜Dとの加減算
、すなわち、A+(B+C)またはA−(B+C)を演
算する4入力加減算装置を図5に基づいて説明する。 なお以下の説明中で、固定小数点2進数A〜Dは符号な
し数表現あるいは2の補数表現のいずれかにより表現さ
れているとする。また、各固定小数点2進数B〜Dの全
ビットを反転させた反転数を、それぞれ、
【0004】
【数1】
【0005】で表わす。図5は4入力加減算装置の構成
を示すブロック図である。図5中、301〜303はビ
ット反転手段で、固定小数点2進数B〜Dの全ビットを
図示しない制御信号に応じて反転させるか、またはその
ままで出力するものである。
を示すブロック図である。図5中、301〜303はビ
ット反転手段で、固定小数点2進数B〜Dの全ビットを
図示しない制御信号に応じて反転させるか、またはその
ままで出力するものである。
【0006】304は4入力加算手段で、固定小数点2
進数Aと、上記ビット反転手段301〜303の出力と
を同時に加算する4入力加算器である。このように構成
された4入力加減算装置では、下記表1および以下に示
すようにして、A+(B+C+D)またはA−(B+C
+D)の演算が行われる。
進数Aと、上記ビット反転手段301〜303の出力と
を同時に加算する4入力加算器である。このように構成
された4入力加減算装置では、下記表1および以下に示
すようにして、A+(B+C+D)またはA−(B+C
+D)の演算が行われる。
【0007】
【表1】
【0008】(a) A+(B+C+D)の演算を行
なう場合 ビット反転手段301〜303は、それぞれ、固定小数
点2進数B〜Dを素通しさせる。4入力加算手段304
は、固定小数点2進数Aと、上記ビット反転手段301
〜303から素通しで出力された固定小数点2進数B〜
Dとを同時に加算し、和を出力する。 (b) A−(B+C+D)の演算を行なう場合ビッ
ト反転手段301〜303は、それぞれ、固定小数点2
進数B〜Dをビット毎に反転し、固定小数点2進数
なう場合 ビット反転手段301〜303は、それぞれ、固定小数
点2進数B〜Dを素通しさせる。4入力加算手段304
は、固定小数点2進数Aと、上記ビット反転手段301
〜303から素通しで出力された固定小数点2進数B〜
Dとを同時に加算し、和を出力する。 (b) A−(B+C+D)の演算を行なう場合ビッ
ト反転手段301〜303は、それぞれ、固定小数点2
進数B〜Dをビット毎に反転し、固定小数点2進数
【0
009】
009】
【数2】
【0010】を出力する。4入力加算手段304は、固
定小数点2進数Aと、上記ビット反転手段301〜30
3から出力された固定小数点2進数
定小数点2進数Aと、上記ビット反転手段301〜30
3から出力された固定小数点2進数
【0011】
【数3】
【0012】と、最下位ビット、および最下位ビットよ
り1ビット上位のビットに対するキャリとしての1とを
同時に加算し、和を出力する。上記(b)の動作によっ
てA−(B+C+D)の演算結果が得られることは、以
下のようにして示される。すなわち、一般に、2の補数
表現で表わされた固定小数点2進数をZとすると、この
固定小数点2進数Zの符号を反転した−Zは、
り1ビット上位のビットに対するキャリとしての1とを
同時に加算し、和を出力する。上記(b)の動作によっ
てA−(B+C+D)の演算結果が得られることは、以
下のようにして示される。すなわち、一般に、2の補数
表現で表わされた固定小数点2進数をZとすると、この
固定小数点2進数Zの符号を反転した−Zは、
【001
3】
3】
【数4】
【0014】だから、A〜Dが2の補数表現で表わされ
た固定小数点2進数の場合には、
た固定小数点2進数の場合には、
【0015】
【数5】
【0016】また、固定小数点2進数A〜Dのいずれか
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより1ビット上位のビット位置に値
が0の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が0の符号ビットを付加することに
より、2の補数表現数として処理することができ、演算
結果は常に2の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張(その数が符号なし数表現数ならば0拡
張)すればよい。
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより1ビット上位のビット位置に値
が0の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が0の符号ビットを付加することに
より、2の補数表現数として処理することができ、演算
結果は常に2の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張(その数が符号なし数表現数ならば0拡
張)すればよい。
【0017】
【発明が解決しようとする課題】しかしながら、上記従
来の4入力加減算装置においては、固定小数点2進数B
〜Dの全ビットを反転させる3つのビット反転手段30
1〜303を必要とする。そのうえ、4入力加算手段3
04は、固定小数点2進数Aおよび上記ビット反転手段
301〜303の出力に加えて、最下位ビット、および
最下位ビットより1ビット上位のビットに対するキャリ
としての1とを同時に加算するように構成する必要があ
る。
来の4入力加減算装置においては、固定小数点2進数B
〜Dの全ビットを反転させる3つのビット反転手段30
1〜303を必要とする。そのうえ、4入力加算手段3
04は、固定小数点2進数Aおよび上記ビット反転手段
301〜303の出力に加えて、最下位ビット、および
最下位ビットより1ビット上位のビットに対するキャリ
としての1とを同時に加算するように構成する必要があ
る。
【0018】そのために、回路構成の複雑化およびハー
ドウェアの大規模化を招き、しかも、キャリの加算を行
うために処理速度の低下をも招くという問題点を有して
いた。また、さらに多くの固定小数点2進数に対して演
算を行う多入力加減算装置の場合、例えば固定小数点2
進数Xと、n個の固定小数点2進数Y1・Y2・Y3…
Ynとを加減算して{X±(Y1+Y2+Y3+‥‥+
Yn)}を求める多入力加減算装置の場合には、n個の
ビット反転手段を必要とするうえ、値nのキャリを加算
する必要があるため、ハードウェアの大規模化や処理速
度の低下等が一層顕著なものとなる。
ドウェアの大規模化を招き、しかも、キャリの加算を行
うために処理速度の低下をも招くという問題点を有して
いた。また、さらに多くの固定小数点2進数に対して演
算を行う多入力加減算装置の場合、例えば固定小数点2
進数Xと、n個の固定小数点2進数Y1・Y2・Y3…
Ynとを加減算して{X±(Y1+Y2+Y3+‥‥+
Yn)}を求める多入力加減算装置の場合には、n個の
ビット反転手段を必要とするうえ、値nのキャリを加算
する必要があるため、ハードウェアの大規模化や処理速
度の低下等が一層顕著なものとなる。
【0019】本発明は上記の点に鑑み、回路構成の簡素
化、ハードウェアの小規模化や、演算速度の向上等を図
り得る多入力減算装置の提供を目的としている。
化、ハードウェアの小規模化や、演算速度の向上等を図
り得る多入力減算装置の提供を目的としている。
【0020】
【課題を解決するための手段】上記目的を達成するため
、本発明は、1つの2進被減数から複数の2進減数を減
算する多入力減算装置において、前記被減数の全ビット
を反転させる被減数ビット反転手段と、前記被減数ビッ
ト反転手段の出力と、前記複数の減数とを加算する多入
力加算手段と、前記多入力加算手段の出力の全ビットを
反転させる和ビット反転手段とを備えたことを特徴とし
ている。
、本発明は、1つの2進被減数から複数の2進減数を減
算する多入力減算装置において、前記被減数の全ビット
を反転させる被減数ビット反転手段と、前記被減数ビッ
ト反転手段の出力と、前記複数の減数とを加算する多入
力加算手段と、前記多入力加算手段の出力の全ビットを
反転させる和ビット反転手段とを備えたことを特徴とし
ている。
【0021】
【作用】上記の構成により、被減数ビット反転手段は、
1つの2進被減数の全ビットを反転させ、多入力加算手
段は、上記被減数ビット反転手段の出力と、複数の2進
減数とを加算し、和ビット反転手段は、多入力加算手段
の出力の全ビットを反転させる。
1つの2進被減数の全ビットを反転させ、多入力加算手
段は、上記被減数ビット反転手段の出力と、複数の2進
減数とを加算し、和ビット反転手段は、多入力加算手段
の出力の全ビットを反転させる。
【0022】
【実施例】以下、本発明の一実施例として、1つの符合
なし数表現数あるいは2の補数表現数である固定小数点
2進数Aと、3つの符号なし数表現数あるいは2の補数
表現数である固定小数点2進数B〜Dとの加減算、すな
わち、A+(B+C)またはA−(B+C)を演算する
4入力加減算装置の例を図1および図2に基づいて説明
する。
なし数表現数あるいは2の補数表現数である固定小数点
2進数Aと、3つの符号なし数表現数あるいは2の補数
表現数である固定小数点2進数B〜Dとの加減算、すな
わち、A+(B+C)またはA−(B+C)を演算する
4入力加減算装置の例を図1および図2に基づいて説明
する。
【0023】図1は4入力加減算装置の構成を示すブロ
ック図である。図1中、101は被減数ビット反転手段
で、固定小数点2進数Aの全ビットを反転させるか、ま
たはそのままで出力するものである。102は4入力加
算手段で、上記被減数ビット反転手段101の出力と、
固定小数点2進数B〜Dとを同時に加算するものである
。
ック図である。図1中、101は被減数ビット反転手段
で、固定小数点2進数Aの全ビットを反転させるか、ま
たはそのままで出力するものである。102は4入力加
算手段で、上記被減数ビット反転手段101の出力と、
固定小数点2進数B〜Dとを同時に加算するものである
。
【0024】103は和ビット反転手段で、前記4入力
加算手段102で求めた和の全ビットを反転させるか、
またはそのままで出力するものである。上記被減数ビッ
ト反転手段101および和ビット反転手段103は、よ
り詳しくは、例えば図2に示すようにビット数分のXO
R回路110…が設けられて構成され、制御信号が”L
”レベルのときに、入力された信号をそのまま出力する
一方、”H”レベルのときに、入力された信号を反転さ
せて出力するようになっている。
加算手段102で求めた和の全ビットを反転させるか、
またはそのままで出力するものである。上記被減数ビッ
ト反転手段101および和ビット反転手段103は、よ
り詳しくは、例えば図2に示すようにビット数分のXO
R回路110…が設けられて構成され、制御信号が”L
”レベルのときに、入力された信号をそのまま出力する
一方、”H”レベルのときに、入力された信号を反転さ
せて出力するようになっている。
【0025】上記の構成において、4入力加減算装置で
は、下記表2および以下に示すようにして、A+(B+
C+D)またはA−(B+C+D)の演算が行われる。
は、下記表2および以下に示すようにして、A+(B+
C+D)またはA−(B+C+D)の演算が行われる。
【0026】
【表2】
【0027】(a) A+(B+C+D)の演算を行
なう場合 被減数ビット反転手段101は、固定小数点2進数Aを
素通しさせる。4入力加算手段102は、上記被減数ビ
ット反転手段101から素通しで出力された固定小数点
2進数Aと、固定小数点2進数B〜Dとを同時に加算し
、和を出力する。和ビット反転手段103はこの和を素
通しさせる。 (b) A−(B+C+D)の演算を行なう場合被減
数ビット反転手段101は、固定小数点2進数Aをビッ
ト毎に反転する。4入力加算手段102は、上記被減数
ビット反転手段101から出力された固定小数点2進数
なう場合 被減数ビット反転手段101は、固定小数点2進数Aを
素通しさせる。4入力加算手段102は、上記被減数ビ
ット反転手段101から素通しで出力された固定小数点
2進数Aと、固定小数点2進数B〜Dとを同時に加算し
、和を出力する。和ビット反転手段103はこの和を素
通しさせる。 (b) A−(B+C+D)の演算を行なう場合被減
数ビット反転手段101は、固定小数点2進数Aをビッ
ト毎に反転する。4入力加算手段102は、上記被減数
ビット反転手段101から出力された固定小数点2進数
【0028】
【数6】
【0029】と、固定小数点2進数B〜Dとを同時に加
算し、和を出力する。和ビット反転手段103はこの和
をビット毎に反転する。上記(b)の動作によってA−
(B+C+D)の演算結果が得られることは、以下のよ
うにして示される。すなわち、前記(数4)に示したよ
うに、
算し、和を出力する。和ビット反転手段103はこの和
をビット毎に反転する。上記(b)の動作によってA−
(B+C+D)の演算結果が得られることは、以下のよ
うにして示される。すなわち、前記(数4)に示したよ
うに、
【0030】
【数7】
【0031】だから、一般に、被減数をX、減数をYと
すると、
すると、
【0032】
【数8】
【0033】従って、
【0034】
【数9】
【0035】また、固定小数点2進数A〜Dのいずれか
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより1ビット上位のビット位置に値
が0の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が0の符号ビットを付加することに
より、2の補数表現数として処理することができ、演算
結果は常に2の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張(その数が符号なし数表現数ならば0拡
張)すればよい。
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより1ビット上位のビット位置に値
が0の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が0の符号ビットを付加することに
より、2の補数表現数として処理することができ、演算
結果は常に2の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張(その数が符号なし数表現数ならば0拡
張)すればよい。
【0036】次に、本発明の適用された多入力加減算装
置が、除算漸化式演算装置に用いられた例を図3および
図4に基づいて説明する。ここで、多入力加減算装置と
しては、3入力のものが用いられる例を示す。この除算
漸化式演算装置は、基数4の高基数除算(SRT除算)
において部分剰余を求める典型的な漸化式
置が、除算漸化式演算装置に用いられた例を図3および
図4に基づいて説明する。ここで、多入力加減算装置と
しては、3入力のものが用いられる例を示す。この除算
漸化式演算装置は、基数4の高基数除算(SRT除算)
において部分剰余を求める典型的な漸化式
【0037】
【数10】
【0038】を演算する装置、すなわち、2進数におけ
る2桁ごとに、順次商ディジットを求めて部分剰余を算
出する装置である。ここで、
る2桁ごとに、順次商ディジットを求めて部分剰余を算
出する装置である。ここで、
【0039】
【数11】
【0040】はi番目の除算ステップにおける部分剰余
、qi は−3,−2,−1,0,1,2,3のうちの
いずれかの値をとるi番目の除算ステップにおける商デ
ィジット、Dは除数である。図3は除算漸化式演算装置
の構成を示すブロック図である。図3において、201
は左2ビット論理シフト手段、202は左1ビット論理
シフト手段、203・204は0発生手段、205は3
入力加減算装置である。
、qi は−3,−2,−1,0,1,2,3のうちの
いずれかの値をとるi番目の除算ステップにおける商デ
ィジット、Dは除数である。図3は除算漸化式演算装置
の構成を示すブロック図である。図3において、201
は左2ビット論理シフト手段、202は左1ビット論理
シフト手段、203・204は0発生手段、205は3
入力加減算装置である。
【0041】上記0発生手段203・204は、より詳
しくは、例えば図4に示すようにビット数分のAND回
路210…が設けられて構成され、制御信号が”H”レ
ベルのときに、入力された信号をそのまま出力する一方
、”L”レベルのときに、入力された信号に係わらず、
すべてのビットに”L”レベルの信号を出力するように
なっている。
しくは、例えば図4に示すようにビット数分のAND回
路210…が設けられて構成され、制御信号が”H”レ
ベルのときに、入力された信号をそのまま出力する一方
、”L”レベルのときに、入力された信号に係わらず、
すべてのビットに”L”レベルの信号を出力するように
なっている。
【0042】次に、上記除算漸化式演算装置の動作を説
明する。下記表3は、i番目の除算ステップで決定され
た商ディジットqi の値に対応して、
明する。下記表3は、i番目の除算ステップで決定され
た商ディジットqi の値に対応して、
【0043】
【数12】
【0044】に加算(減算)する除数倍数、および0発
生手段203・204と3入力加減算装置205の動作
を示す。
生手段203・204と3入力加減算装置205の動作
を示す。
【0045】
【表3】
【0046】表3中、A±(B+C)はA+(B+C)
でもA−(B+C)でもよいことを表す。すなわち、例
えばqi =2の場合、0発生手段203は0を発生す
る一方、0発生手段204は左1ビット論理シフト手段
202からの出力、つまり2Dを素通しで出力し、3入
力加減算装置205は、3つの入力A,B,Cに対し減
算A−(B+C)を実行することにより、i+2番目の
除算ステップに用いられる部分剰余が算出される。
でもA−(B+C)でもよいことを表す。すなわち、例
えばqi =2の場合、0発生手段203は0を発生す
る一方、0発生手段204は左1ビット論理シフト手段
202からの出力、つまり2Dを素通しで出力し、3入
力加減算装置205は、3つの入力A,B,Cに対し減
算A−(B+C)を実行することにより、i+2番目の
除算ステップに用いられる部分剰余が算出される。
【0047】ここで、多入力加減算装置として、すべて
の減数がビット反転手段を介して多入力加算手段に入力
される従来の多入力加減算装置が用いられる場合には、
左1ビット論理シフト手段、0発生手段、ビット反転手
段、および多入力加算手段の動作遅延時間の合計が、除
算漸化式演算装置の動作遅延時間となる。これに対して
、本発明が適用された多入力加減算装置が用いられる場
合には、同様に、左1ビット論理シフト手段、0発生手
段、多入力加算手段、およびビット反転手段の動作遅延
時間の合計、または左1ビット論理シフト手段、ビット
反転手段、多入力加算手段、およびビット反転手段の動
作遅延時間の合計が、除算漸化式演算装置の動作遅延時
間となる。
の減数がビット反転手段を介して多入力加算手段に入力
される従来の多入力加減算装置が用いられる場合には、
左1ビット論理シフト手段、0発生手段、ビット反転手
段、および多入力加算手段の動作遅延時間の合計が、除
算漸化式演算装置の動作遅延時間となる。これに対して
、本発明が適用された多入力加減算装置が用いられる場
合には、同様に、左1ビット論理シフト手段、0発生手
段、多入力加算手段、およびビット反転手段の動作遅延
時間の合計、または左1ビット論理シフト手段、ビット
反転手段、多入力加算手段、およびビット反転手段の動
作遅延時間の合計が、除算漸化式演算装置の動作遅延時
間となる。
【0048】そして、ビット反転手段を構成するXOR
回路の遅延時間と0発生手段を構成するAND回路の遅
延時間とは、通常、同程度であるため、本発明が適用さ
れた多入力加減算装置が用いられる除算漸化式演算装置
の方が、多入力加減算装置においてキャリの加算を行わ
ない分、動作遅延時間が短縮される。また、多入力加減
算装置にキャリを加算するように構成する必要がなく、
さらに、多入力加減算装置の入力数に係わらずビット反
転手段を2つ備えるだけでよいので、ハードウェアの構
成が簡素化される。
回路の遅延時間と0発生手段を構成するAND回路の遅
延時間とは、通常、同程度であるため、本発明が適用さ
れた多入力加減算装置が用いられる除算漸化式演算装置
の方が、多入力加減算装置においてキャリの加算を行わ
ない分、動作遅延時間が短縮される。また、多入力加減
算装置にキャリを加算するように構成する必要がなく、
さらに、多入力加減算装置の入力数に係わらずビット反
転手段を2つ備えるだけでよいので、ハードウェアの構
成が簡素化される。
【0049】
【発明の効果】以上説明したように、本発明によれば、
1つの2進被減数の全ビットを反転させる被減数ビット
反転手段と、上記被減数ビット反転手段の出力と、複数
の2進減数とを加算する多入力加算手段と、上記多入力
加算手段の出力の全ビットを反転させる和ビット反転手
段とを備えていることにより、減数の数に係わらず、ビ
ット反転手段は2つだけ備えればよく、しかも、多入力
加減算手段は、被減数ビット反転手段の出力と、複数の
減数とだけを加算し得るように構成すればよいので、回
路構成の簡素化、ハードウェアの小規模化や、演算速度
の向上等を図ることができるという効果を奏する。
1つの2進被減数の全ビットを反転させる被減数ビット
反転手段と、上記被減数ビット反転手段の出力と、複数
の2進減数とを加算する多入力加算手段と、上記多入力
加算手段の出力の全ビットを反転させる和ビット反転手
段とを備えていることにより、減数の数に係わらず、ビ
ット反転手段は2つだけ備えればよく、しかも、多入力
加減算手段は、被減数ビット反転手段の出力と、複数の
減数とだけを加算し得るように構成すればよいので、回
路構成の簡素化、ハードウェアの小規模化や、演算速度
の向上等を図ることができるという効果を奏する。
【図1】本発明が適用された4入力加減算装置の構成を
示すブロック図である。
示すブロック図である。
【図2】被減数ビット反転手段101および和ビット反
転手段103の詳細な構成を示す回路図である。
転手段103の詳細な構成を示す回路図である。
【図3】本発明の適用された3入力加減算装置が用いら
れた除算漸化式演算装置の構成を示すブロック図である
。
れた除算漸化式演算装置の構成を示すブロック図である
。
【図4】0発生手段203・204の詳細な構成を示す
回路図である。
回路図である。
【図5】従来の4入力加減算装置の構成を示すブロック
図である。
図である。
101 被減数ビット反転手段
102 4入力加算手段
103 和ビット反転手段
205 3入力加減算装置
Claims (1)
- 【請求項1】 1つの2進被減数から複数の2進減数
を減算する多入力減算装置において、前記被減数の全ビ
ットを反転させる被減数ビット反転手段と、前記被減数
ビット反転手段の出力と、前記複数の減数とを加算する
多入力加算手段と、前記多入力加算手段の出力の全ビッ
トを反転させる和ビット反転手段とを備えたことを特徴
とする多入力減算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9143358A JPH04280319A (ja) | 1991-03-08 | 1991-03-08 | 多入力減算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9143358A JPH04280319A (ja) | 1991-03-08 | 1991-03-08 | 多入力減算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04280319A true JPH04280319A (ja) | 1992-10-06 |
Family
ID=12661631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9143358A Pending JPH04280319A (ja) | 1991-03-08 | 1991-03-08 | 多入力減算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04280319A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11294630B2 (en) | 2018-05-01 | 2022-04-05 | Fujitsu Limited | Adder-subtractor circuit and method of controlling adder-subtractor circuit |
-
1991
- 1991-03-08 JP JP9143358A patent/JPH04280319A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11294630B2 (en) | 2018-05-01 | 2022-04-05 | Fujitsu Limited | Adder-subtractor circuit and method of controlling adder-subtractor circuit |
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