JPH04280319A - 多入力減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置等に適用
され、１つの２進被減数から複数の２進減数を減算する
ための多入力減算装置に関するものである。

【０００２】

【従来の技術】近年、信号処理プロセッサや大規模数値
計算を処理する汎用計算機において高速な浮動小数点演
算部が求められている。一例として、四則演算の内除算
もしくは乗算を高速化し且つハードウェア量と面積を削
減するためには、高基数演算アルゴリズムを採用する方
法が現在のところ最も効果的であり、最も実現が容易で
ある。このような要求を背景として、より優れた多入力
加減算装置が必要とされ、特に除算漸化式演算装置等に
おいて１つの被減数から複数の減数を減算する多入力減
算装置の高速化および構成の簡素化が求められている。

【０００３】以下、従来の例として、１つの固定小数点
２進数Ａと、３つの固定小数点２進数Ｂ〜Ｄとの加減算
、すなわち、Ａ＋（Ｂ＋Ｃ）またはＡ−（Ｂ＋Ｃ）を演
算する４入力加減算装置を図５に基づいて説明する。 なお以下の説明中で、固定小数点２進数Ａ〜Ｄは符号な
し数表現あるいは２の補数表現のいずれかにより表現さ
れているとする。また、各固定小数点２進数Ｂ〜Ｄの全
ビットを反転させた反転数を、それぞれ、

【０００４】

【数１】

【０００５】で表わす。図５は４入力加減算装置の構成
を示すブロック図である。図５中、３０１〜３０３はビ
ット反転手段で、固定小数点２進数Ｂ〜Ｄの全ビットを
図示しない制御信号に応じて反転させるか、またはその
ままで出力するものである。

【０００６】３０４は４入力加算手段で、固定小数点２
進数Ａと、上記ビット反転手段３０１〜３０３の出力と
を同時に加算する４入力加算器である。このように構成
された４入力加減算装置では、下記表１および以下に示
すようにして、Ａ＋（Ｂ＋Ｃ＋Ｄ）またはＡ−（Ｂ＋Ｃ
＋Ｄ）の演算が行われる。

【０００７】

【表１】

【０００８】（ａ）　　Ａ＋（Ｂ＋Ｃ＋Ｄ）の演算を行
なう場合 ビット反転手段３０１〜３０３は、それぞれ、固定小数
点２進数Ｂ〜Ｄを素通しさせる。４入力加算手段３０４
は、固定小数点２進数Ａと、上記ビット反転手段３０１
〜３０３から素通しで出力された固定小数点２進数Ｂ〜
Ｄとを同時に加算し、和を出力する。 （ｂ）　　Ａ−（Ｂ＋Ｃ＋Ｄ）の演算を行なう場合ビッ
ト反転手段３０１〜３０３は、それぞれ、固定小数点２
進数Ｂ〜Ｄをビット毎に反転し、固定小数点２進数

【０
００９】

【数２】

【００１０】を出力する。４入力加算手段３０４は、固
定小数点２進数Ａと、上記ビット反転手段３０１〜３０
３から出力された固定小数点２進数

【００１１】

【数３】

【００１２】と、最下位ビット、および最下位ビットよ
り１ビット上位のビットに対するキャリとしての１とを
同時に加算し、和を出力する。上記（ｂ）の動作によっ
てＡ−（Ｂ＋Ｃ＋Ｄ）の演算結果が得られることは、以
下のようにして示される。すなわち、一般に、２の補数
表現で表わされた固定小数点２進数をＺとすると、この
固定小数点２進数Ｚの符号を反転した−Ｚは、

【００１
３】

【数４】

【００１４】だから、Ａ〜Ｄが２の補数表現で表わされ
た固定小数点２進数の場合には、

【００１５】

【数５】

【００１６】また、固定小数点２進数Ａ〜Ｄのいずれか
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより１ビット上位のビット位置に値
が０の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が０の符号ビットを付加することに
より、２の補数表現数として処理することができ、演算
結果は常に２の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張（その数が符号なし数表現数ならば０拡
張）すればよい。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の４入力加減算装置においては、固定小数点２進数Ｂ
〜Ｄの全ビットを反転させる３つのビット反転手段３０
１〜３０３を必要とする。そのうえ、４入力加算手段３
０４は、固定小数点２進数Ａおよび上記ビット反転手段
３０１〜３０３の出力に加えて、最下位ビット、および
最下位ビットより１ビット上位のビットに対するキャリ
としての１とを同時に加算するように構成する必要があ
る。

【００１８】そのために、回路構成の複雑化およびハー
ドウェアの大規模化を招き、しかも、キャリの加算を行
うために処理速度の低下をも招くという問題点を有して
いた。また、さらに多くの固定小数点２進数に対して演
算を行う多入力加減算装置の場合、例えば固定小数点２
進数Ｘと、ｎ個の固定小数点２進数Ｙ１・Ｙ２・Ｙ３…
Ｙｎとを加減算して｛Ｘ±（Ｙ１＋Ｙ２＋Ｙ３＋‥‥＋
Ｙｎ）｝を求める多入力加減算装置の場合には、ｎ個の
ビット反転手段を必要とするうえ、値ｎのキャリを加算
する必要があるため、ハードウェアの大規模化や処理速
度の低下等が一層顕著なものとなる。

【００１９】本発明は上記の点に鑑み、回路構成の簡素
化、ハードウェアの小規模化や、演算速度の向上等を図
り得る多入力減算装置の提供を目的としている。

【００２０】

【課題を解決するための手段】上記目的を達成するため
、本発明は、１つの２進被減数から複数の２進減数を減
算する多入力減算装置において、前記被減数の全ビット
を反転させる被減数ビット反転手段と、前記被減数ビッ
ト反転手段の出力と、前記複数の減数とを加算する多入
力加算手段と、前記多入力加算手段の出力の全ビットを
反転させる和ビット反転手段とを備えたことを特徴とし
ている。

【００２１】

【作用】上記の構成により、被減数ビット反転手段は、
１つの２進被減数の全ビットを反転させ、多入力加算手
段は、上記被減数ビット反転手段の出力と、複数の２進
減数とを加算し、和ビット反転手段は、多入力加算手段
の出力の全ビットを反転させる。

【００２２】

【実施例】以下、本発明の一実施例として、１つの符合
なし数表現数あるいは２の補数表現数である固定小数点
２進数Ａと、３つの符号なし数表現数あるいは２の補数
表現数である固定小数点２進数Ｂ〜Ｄとの加減算、すな
わち、Ａ＋（Ｂ＋Ｃ）またはＡ−（Ｂ＋Ｃ）を演算する
４入力加減算装置の例を図１および図２に基づいて説明
する。

【００２３】図１は４入力加減算装置の構成を示すブロ
ック図である。図１中、１０１は被減数ビット反転手段
で、固定小数点２進数Ａの全ビットを反転させるか、ま
たはそのままで出力するものである。１０２は４入力加
算手段で、上記被減数ビット反転手段１０１の出力と、
固定小数点２進数Ｂ〜Ｄとを同時に加算するものである
。

【００２４】１０３は和ビット反転手段で、前記４入力
加算手段１０２で求めた和の全ビットを反転させるか、
またはそのままで出力するものである。上記被減数ビッ
ト反転手段１０１および和ビット反転手段１０３は、よ
り詳しくは、例えば図２に示すようにビット数分のＸＯ
Ｒ回路１１０…が設けられて構成され、制御信号が”Ｌ
”レベルのときに、入力された信号をそのまま出力する
一方、”Ｈ”レベルのときに、入力された信号を反転さ
せて出力するようになっている。

【００２５】上記の構成において、４入力加減算装置で
は、下記表２および以下に示すようにして、Ａ＋（Ｂ＋
Ｃ＋Ｄ）またはＡ−（Ｂ＋Ｃ＋Ｄ）の演算が行われる。

【００２６】

【表２】

【００２７】（ａ）　　Ａ＋（Ｂ＋Ｃ＋Ｄ）の演算を行
なう場合 被減数ビット反転手段１０１は、固定小数点２進数Ａを
素通しさせる。４入力加算手段１０２は、上記被減数ビ
ット反転手段１０１から素通しで出力された固定小数点
２進数Ａと、固定小数点２進数Ｂ〜Ｄとを同時に加算し
、和を出力する。和ビット反転手段１０３はこの和を素
通しさせる。 （ｂ）　　Ａ−（Ｂ＋Ｃ＋Ｄ）の演算を行なう場合被減
数ビット反転手段１０１は、固定小数点２進数Ａをビッ
ト毎に反転する。４入力加算手段１０２は、上記被減数
ビット反転手段１０１から出力された固定小数点２進数

【００２８】

【数６】

【００２９】と、固定小数点２進数Ｂ〜Ｄとを同時に加
算し、和を出力する。和ビット反転手段１０３はこの和
をビット毎に反転する。上記（ｂ）の動作によってＡ−
（Ｂ＋Ｃ＋Ｄ）の演算結果が得られることは、以下のよ
うにして示される。すなわち、前記（数４）に示したよ
うに、

【００３０】

【数７】

【００３１】だから、一般に、被減数をＸ、減数をＹと
すると、

【００３２】

【数８】

【００３３】従って、

【００３４】

【数９】

【００３５】また、固定小数点２進数Ａ〜Ｄのいずれか
、またはすべてが符号なし数表現数である場合には、そ
の数の最上位ビットより１ビット上位のビット位置に値
が０の符号ビットを付加して処理すればよい。すなわち
、符号なし数表現数はすべて正の数と仮定されているの
で、上記のように値が０の符号ビットを付加することに
より、２の補数表現数として処理することができ、演算
結果は常に２の補数表現数として得られる。なお、符号
なし数表現数に対し符号ビットを付加したことにより他
の被演算数よりビット長が長くなる場合には、その数を
適当に符号拡張（その数が符号なし数表現数ならば０拡
張）すればよい。

【００３６】次に、本発明の適用された多入力加減算装
置が、除算漸化式演算装置に用いられた例を図３および
図４に基づいて説明する。ここで、多入力加減算装置と
しては、３入力のものが用いられる例を示す。この除算
漸化式演算装置は、基数４の高基数除算（ＳＲＴ除算）
において部分剰余を求める典型的な漸化式

【００３７】

【数１０】

【００３８】を演算する装置、すなわち、２進数におけ
る２桁ごとに、順次商ディジットを求めて部分剰余を算
出する装置である。ここで、

【００３９】

【数１１】

【００４０】はｉ番目の除算ステップにおける部分剰余
、ｑｉ　は−３，−２，−１，０，１，２，３のうちの
いずれかの値をとるｉ番目の除算ステップにおける商デ
ィジット、Ｄは除数である。図３は除算漸化式演算装置
の構成を示すブロック図である。図３において、２０１
は左２ビット論理シフト手段、２０２は左１ビット論理
シフト手段、２０３・２０４は０発生手段、２０５は３
入力加減算装置である。

【００４１】上記０発生手段２０３・２０４は、より詳
しくは、例えば図４に示すようにビット数分のＡＮＤ回
路２１０…が設けられて構成され、制御信号が”Ｈ”レ
ベルのときに、入力された信号をそのまま出力する一方
、”Ｌ”レベルのときに、入力された信号に係わらず、
すべてのビットに”Ｌ”レベルの信号を出力するように
なっている。

【００４２】次に、上記除算漸化式演算装置の動作を説
明する。下記表３は、ｉ番目の除算ステップで決定され
た商ディジットｑｉ　の値に対応して、

【００４３】

【数１２】

【００４４】に加算（減算）する除数倍数、および０発
生手段２０３・２０４と３入力加減算装置２０５の動作
を示す。

【００４５】

【表３】

【００４６】表３中、Ａ±（Ｂ＋Ｃ）はＡ＋（Ｂ＋Ｃ）
でもＡ−（Ｂ＋Ｃ）でもよいことを表す。すなわち、例
えばｑｉ　＝２の場合、０発生手段２０３は０を発生す
る一方、０発生手段２０４は左１ビット論理シフト手段
２０２からの出力、つまり２Ｄを素通しで出力し、３入
力加減算装置２０５は、３つの入力Ａ，Ｂ，Ｃに対し減
算Ａ−（Ｂ＋Ｃ）を実行することにより、ｉ＋２番目の
除算ステップに用いられる部分剰余が算出される。

【００４７】ここで、多入力加減算装置として、すべて
の減数がビット反転手段を介して多入力加算手段に入力
される従来の多入力加減算装置が用いられる場合には、
左１ビット論理シフト手段、０発生手段、ビット反転手
段、および多入力加算手段の動作遅延時間の合計が、除
算漸化式演算装置の動作遅延時間となる。これに対して
、本発明が適用された多入力加減算装置が用いられる場
合には、同様に、左１ビット論理シフト手段、０発生手
段、多入力加算手段、およびビット反転手段の動作遅延
時間の合計、または左１ビット論理シフト手段、ビット
反転手段、多入力加算手段、およびビット反転手段の動
作遅延時間の合計が、除算漸化式演算装置の動作遅延時
間となる。

【００４８】そして、ビット反転手段を構成するＸＯＲ
回路の遅延時間と０発生手段を構成するＡＮＤ回路の遅
延時間とは、通常、同程度であるため、本発明が適用さ
れた多入力加減算装置が用いられる除算漸化式演算装置
の方が、多入力加減算装置においてキャリの加算を行わ
ない分、動作遅延時間が短縮される。また、多入力加減
算装置にキャリを加算するように構成する必要がなく、
さらに、多入力加減算装置の入力数に係わらずビット反
転手段を２つ備えるだけでよいので、ハードウェアの構
成が簡素化される。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
１つの２進被減数の全ビットを反転させる被減数ビット
反転手段と、上記被減数ビット反転手段の出力と、複数
の２進減数とを加算する多入力加算手段と、上記多入力
加算手段の出力の全ビットを反転させる和ビット反転手
段とを備えていることにより、減数の数に係わらず、ビ
ット反転手段は２つだけ備えればよく、しかも、多入力
加減算手段は、被減数ビット反転手段の出力と、複数の
減数とだけを加算し得るように構成すればよいので、回
路構成の簡素化、ハードウェアの小規模化や、演算速度
の向上等を図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明が適用された４入力加減算装置の構成を
示すブロック図である。

【図２】被減数ビット反転手段１０１および和ビット反
転手段１０３の詳細な構成を示す回路図である。

【図３】本発明の適用された３入力加減算装置が用いら
れた除算漸化式演算装置の構成を示すブロック図である
。

【図４】０発生手段２０３・２０４の詳細な構成を示す
回路図である。

【図５】従来の４入力加減算装置の構成を示すブロック
図である。

【符号の説明】

１０１　　　　被減数ビット反転手段 １０２　　　　４入力加算手段 １０３　　　　和ビット反転手段 ２０５　　　　３入力加減算装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　１つの２進被減数から複数の２進減数
   を減算する多入力減算装置において、前記被減数の全ビ
   ットを反転させる被減数ビット反転手段と、前記被減数
   ビット反転手段の出力と、前記複数の減数とを加算する
   多入力加算手段と、前記多入力加算手段の出力の全ビッ
   トを反転させる和ビット反転手段とを備えたことを特徴
   とする多入力減算装置。