JPH04278662A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はマルチプロセッサシステムに関し
、特に複数のマイクロプロセッサからなるマルチプロセ
ッサシステムにおける障害情報収集方式に関する。

【０００２】

【従来技術】従来、この種のマルチプロセッサシステム
においては、複数のマイクロプロセッサ間を接続する共
有バスを介してプロセッサ間通信によって障害情報を収
集している。あるいは、複数のマイクロプロセッサが共
有する共有メモリに割当てられた各マイクロプロセッサ
毎の障害情報収集用メモリから障害情報を読出すことに
よって障害情報を収集している。

【０００３】このような従来のマルチプロセッサシステ
ムでは、プロセッサ間通信によって障害情報を収集する
場合、障害情報収集の対象となったマイクロプロセッサ
がソフトウェアのバグなどで動作不能になると、該マイ
クロプロセッサの障害情報を収集することができないと
いう欠点がある。また、各マイクロプロセッサ毎に障害
情報収集用メモリを共有メモリに割当てた場合、マイク
ロプロセッサの数が増加すると、共有メモリのメモリ使
用効率が低下するという欠点がある。

【０００４】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、障害情報収集の対象とな
ったマイクロプロセッサがソフトウェアのバグなどで動
作不能になっても障害情報収集を可能とすることができ
、共有メモリのメモリ使用効率を向上させることができ
るマルチプロセッサシステムの提供を目的とする。

【０００５】

【発明の構成】本発明によるマルチプロセッサシステム
は、複数のプロセッサと、前記複数のプロセッサ各々に
共有される共有メモリとが共有バスを介して接続された
マルチプロセッサシステムであって、自プロセッサ内の
障害情報を格納する障害情報収集用メモリと、前記共有
バス上に出力されたアドレス情報が自プロセッサ以外の
他のプロセッサから前記共有メモリに予め設けられた特
定領域へのアクセスであるか否かを検出する検出手段と
、前記検出手段によって前記他のプロセッサから前記特
定領域へのアクセスが検出されたとき、前記共有バスを
前記障害情報収集用メモリに接続して前記障害情報収集
用メモリからの前記障害情報の読出しを可能とするよう
制御する制御手段とを前記複数のプロセッサ各々に設け
たことを特徴とする。

【０００６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、デコーダ１は共有バス１０
０　のコントロールバス１０１　とアドレスバス１０２
　とに接続され、障害情報収集用メモリ要求信号線１１
１およびＩ／Ｏポートアクセス要求信号線１１２　を介
してデバイス制御回路１０に接続されている。

【０００８】バッファ２は共有バス１００　のコントロ
ールバス１０１　とローカルコントロールバス１１６　
とに接続されている。バッファ３は共有バス１００　の
アドレスバス１０２　とローカルアドレスバス１１７　
とに接続されている。バッファ４は共有バス１００　の
データバス１０３　とローカルデータバス１１８　とに
接続されている。バッファ５はローカルアドレスバス１
１７　とＣＰＵアドレスバス１２０　とに接続されてい
る。バッファ６はローカルデータバス１１８　とＣＰＵ
データバス１２１　とに接続されている。これらバッフ
ァ２〜６は夫々バッファ制御線１１５　を介してデバイ
ス制御回路１０に接続されている。

【０００９】Ｉ／Ｏポート７はローカルデータバス１１
８　に接続され、障害情報収集用メモリアクセス許可信
号線１２３　およびＩ／Ｏポート許可信号線１２２　を
介してデバイス制御回路１０に接続されている。

【００１０】障害情報収集用メモリ８および専用メモリ
９は夫々ローカルアドレスバス１１７とローカルデータ
バス１１８　とに接続されいる。また、障害情報収集用
メモリ８は障害情報収集用メモリアクセス信号線１１３
　を介してデバイス制御回路１０に接続され、専用メモ
リ９は専用メモリアクセス信号線１１４　を介してデバ
イス制御回路１０に接続されている。

【００１１】デバイス制御回路１０はローカルコントロ
ールバス１１６　に接続され、ＣＰＵコントロールバス
１１９　およびＣＰＵアドレスバス１２０　を介してＣ
ＰＵ１１に接続されている。また、デバイス制御回路１
０はプロセッサ内部の各デバイスを制御し、バッファ制
御線１１５　を介して各バッファ２〜６を制御する。

【００１２】図２は本発明の一実施例のシステム構成を
示すブロック図である。図において、各プロセッサ１２
ａ〜１２ｃはコントロールバス１０１　とアドレスバス
１０２　とデータバス１０３　とからなる共有バス１０
０によって互い接続されており、また共有バス１００　
を介して共有メモリ１３に接続されている。尚、各プロ
セッサ１２ａ〜１２ｃは図１に示す構成となっており、
共有バス１００　のアドレスバス１０２　は２０ビット
幅のバスである。

【００１３】図３は図２のプロセッサ１２ａ〜１２ｃお
よび共有メモリ１３のアドレス空間を説明するための図
である。図において、プロセッサ１２ａはアドレス“０
００００”〜アドレス“ＦＦＦＦＦ　”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“０００００　”〜アドレス“４ＦＦＦＦ　”が
専用メモリ９ａに割当てられ、アドレス“５００００　
”〜アドレス“５ＦＦＦＦ　”が障害情報収集用メモリ
８ａに割当てられ、アドレス“６００００　”〜アドレ
ス“ＦＦＦＦＦ　”が共有メモリ１３に割当てられてい
る。

【００１４】また、プロセッサ１２ｂはアドレス“００
０００　”〜アドレス“ＦＦＦＦＦ　”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“０００００　”〜アドレス“３ＦＦＦＦ　”が
専用メモリ９ｂに割当てられ、アドレス“４００００　
”〜アドレス“５ＦＦＦＦ　”が障害情報収集用メモリ
８ｂに割当てられ、アドレス“６００００”〜アドレス
“ＦＦＦＦＦ　”が共有メモリ１３に割当てられている
。

【００１５】さらに、プロセッサ１２ｃはアドレス“０
００００　”〜アドレス“ＦＦＦＦＦ　”のアドレス空
間を参照することができる。このアドレス空間のうち、
アドレス“０００００”〜アドレス“４７ＦＦＦ　”が
専用メモリ９ｃに割当てられ、アドレス“４８０００　
”〜アドレス“５ＦＦＦＦ　”が障害情報収集用メモリ
８ｃに割当てられ、アドレス“６００００　”〜アドレ
ス“ＦＦＦＦＦ　”が共有メモリ１３に割当てられてい
る。ここで、共有メモリ１３のうち、各プロセッサ１２
ａ〜１２ｃの障害情報収集用メモリ８ａ〜８ｃの中の最
大のアドレス空間（アドレス“Ｅ００００　”〜アドレ
ス“ＦＦＦＦＦ　”）を空き領域１４とする。

【００１６】これら図１〜図３を用いて本発明の一実施
例の動作について説明する。プロセッサ１２ａがプロセ
ッサ１２ｂの障害情報を収集する場合、まずプロセッサ
１２ａはプロセッサ１２ｂのＩ／Ｏポート７に“１”を
書込む。すなわち、プロセッサ１２ｂの内部では、デコ
ーダ１が共有バス１００　のコントロールバス１０１　
およびアドレスバス１０２　を介して入力されたプロセ
ッサ１２ａからの信号をデコードする。デコーダ１はそ
のデコード結果からＩ／Ｏポート７への書込み動作と判
断すると、Ｉ／Ｏポートアクセス要求信号線１１２　を
介してＩ／Ｏポート７への書込み動作であることをデバ
イス制御回路１０に通知する。

【００１７】デバイス制御回路１０は各信号線を監視し
、Ｉ／Ｏポート７への書込みが可能であれば、Ｉ／Ｏポ
ート許可信号線１２２　を介してＩ／Ｏポート７にＩ／
Ｏポートアクセスを許可する。このとき同時に、デバイ
ス制御回路１０はバッファ制御線１１５　を介してバッ
ファ４を制御し、バッファ４を介して共有バス１００　
のデータバス１０３　にローカルデータバス１１８　を
接続する。これにより、Ｉ／Ｏポート７にはデータバス
１０３　およびローカルデータバス１１８　を介してプ
ロセッサ１２ａから“１”が書込まれる。

【００１８】Ｉ／Ｏポート７への書込みが完了すると、
デバイス制御回路１０はバッファ制御線１１５　を介し
てバッファ２を制御し、バッファ２を介してコントロー
ルバス１０１　にローカルコントロールバス１１６　を
接続する。これにより、デバイス制御回路１０はローカ
ルコントロールバス１１６およびコントロールバス１０
１　を介してプロセッサ１２ａに書込み完了を通知する
。同時に、デバイス制御回路１０はバッファ制御線１１
５　を介してバッファ４を制御してデータバス１０３　
とローカルデータバス１１８　との接続を切断する。尚
、デバイス制御回路１０はＩ／Ｏポート７への書込みが
不可能と判断すると、書込み動作可能となるまでＩ／Ｏ
ポート７への書込み動作を待たせる。

【００１９】Ｉ／Ｏポート７に“１”が書込まれると、
障害情報収集用メモリアクセス許可信号線１２３　を介
してＩ／Ｏポート７からデバイス制御回路１０に障害情
報収集用メモリ８へのアクセス許可が通知される。

【００２０】また、プロセッサ１２ａはプロセッサ１２
ｂからＩ／Ｏポート７への書込み完了が通知されると、
共有メモリ１３の空き領域１４からデータを読出すため
にコントロールバス１０１　およびアドレスバス１０２
　を介して共有メモリ１３の空き領域１４へのアクセス
要求を出力する。このとき、プロセッサ１２ｂの内部で
は、デコーダ１が共有バス１００　のコントロールバス
１０１　およびアドレスバス１０２　を介して入力され
たプロセッサ１２ａからの信号をデコードする。デコー
ダ１はそのデコード結果から共有メモリ１３の空き領域
１４への読出し動作と判断すると、障害情報収集用メモ
リ要求信号線１１１　を介して共有メモリ１３の空き領
域１４への読出し動作であることをデバイス制御回路１
０に通知する。

【００２１】デバイス制御回路１０は障害情報収集用メ
モリ要求信号線１１１を介してデコーダ１から入力され
る信号がアクティブになると、各信号線を監視し、障害
情報収集用メモリ８からの読出しが可能であれば、障害
情報収集用メモリアクセス信号線１１３　を介して障害
情報収集用メモリ８に出力する信号をアクティブにする
。このとき同時に、デバイス制御回路１０はバッファ制
御線１１５　を介してバッファ３，４を制御し、バッフ
ァ３を介して共有バス１００　のアドレスバス１０２　
にローカルアドレスバス１１７　を接続し、バッファ４
を介して共有バス１００　のデータバス１０３にローカ
ルデータバス１１８　を接続する。 これにより、障害情報収集用メモリ８に格納された障害
情報がローカルデータバス１１８　およびデータバス１
０３　を介してプロセッサ１２ａに送出される。

【００２２】プロセッサ１２ａはプロセッサ１２ｂの障
害情報収集用メモリ８ｂの内容を読む必要がなくなると
、上述の方法と同様にしてプロセッサ１２ｂのＩ／Ｏポ
ート７に“０”を書込んで、障害情報収集用メモリ８ｂ
を共有メモリ１３の空き領域１４から切離す。

【００２３】このように、各プロセッサ１２ａ〜１２ｃ
各々に、他のプロセッサからの制御によって読出し可能
な障害情報収集用メモリ８ａ〜８ｃを設けることによっ
て、障害情報収集の対象となったプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集が可
能となる。また、障害情報収集用メモリ８ａ〜８ｃを共
有メモリ１３の空き領域１４に割当てることによって、
共有メモリ１３のメモリ使用効率を向上させることがで
きる。

【００２４】

【発明の効果】以上説明したように本発明によれば、共
有バス上に出力されたアドレス情報が自プロセッサ以外
の他のプロセッサから共有メモリに予め設けられた特定
領域へのアクセスであることが検出されたとき、共有バ
スを自プロセッサ内の障害情報を格納する障害情報収集
用メモリに接続して障害情報収集用メモリからの障害情
報の読出しを可能とするようにすることによって、障害
情報収集の対象となったマイクロプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集を可
能とすることができ、共有メモリのメモリ使用効率を向
上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例のシステム構成を示すブロッ
ク図である。

【図３】図２のプロセッサおよび共有メモリのアドレス
空間を説明するための図である。

【符号の説明】

１　　デコーダ ２〜６　　バッファ ７　　Ｉ／Ｏポート ８　　障害情報収集用メモリ １０　　デバイス制御回路 １２ａ〜１２ｃ　　プロセッサ １３　　共有メモリ １４　　空き領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のプロセッサと、前記複数のプロ
   セッサ各々に共有される共有メモリとが共有バスを介し
   て接続されたマルチプロセッサシステムであって、自プ
   ロセッサ内の障害情報を格納する障害情報収集用メモリ
   と、前記共有バス上に出力されたアドレス情報が自プロ
   セッサ以外の他のプロセッサから前記共有メモリに予め
   設けられた特定領域へのアクセスであるか否かを検出す
   る検出手段と、前記検出手段によって前記他のプロセッ
   サから前記特定領域へのアクセスが検出されたとき、前
   記共有バスを前記障害情報収集用メモリに接続して前記
   障害情報収集用メモリからの前記障害情報の読出しを可
   能とするよう制御する制御手段とを前記複数のプロセッ
   サ各々に設けたことを特徴とするマルチプロセッサシス
   テム。