JPH04278662A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04278662A JPH04278662A JP3065538A JP6553891A JPH04278662A JP H04278662 A JPH04278662 A JP H04278662A JP 3065538 A JP3065538 A JP 3065538A JP 6553891 A JP6553891 A JP 6553891A JP H04278662 A JPH04278662 A JP H04278662A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- fault information
- processor
- shared
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000001514 detection method Methods 0.000 claims 1
- 239000000872 buffer Substances 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【技術分野】本発明はマルチプロセッサシステムに関し
、特に複数のマイクロプロセッサからなるマルチプロセ
ッサシステムにおける障害情報収集方式に関する。
、特に複数のマイクロプロセッサからなるマルチプロセ
ッサシステムにおける障害情報収集方式に関する。
【0002】
【従来技術】従来、この種のマルチプロセッサシステム
においては、複数のマイクロプロセッサ間を接続する共
有バスを介してプロセッサ間通信によって障害情報を収
集している。あるいは、複数のマイクロプロセッサが共
有する共有メモリに割当てられた各マイクロプロセッサ
毎の障害情報収集用メモリから障害情報を読出すことに
よって障害情報を収集している。
においては、複数のマイクロプロセッサ間を接続する共
有バスを介してプロセッサ間通信によって障害情報を収
集している。あるいは、複数のマイクロプロセッサが共
有する共有メモリに割当てられた各マイクロプロセッサ
毎の障害情報収集用メモリから障害情報を読出すことに
よって障害情報を収集している。
【0003】このような従来のマルチプロセッサシステ
ムでは、プロセッサ間通信によって障害情報を収集する
場合、障害情報収集の対象となったマイクロプロセッサ
がソフトウェアのバグなどで動作不能になると、該マイ
クロプロセッサの障害情報を収集することができないと
いう欠点がある。また、各マイクロプロセッサ毎に障害
情報収集用メモリを共有メモリに割当てた場合、マイク
ロプロセッサの数が増加すると、共有メモリのメモリ使
用効率が低下するという欠点がある。
ムでは、プロセッサ間通信によって障害情報を収集する
場合、障害情報収集の対象となったマイクロプロセッサ
がソフトウェアのバグなどで動作不能になると、該マイ
クロプロセッサの障害情報を収集することができないと
いう欠点がある。また、各マイクロプロセッサ毎に障害
情報収集用メモリを共有メモリに割当てた場合、マイク
ロプロセッサの数が増加すると、共有メモリのメモリ使
用効率が低下するという欠点がある。
【0004】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、障害情報収集の対象とな
ったマイクロプロセッサがソフトウェアのバグなどで動
作不能になっても障害情報収集を可能とすることができ
、共有メモリのメモリ使用効率を向上させることができ
るマルチプロセッサシステムの提供を目的とする。
を除去すべくなされたもので、障害情報収集の対象とな
ったマイクロプロセッサがソフトウェアのバグなどで動
作不能になっても障害情報収集を可能とすることができ
、共有メモリのメモリ使用効率を向上させることができ
るマルチプロセッサシステムの提供を目的とする。
【0005】
【発明の構成】本発明によるマルチプロセッサシステム
は、複数のプロセッサと、前記複数のプロセッサ各々に
共有される共有メモリとが共有バスを介して接続された
マルチプロセッサシステムであって、自プロセッサ内の
障害情報を格納する障害情報収集用メモリと、前記共有
バス上に出力されたアドレス情報が自プロセッサ以外の
他のプロセッサから前記共有メモリに予め設けられた特
定領域へのアクセスであるか否かを検出する検出手段と
、前記検出手段によって前記他のプロセッサから前記特
定領域へのアクセスが検出されたとき、前記共有バスを
前記障害情報収集用メモリに接続して前記障害情報収集
用メモリからの前記障害情報の読出しを可能とするよう
制御する制御手段とを前記複数のプロセッサ各々に設け
たことを特徴とする。
は、複数のプロセッサと、前記複数のプロセッサ各々に
共有される共有メモリとが共有バスを介して接続された
マルチプロセッサシステムであって、自プロセッサ内の
障害情報を格納する障害情報収集用メモリと、前記共有
バス上に出力されたアドレス情報が自プロセッサ以外の
他のプロセッサから前記共有メモリに予め設けられた特
定領域へのアクセスであるか否かを検出する検出手段と
、前記検出手段によって前記他のプロセッサから前記特
定領域へのアクセスが検出されたとき、前記共有バスを
前記障害情報収集用メモリに接続して前記障害情報収集
用メモリからの前記障害情報の読出しを可能とするよう
制御する制御手段とを前記複数のプロセッサ各々に設け
たことを特徴とする。
【0006】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【0007】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、デコーダ1は共有バス10
0 のコントロールバス101 とアドレスバス102
とに接続され、障害情報収集用メモリ要求信号線11
1およびI/Oポートアクセス要求信号線112 を介
してデバイス制御回路10に接続されている。
ック図である。図において、デコーダ1は共有バス10
0 のコントロールバス101 とアドレスバス102
とに接続され、障害情報収集用メモリ要求信号線11
1およびI/Oポートアクセス要求信号線112 を介
してデバイス制御回路10に接続されている。
【0008】バッファ2は共有バス100 のコントロ
ールバス101 とローカルコントロールバス116
とに接続されている。バッファ3は共有バス100 の
アドレスバス102 とローカルアドレスバス117
とに接続されている。バッファ4は共有バス100 の
データバス103 とローカルデータバス118 とに
接続されている。バッファ5はローカルアドレスバス1
17 とCPUアドレスバス120 とに接続されてい
る。バッファ6はローカルデータバス118 とCPU
データバス121 とに接続されている。これらバッフ
ァ2〜6は夫々バッファ制御線115 を介してデバイ
ス制御回路10に接続されている。
ールバス101 とローカルコントロールバス116
とに接続されている。バッファ3は共有バス100 の
アドレスバス102 とローカルアドレスバス117
とに接続されている。バッファ4は共有バス100 の
データバス103 とローカルデータバス118 とに
接続されている。バッファ5はローカルアドレスバス1
17 とCPUアドレスバス120 とに接続されてい
る。バッファ6はローカルデータバス118 とCPU
データバス121 とに接続されている。これらバッフ
ァ2〜6は夫々バッファ制御線115 を介してデバイ
ス制御回路10に接続されている。
【0009】I/Oポート7はローカルデータバス11
8 に接続され、障害情報収集用メモリアクセス許可信
号線123 およびI/Oポート許可信号線122 を
介してデバイス制御回路10に接続されている。
8 に接続され、障害情報収集用メモリアクセス許可信
号線123 およびI/Oポート許可信号線122 を
介してデバイス制御回路10に接続されている。
【0010】障害情報収集用メモリ8および専用メモリ
9は夫々ローカルアドレスバス117とローカルデータ
バス118 とに接続されいる。また、障害情報収集用
メモリ8は障害情報収集用メモリアクセス信号線113
を介してデバイス制御回路10に接続され、専用メモ
リ9は専用メモリアクセス信号線114 を介してデバ
イス制御回路10に接続されている。
9は夫々ローカルアドレスバス117とローカルデータ
バス118 とに接続されいる。また、障害情報収集用
メモリ8は障害情報収集用メモリアクセス信号線113
を介してデバイス制御回路10に接続され、専用メモ
リ9は専用メモリアクセス信号線114 を介してデバ
イス制御回路10に接続されている。
【0011】デバイス制御回路10はローカルコントロ
ールバス116 に接続され、CPUコントロールバス
119 およびCPUアドレスバス120 を介してC
PU11に接続されている。また、デバイス制御回路1
0はプロセッサ内部の各デバイスを制御し、バッファ制
御線115 を介して各バッファ2〜6を制御する。
ールバス116 に接続され、CPUコントロールバス
119 およびCPUアドレスバス120 を介してC
PU11に接続されている。また、デバイス制御回路1
0はプロセッサ内部の各デバイスを制御し、バッファ制
御線115 を介して各バッファ2〜6を制御する。
【0012】図2は本発明の一実施例のシステム構成を
示すブロック図である。図において、各プロセッサ12
a〜12cはコントロールバス101 とアドレスバス
102 とデータバス103 とからなる共有バス10
0によって互い接続されており、また共有バス100
を介して共有メモリ13に接続されている。尚、各プロ
セッサ12a〜12cは図1に示す構成となっており、
共有バス100 のアドレスバス102 は20ビット
幅のバスである。
示すブロック図である。図において、各プロセッサ12
a〜12cはコントロールバス101 とアドレスバス
102 とデータバス103 とからなる共有バス10
0によって互い接続されており、また共有バス100
を介して共有メモリ13に接続されている。尚、各プロ
セッサ12a〜12cは図1に示す構成となっており、
共有バス100 のアドレスバス102 は20ビット
幅のバスである。
【0013】図3は図2のプロセッサ12a〜12cお
よび共有メモリ13のアドレス空間を説明するための図
である。図において、プロセッサ12aはアドレス“0
0000”〜アドレス“FFFFF ”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“00000 ”〜アドレス“4FFFF ”が
専用メモリ9aに割当てられ、アドレス“50000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8aに割当てられ、アドレス“60000 ”〜アドレ
ス“FFFFF ”が共有メモリ13に割当てられてい
る。
よび共有メモリ13のアドレス空間を説明するための図
である。図において、プロセッサ12aはアドレス“0
0000”〜アドレス“FFFFF ”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“00000 ”〜アドレス“4FFFF ”が
専用メモリ9aに割当てられ、アドレス“50000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8aに割当てられ、アドレス“60000 ”〜アドレ
ス“FFFFF ”が共有メモリ13に割当てられてい
る。
【0014】また、プロセッサ12bはアドレス“00
000 ”〜アドレス“FFFFF ”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“00000 ”〜アドレス“3FFFF ”が
専用メモリ9bに割当てられ、アドレス“40000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8bに割当てられ、アドレス“60000”〜アドレス
“FFFFF ”が共有メモリ13に割当てられている
。
000 ”〜アドレス“FFFFF ”のアドレス空間
を参照することができる。このアドレス空間のうち、ア
ドレス“00000 ”〜アドレス“3FFFF ”が
専用メモリ9bに割当てられ、アドレス“40000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8bに割当てられ、アドレス“60000”〜アドレス
“FFFFF ”が共有メモリ13に割当てられている
。
【0015】さらに、プロセッサ12cはアドレス“0
0000 ”〜アドレス“FFFFF ”のアドレス空
間を参照することができる。このアドレス空間のうち、
アドレス“00000”〜アドレス“47FFF ”が
専用メモリ9cに割当てられ、アドレス“48000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8cに割当てられ、アドレス“60000 ”〜アドレ
ス“FFFFF ”が共有メモリ13に割当てられてい
る。ここで、共有メモリ13のうち、各プロセッサ12
a〜12cの障害情報収集用メモリ8a〜8cの中の最
大のアドレス空間(アドレス“E0000 ”〜アドレ
ス“FFFFF ”)を空き領域14とする。
0000 ”〜アドレス“FFFFF ”のアドレス空
間を参照することができる。このアドレス空間のうち、
アドレス“00000”〜アドレス“47FFF ”が
専用メモリ9cに割当てられ、アドレス“48000
”〜アドレス“5FFFF ”が障害情報収集用メモリ
8cに割当てられ、アドレス“60000 ”〜アドレ
ス“FFFFF ”が共有メモリ13に割当てられてい
る。ここで、共有メモリ13のうち、各プロセッサ12
a〜12cの障害情報収集用メモリ8a〜8cの中の最
大のアドレス空間(アドレス“E0000 ”〜アドレ
ス“FFFFF ”)を空き領域14とする。
【0016】これら図1〜図3を用いて本発明の一実施
例の動作について説明する。プロセッサ12aがプロセ
ッサ12bの障害情報を収集する場合、まずプロセッサ
12aはプロセッサ12bのI/Oポート7に“1”を
書込む。すなわち、プロセッサ12bの内部では、デコ
ーダ1が共有バス100 のコントロールバス101
およびアドレスバス102 を介して入力されたプロセ
ッサ12aからの信号をデコードする。デコーダ1はそ
のデコード結果からI/Oポート7への書込み動作と判
断すると、I/Oポートアクセス要求信号線112 を
介してI/Oポート7への書込み動作であることをデバ
イス制御回路10に通知する。
例の動作について説明する。プロセッサ12aがプロセ
ッサ12bの障害情報を収集する場合、まずプロセッサ
12aはプロセッサ12bのI/Oポート7に“1”を
書込む。すなわち、プロセッサ12bの内部では、デコ
ーダ1が共有バス100 のコントロールバス101
およびアドレスバス102 を介して入力されたプロセ
ッサ12aからの信号をデコードする。デコーダ1はそ
のデコード結果からI/Oポート7への書込み動作と判
断すると、I/Oポートアクセス要求信号線112 を
介してI/Oポート7への書込み動作であることをデバ
イス制御回路10に通知する。
【0017】デバイス制御回路10は各信号線を監視し
、I/Oポート7への書込みが可能であれば、I/Oポ
ート許可信号線122 を介してI/Oポート7にI/
Oポートアクセスを許可する。このとき同時に、デバイ
ス制御回路10はバッファ制御線115 を介してバッ
ファ4を制御し、バッファ4を介して共有バス100
のデータバス103 にローカルデータバス118 を
接続する。これにより、I/Oポート7にはデータバス
103 およびローカルデータバス118 を介してプ
ロセッサ12aから“1”が書込まれる。
、I/Oポート7への書込みが可能であれば、I/Oポ
ート許可信号線122 を介してI/Oポート7にI/
Oポートアクセスを許可する。このとき同時に、デバイ
ス制御回路10はバッファ制御線115 を介してバッ
ファ4を制御し、バッファ4を介して共有バス100
のデータバス103 にローカルデータバス118 を
接続する。これにより、I/Oポート7にはデータバス
103 およびローカルデータバス118 を介してプ
ロセッサ12aから“1”が書込まれる。
【0018】I/Oポート7への書込みが完了すると、
デバイス制御回路10はバッファ制御線115 を介し
てバッファ2を制御し、バッファ2を介してコントロー
ルバス101 にローカルコントロールバス116 を
接続する。これにより、デバイス制御回路10はローカ
ルコントロールバス116およびコントロールバス10
1 を介してプロセッサ12aに書込み完了を通知する
。同時に、デバイス制御回路10はバッファ制御線11
5 を介してバッファ4を制御してデータバス103
とローカルデータバス118 との接続を切断する。尚
、デバイス制御回路10はI/Oポート7への書込みが
不可能と判断すると、書込み動作可能となるまでI/O
ポート7への書込み動作を待たせる。
デバイス制御回路10はバッファ制御線115 を介し
てバッファ2を制御し、バッファ2を介してコントロー
ルバス101 にローカルコントロールバス116 を
接続する。これにより、デバイス制御回路10はローカ
ルコントロールバス116およびコントロールバス10
1 を介してプロセッサ12aに書込み完了を通知する
。同時に、デバイス制御回路10はバッファ制御線11
5 を介してバッファ4を制御してデータバス103
とローカルデータバス118 との接続を切断する。尚
、デバイス制御回路10はI/Oポート7への書込みが
不可能と判断すると、書込み動作可能となるまでI/O
ポート7への書込み動作を待たせる。
【0019】I/Oポート7に“1”が書込まれると、
障害情報収集用メモリアクセス許可信号線123 を介
してI/Oポート7からデバイス制御回路10に障害情
報収集用メモリ8へのアクセス許可が通知される。
障害情報収集用メモリアクセス許可信号線123 を介
してI/Oポート7からデバイス制御回路10に障害情
報収集用メモリ8へのアクセス許可が通知される。
【0020】また、プロセッサ12aはプロセッサ12
bからI/Oポート7への書込み完了が通知されると、
共有メモリ13の空き領域14からデータを読出すため
にコントロールバス101 およびアドレスバス102
を介して共有メモリ13の空き領域14へのアクセス
要求を出力する。このとき、プロセッサ12bの内部で
は、デコーダ1が共有バス100 のコントロールバス
101 およびアドレスバス102 を介して入力され
たプロセッサ12aからの信号をデコードする。デコー
ダ1はそのデコード結果から共有メモリ13の空き領域
14への読出し動作と判断すると、障害情報収集用メモ
リ要求信号線111 を介して共有メモリ13の空き領
域14への読出し動作であることをデバイス制御回路1
0に通知する。
bからI/Oポート7への書込み完了が通知されると、
共有メモリ13の空き領域14からデータを読出すため
にコントロールバス101 およびアドレスバス102
を介して共有メモリ13の空き領域14へのアクセス
要求を出力する。このとき、プロセッサ12bの内部で
は、デコーダ1が共有バス100 のコントロールバス
101 およびアドレスバス102 を介して入力され
たプロセッサ12aからの信号をデコードする。デコー
ダ1はそのデコード結果から共有メモリ13の空き領域
14への読出し動作と判断すると、障害情報収集用メモ
リ要求信号線111 を介して共有メモリ13の空き領
域14への読出し動作であることをデバイス制御回路1
0に通知する。
【0021】デバイス制御回路10は障害情報収集用メ
モリ要求信号線111を介してデコーダ1から入力され
る信号がアクティブになると、各信号線を監視し、障害
情報収集用メモリ8からの読出しが可能であれば、障害
情報収集用メモリアクセス信号線113 を介して障害
情報収集用メモリ8に出力する信号をアクティブにする
。このとき同時に、デバイス制御回路10はバッファ制
御線115 を介してバッファ3,4を制御し、バッフ
ァ3を介して共有バス100 のアドレスバス102
にローカルアドレスバス117 を接続し、バッファ4
を介して共有バス100 のデータバス103にローカ
ルデータバス118 を接続する。 これにより、障害情報収集用メモリ8に格納された障害
情報がローカルデータバス118 およびデータバス1
03 を介してプロセッサ12aに送出される。
モリ要求信号線111を介してデコーダ1から入力され
る信号がアクティブになると、各信号線を監視し、障害
情報収集用メモリ8からの読出しが可能であれば、障害
情報収集用メモリアクセス信号線113 を介して障害
情報収集用メモリ8に出力する信号をアクティブにする
。このとき同時に、デバイス制御回路10はバッファ制
御線115 を介してバッファ3,4を制御し、バッフ
ァ3を介して共有バス100 のアドレスバス102
にローカルアドレスバス117 を接続し、バッファ4
を介して共有バス100 のデータバス103にローカ
ルデータバス118 を接続する。 これにより、障害情報収集用メモリ8に格納された障害
情報がローカルデータバス118 およびデータバス1
03 を介してプロセッサ12aに送出される。
【0022】プロセッサ12aはプロセッサ12bの障
害情報収集用メモリ8bの内容を読む必要がなくなると
、上述の方法と同様にしてプロセッサ12bのI/Oポ
ート7に“0”を書込んで、障害情報収集用メモリ8b
を共有メモリ13の空き領域14から切離す。
害情報収集用メモリ8bの内容を読む必要がなくなると
、上述の方法と同様にしてプロセッサ12bのI/Oポ
ート7に“0”を書込んで、障害情報収集用メモリ8b
を共有メモリ13の空き領域14から切離す。
【0023】このように、各プロセッサ12a〜12c
各々に、他のプロセッサからの制御によって読出し可能
な障害情報収集用メモリ8a〜8cを設けることによっ
て、障害情報収集の対象となったプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集が可
能となる。また、障害情報収集用メモリ8a〜8cを共
有メモリ13の空き領域14に割当てることによって、
共有メモリ13のメモリ使用効率を向上させることがで
きる。
各々に、他のプロセッサからの制御によって読出し可能
な障害情報収集用メモリ8a〜8cを設けることによっ
て、障害情報収集の対象となったプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集が可
能となる。また、障害情報収集用メモリ8a〜8cを共
有メモリ13の空き領域14に割当てることによって、
共有メモリ13のメモリ使用効率を向上させることがで
きる。
【0024】
【発明の効果】以上説明したように本発明によれば、共
有バス上に出力されたアドレス情報が自プロセッサ以外
の他のプロセッサから共有メモリに予め設けられた特定
領域へのアクセスであることが検出されたとき、共有バ
スを自プロセッサ内の障害情報を格納する障害情報収集
用メモリに接続して障害情報収集用メモリからの障害情
報の読出しを可能とするようにすることによって、障害
情報収集の対象となったマイクロプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集を可
能とすることができ、共有メモリのメモリ使用効率を向
上させることができるという効果がある。
有バス上に出力されたアドレス情報が自プロセッサ以外
の他のプロセッサから共有メモリに予め設けられた特定
領域へのアクセスであることが検出されたとき、共有バ
スを自プロセッサ内の障害情報を格納する障害情報収集
用メモリに接続して障害情報収集用メモリからの障害情
報の読出しを可能とするようにすることによって、障害
情報収集の対象となったマイクロプロセッサがソフトウ
ェアのバグなどで動作不能になっても障害情報収集を可
能とすることができ、共有メモリのメモリ使用効率を向
上させることができるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図3】図2のプロセッサおよび共有メモリのアドレス
空間を説明するための図である。
空間を説明するための図である。
1 デコーダ
2〜6 バッファ
7 I/Oポート
8 障害情報収集用メモリ
10 デバイス制御回路
12a〜12c プロセッサ
13 共有メモリ
14 空き領域
Claims (1)
- 【請求項1】 複数のプロセッサと、前記複数のプロ
セッサ各々に共有される共有メモリとが共有バスを介し
て接続されたマルチプロセッサシステムであって、自プ
ロセッサ内の障害情報を格納する障害情報収集用メモリ
と、前記共有バス上に出力されたアドレス情報が自プロ
セッサ以外の他のプロセッサから前記共有メモリに予め
設けられた特定領域へのアクセスであるか否かを検出す
る検出手段と、前記検出手段によって前記他のプロセッ
サから前記特定領域へのアクセスが検出されたとき、前
記共有バスを前記障害情報収集用メモリに接続して前記
障害情報収集用メモリからの前記障害情報の読出しを可
能とするよう制御する制御手段とを前記複数のプロセッ
サ各々に設けたことを特徴とするマルチプロセッサシス
テム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3065538A JPH04278662A (ja) | 1991-03-06 | 1991-03-06 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3065538A JPH04278662A (ja) | 1991-03-06 | 1991-03-06 | マルチプロセッサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04278662A true JPH04278662A (ja) | 1992-10-05 |
Family
ID=13289894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3065538A Pending JPH04278662A (ja) | 1991-03-06 | 1991-03-06 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04278662A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
-
1991
- 1991-03-06 JP JP3065538A patent/JPH04278662A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
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