JPH04278592A - 半導体レーザ素子 - Google Patents
半導体レーザ素子Info
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- JPH04278592A JPH04278592A JP4009791A JP4009791A JPH04278592A JP H04278592 A JPH04278592 A JP H04278592A JP 4009791 A JP4009791 A JP 4009791A JP 4009791 A JP4009791 A JP 4009791A JP H04278592 A JPH04278592 A JP H04278592A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体レーザ、特にギガ
ビット(Gbps)帯高速伝送用半導体レーザ(半導体
レーザ素子)に関する。
ビット(Gbps)帯高速伝送用半導体レーザ(半導体
レーザ素子)に関する。
【0002】
【従来の技術】長距離大容量光通信を可能とする半導体
レーザ(レーザダイオード:LD)として、高速変調に
よっても単一波長を保つことができる分布帰還型(DF
B:distributed feedback)、
あるいは分布反射型(DBR:distributed
Bragg reflection)の半導体レ
ーザが開発されている。DFBレーザ(半導体レーザ素
子)としては、1.3μm帯および1.5μm帯の波長
を有するレーザが実用化されている。たとえば、日立評
論社発行「日立評論」1987年第11号、昭和62年
11月25日発行、P81〜P85には、約1Gビット
/秒(Gbps)あるいは約2Gビット/秒の高周波応
答が可能な通信用パッケージが開示されている。この通
信用パッケージには、埋め込みヘテロ(buried−
hetero)構造のDFBレーザが組み込まれている
。
レーザ(レーザダイオード:LD)として、高速変調に
よっても単一波長を保つことができる分布帰還型(DF
B:distributed feedback)、
あるいは分布反射型(DBR:distributed
Bragg reflection)の半導体レ
ーザが開発されている。DFBレーザ(半導体レーザ素
子)としては、1.3μm帯および1.5μm帯の波長
を有するレーザが実用化されている。たとえば、日立評
論社発行「日立評論」1987年第11号、昭和62年
11月25日発行、P81〜P85には、約1Gビット
/秒(Gbps)あるいは約2Gビット/秒の高周波応
答が可能な通信用パッケージが開示されている。この通
信用パッケージには、埋め込みヘテロ(buried−
hetero)構造のDFBレーザが組み込まれている
。
【0003】また、「オーム社」発行「半導体レーザと
光集積回路」昭和59年4月25日発行、P104およ
びP105には、半導体レーザの電気的等価回路が示さ
れている。半導体レーザの等価回路は、容量Cd と抵
抗Rd とが並列接続された構成となっている。また、
同図にも明示されているが、容量はpn接合部分(以下
、この容量をCPNと表記する)と、半導体と電極間に
存在する絶縁膜部分(以下、この容量をCi と表記す
る)に発生する。また、同文献には「図4・15に半導
体レーザの電気的等価回路を示す。Rd =5〜10Ω
,Cd =8pFであり,面積の大きい電極を用いると
,電極容量が無視できなくなる。また,高周波変調(4
00MHz以上)の場合にはリード線やレーザドライブ
回路からの配線も気をつけなければならない。」旨記載
されている。
光集積回路」昭和59年4月25日発行、P104およ
びP105には、半導体レーザの電気的等価回路が示さ
れている。半導体レーザの等価回路は、容量Cd と抵
抗Rd とが並列接続された構成となっている。また、
同図にも明示されているが、容量はpn接合部分(以下
、この容量をCPNと表記する)と、半導体と電極間に
存在する絶縁膜部分(以下、この容量をCi と表記す
る)に発生する。また、同文献には「図4・15に半導
体レーザの電気的等価回路を示す。Rd =5〜10Ω
,Cd =8pFであり,面積の大きい電極を用いると
,電極容量が無視できなくなる。また,高周波変調(4
00MHz以上)の場合にはリード線やレーザドライブ
回路からの配線も気をつけなければならない。」旨記載
されている。
【0004】
【発明が解決しようとする課題】近年、広帯域ISDN
(サービス総合ディジタル網)の国際標準化に対応すべ
く、2Gbps帯の超大容量光伝送システムの開発が活
発化している。Gbps帯高速伝送特性に優れた半導体
レーザ(半導体レーザ素子)を得るには、小信号周波数
特性の向上、すなわち、CR時定数の低減が必要である
。
(サービス総合ディジタル網)の国際標準化に対応すべ
く、2Gbps帯の超大容量光伝送システムの開発が活
発化している。Gbps帯高速伝送特性に優れた半導体
レーザ(半導体レーザ素子)を得るには、小信号周波数
特性の向上、すなわち、CR時定数の低減が必要である
。
【0005】ところで、従来当社製品群においては、半
導体レーザ素子における半導体と電極間に延在する絶縁
膜の厚さは、約300nm(0.3μm)程度となり、
この絶縁膜に生じる寄生容量は8〜10pFとなってい
る。この絶縁膜は、オーミックコンタクトをとるための
不純物拡散において拡散用マスクとして使用される。し
たがって、前記絶縁膜の厚さは拡散用マスクとしての機
能を果たせばよく、かつ膜形成時間の短縮から最小限の
厚さが設定され、たとえば、前述のような300nm程
度が選択されていた。
導体レーザ素子における半導体と電極間に延在する絶縁
膜の厚さは、約300nm(0.3μm)程度となり、
この絶縁膜に生じる寄生容量は8〜10pFとなってい
る。この絶縁膜は、オーミックコンタクトをとるための
不純物拡散において拡散用マスクとして使用される。し
たがって、前記絶縁膜の厚さは拡散用マスクとしての機
能を果たせばよく、かつ膜形成時間の短縮から最小限の
厚さが設定され、たとえば、前述のような300nm程
度が選択されていた。
【0006】一方、容量は前記絶縁膜の面積に比例しか
つ厚さに反比例する。そこで、本発明者は前記絶縁膜を
厚くすれば寄生容量が小さくなり、これによって小信号
周波数特性の向上を図ることができる点に気がつき本発
明を成した。
つ厚さに反比例する。そこで、本発明者は前記絶縁膜を
厚くすれば寄生容量が小さくなり、これによって小信号
周波数特性の向上を図ることができる点に気がつき本発
明を成した。
【0007】本発明の目的は、Gbps帯高速伝送に適
した半導体レーザ素子を提供することにある。
した半導体レーザ素子を提供することにある。
【0008】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体レーザ素
子は、n形InP基板の主面中央の回折格子上にストラ
イプ状にn形InGaAsP層,InGaAsP層,p
形InP層,p形InGaAsP層からなる多層成長層
を有し、この多層成長層の両側にp形InP層,n形I
nP層,アンドープのInGaAsP層からなる多層埋
め込み層を有しかつ前記多層埋め込み層上に絶縁膜を有
するとともに、この絶縁膜および多層成長層上に電極を
有する構造になっているが、前記絶縁膜は約560nm
以上の厚さとなっている。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体レーザ素
子は、n形InP基板の主面中央の回折格子上にストラ
イプ状にn形InGaAsP層,InGaAsP層,p
形InP層,p形InGaAsP層からなる多層成長層
を有し、この多層成長層の両側にp形InP層,n形I
nP層,アンドープのInGaAsP層からなる多層埋
め込み層を有しかつ前記多層埋め込み層上に絶縁膜を有
するとともに、この絶縁膜および多層成長層上に電極を
有する構造になっているが、前記絶縁膜は約560nm
以上の厚さとなっている。
【0010】
【作用】本発明の半導体レーザ素子は、容量としてpn
接合による接合容量CPNと、電極下に設けられた絶縁
膜による誘電体容量Ci を有しているが、前記誘電体
容量は絶縁膜の厚さが約560nmと厚いことから容量
が小さくなり、半導体レーザ素子の全体の容量が約4p
以下となって、たとえば、2.4Gbpsの高速伝送が
達成できる。
接合による接合容量CPNと、電極下に設けられた絶縁
膜による誘電体容量Ci を有しているが、前記誘電体
容量は絶縁膜の厚さが約560nmと厚いことから容量
が小さくなり、半導体レーザ素子の全体の容量が約4p
以下となって、たとえば、2.4Gbpsの高速伝送が
達成できる。
【0011】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図1は本発明の一実施例による1.3μm
帯DFBレーザを示す断面図、図2は同じく平面図、図
3は同じく半導体レーザ素子のモデル、図4は同じく電
気的等価回路、図5〜図8は本発明のDFBレーザの製
造方法における各工程でのワークを示す図であって、図
5は主面に回折格子が設けられたウエハを示す断面図、
図6は主面に多層成長層が設けられたウエハの断面図、
図7はエッチングによってストライプが形成されたウエ
ハを示す断面図、図8は多層埋込み層が設けられたウエ
ハの断面図、図9は本発明による半導体レーザ素子が組
み込まれた通信用パッケージの斜視図である。
て説明する。図1は本発明の一実施例による1.3μm
帯DFBレーザを示す断面図、図2は同じく平面図、図
3は同じく半導体レーザ素子のモデル、図4は同じく電
気的等価回路、図5〜図8は本発明のDFBレーザの製
造方法における各工程でのワークを示す図であって、図
5は主面に回折格子が設けられたウエハを示す断面図、
図6は主面に多層成長層が設けられたウエハの断面図、
図7はエッチングによってストライプが形成されたウエ
ハを示す断面図、図8は多層埋込み層が設けられたウエ
ハの断面図、図9は本発明による半導体レーザ素子が組
み込まれた通信用パッケージの斜視図である。
【0012】この実施例の半導体レーザ素子1は、In
GaAsP(インジウム・ガリウム・砒素・燐)系の化
合物半導体で構成されている。すなわち、半導体レーザ
素子1は、図1に示されるように、厚さ100数μmの
n形InPの基板2の主面〔上面:(100)結晶面〕
にn形InGaAsPからなる厚さ約0.1μmの光ガ
イド層3が設けられている。この光ガイド層3は約1μ
m幅のストライプとして形成されているとともに、その
上面は、たとえば、紙面に垂直となる方向に沿って20
2.3nmピッチの回折格子が形成されている。また、
この光ガイド層3の上には、順次ストライプ状に厚さ約
0.1μmのInGaAsPからなる活性層4,厚さ約
3.0μmのp形InPからなるクラッド層5,厚さ約
0.3μmのp形InGaAsPからなるキャップ層6
が設けられている。前記光ガイド層3,活性層4,クラ
ッド層5,キャップ層6からなる多層成長層7は、前記
クラッド層5およびキャップ層6の部分が逆三角形状の
逆メサ構造となり、前記活性層4から下の部分は基板2
の表層部分をも含めて徐々になだらかとなる三角形状の
メサ構造となっている。この多層成長層7はエッチング
によって形成されている。
GaAsP(インジウム・ガリウム・砒素・燐)系の化
合物半導体で構成されている。すなわち、半導体レーザ
素子1は、図1に示されるように、厚さ100数μmの
n形InPの基板2の主面〔上面:(100)結晶面〕
にn形InGaAsPからなる厚さ約0.1μmの光ガ
イド層3が設けられている。この光ガイド層3は約1μ
m幅のストライプとして形成されているとともに、その
上面は、たとえば、紙面に垂直となる方向に沿って20
2.3nmピッチの回折格子が形成されている。また、
この光ガイド層3の上には、順次ストライプ状に厚さ約
0.1μmのInGaAsPからなる活性層4,厚さ約
3.0μmのp形InPからなるクラッド層5,厚さ約
0.3μmのp形InGaAsPからなるキャップ層6
が設けられている。前記光ガイド層3,活性層4,クラ
ッド層5,キャップ層6からなる多層成長層7は、前記
クラッド層5およびキャップ層6の部分が逆三角形状の
逆メサ構造となり、前記活性層4から下の部分は基板2
の表層部分をも含めて徐々になだらかとなる三角形状の
メサ構造となっている。この多層成長層7はエッチング
によって形成されている。
【0013】また、前記多層成長層7の両側の窪んだ領
域には、それぞれ多層埋込み層8が形成されている。こ
の多層埋込み層8は、基板2上に形成された厚さ約1μ
mのp形InPからなるブロック層9,このブロック層
9上に形成された厚さ約2.5μmのn形InPからな
る埋込み層10,この埋込み層10上に形成された厚さ
約0.3μmの埋込みキャップ層11とからなっている
。また、前記埋込みキャップ層11の上には絶縁膜12
が設けられている。この絶縁膜12は前記多層成長層7
上および多層成長層7の境界領域上には設けられていな
い。そして、前記絶縁膜12をマスクとして、前記多層
成長層7の表層部、すなわち、キャップ層6およびクラ
ッド層5の表層部に亘って亜鉛が拡散されて形成された
p+ 形拡散層13(点々が付されている領域)が設け
られている。このp+ 形拡散層13は電極コンタクト
層となる。また、半導体レーザ素子1の主面にはアノー
ド電極14が設けられているとともに、裏面、すなわち
、基板2の下面にはカソード電極15が設けられている
。
域には、それぞれ多層埋込み層8が形成されている。こ
の多層埋込み層8は、基板2上に形成された厚さ約1μ
mのp形InPからなるブロック層9,このブロック層
9上に形成された厚さ約2.5μmのn形InPからな
る埋込み層10,この埋込み層10上に形成された厚さ
約0.3μmの埋込みキャップ層11とからなっている
。また、前記埋込みキャップ層11の上には絶縁膜12
が設けられている。この絶縁膜12は前記多層成長層7
上および多層成長層7の境界領域上には設けられていな
い。そして、前記絶縁膜12をマスクとして、前記多層
成長層7の表層部、すなわち、キャップ層6およびクラ
ッド層5の表層部に亘って亜鉛が拡散されて形成された
p+ 形拡散層13(点々が付されている領域)が設け
られている。このp+ 形拡散層13は電極コンタクト
層となる。また、半導体レーザ素子1の主面にはアノー
ド電極14が設けられているとともに、裏面、すなわち
、基板2の下面にはカソード電極15が設けられている
。
【0014】また、これが本発明の特徴の一つであるが
、前記絶縁膜12は多層膜構造となり、下層が厚さ約1
80nmのアルミナ(Al2 O3)膜12aとなると
ともに、上層が厚さ約380nmの二酸化珪素(SiO
2 )膜12bとなって全体の厚さは約560nmとな
っている。
、前記絶縁膜12は多層膜構造となり、下層が厚さ約1
80nmのアルミナ(Al2 O3)膜12aとなると
ともに、上層が厚さ約380nmの二酸化珪素(SiO
2 )膜12bとなって全体の厚さは約560nmとな
っている。
【0015】なお、この半導体レーザ素子1においては
、アノード電極14は素子の周囲では除去されている。
、アノード電極14は素子の周囲では除去されている。
【0016】つぎに、このような構造の半導体レーザ素
子1の製造方法について説明する。最初に、図5に示さ
れるように、化合物半導体薄板(ウエハ)20が用意さ
れる。このウエハ20はn形(第1導電型)のInPか
らなる基板2によって構成されている。また、ウエハ2
0の厚さは300μmの厚さとなっている。なお、以下
の説明で、この基板2自体をあるいはこの基板2の主面
に形成される各層をも含めてウエハとも称する。この図
のウエハ20はその主面が既に加工され、ピッチaが2
02.3nmとなる回折格子(グレーティング)が形成
されている。
子1の製造方法について説明する。最初に、図5に示さ
れるように、化合物半導体薄板(ウエハ)20が用意さ
れる。このウエハ20はn形(第1導電型)のInPか
らなる基板2によって構成されている。また、ウエハ2
0の厚さは300μmの厚さとなっている。なお、以下
の説明で、この基板2自体をあるいはこの基板2の主面
に形成される各層をも含めてウエハとも称する。この図
のウエハ20はその主面が既に加工され、ピッチaが2
02.3nmとなる回折格子(グレーティング)が形成
されている。
【0017】つぎに、図6に示されるように、前記ウエ
ハ20の主面、すなわち、回折格子21上に常用のエピ
タキシャル成長法によって多層成長層7を形成する。こ
の多層成長層7は、直接前記回折格子21上に設けられ
たn形InGaAsPからなる光ガイド層3,この光ガ
イド層3上に設けられたInGaAsPからなる活性層
4、この活性層4上に設けられたp形(第2導電型)の
InPからなるクラッド層5,このクラッド層5上に設
けられたp形InGaAsPからなるキャップ層6とに
よって構成される。前記光ガイド層3および活性層4は
いずれも約0.1μmの厚さに形成される。また、クラ
ッド層5は約2.5μmの厚さに形成されるとともに、
キャップ層6は約0.3μmの厚さに形成される。
ハ20の主面、すなわち、回折格子21上に常用のエピ
タキシャル成長法によって多層成長層7を形成する。こ
の多層成長層7は、直接前記回折格子21上に設けられ
たn形InGaAsPからなる光ガイド層3,この光ガ
イド層3上に設けられたInGaAsPからなる活性層
4、この活性層4上に設けられたp形(第2導電型)の
InPからなるクラッド層5,このクラッド層5上に設
けられたp形InGaAsPからなるキャップ層6とに
よって構成される。前記光ガイド層3および活性層4は
いずれも約0.1μmの厚さに形成される。また、クラ
ッド層5は約2.5μmの厚さに形成されるとともに、
キャップ層6は約0.3μmの厚さに形成される。
【0018】つぎに、図7に示されるように、前記ウエ
ハ20の主面に幅6μm程度の絶縁膜22が設けられる
。この絶縁膜22は、<110>なる劈開方向に沿って
設けられる。その後、ブロメタノール等のエッチング液
によって前記ウエハ20の主面は、基板2の表層部に達
するようにエッチングが行われる。このエッチングによ
って前記絶縁膜22の下にストライプ部23が設けられ
る。このストライプ部23は、前記エッチングによって
その中間部がくびれた状態となる。すなわち、前記エッ
チングによって、クラッド層5から上方部分は異方性エ
ッチングの結果、その断面が逆三角形となる逆メサ部と
なり結晶の<110>方向に沿ってストライプ状に残留
し、かつ、活性層4から下方は放物線を描くようなメサ
部となっている。なお、前記絶縁膜22の間隔は、たと
えば、半導体レーザ素子1のチップ寸法を規定する40
0μm程度となっている。
ハ20の主面に幅6μm程度の絶縁膜22が設けられる
。この絶縁膜22は、<110>なる劈開方向に沿って
設けられる。その後、ブロメタノール等のエッチング液
によって前記ウエハ20の主面は、基板2の表層部に達
するようにエッチングが行われる。このエッチングによ
って前記絶縁膜22の下にストライプ部23が設けられ
る。このストライプ部23は、前記エッチングによって
その中間部がくびれた状態となる。すなわち、前記エッ
チングによって、クラッド層5から上方部分は異方性エ
ッチングの結果、その断面が逆三角形となる逆メサ部と
なり結晶の<110>方向に沿ってストライプ状に残留
し、かつ、活性層4から下方は放物線を描くようなメサ
部となっている。なお、前記絶縁膜22の間隔は、たと
えば、半導体レーザ素子1のチップ寸法を規定する40
0μm程度となっている。
【0019】つぎに、図8に示されるように、前記エッ
チングによって窪んだ部分には、多層埋込み層8が形成
される。この多層埋込み層8は、前記基板2上に形成さ
れるp形InPのブロック層9,このブロック層9上に
形成されるn形InPの埋込み層10,この埋込み層1
0上に形成されるn形InGaAsPからなる埋込みキ
ャップ層11からなっている。また、前記ブロック層9
の厚さは約1μm、埋込み層10の厚さは約2.5μm
、埋込みキャップ層11の厚さは約0.3μmとなって
いる。また、このエピタキシャル成長後、前記ウエハ2
0の主面の絶縁膜22が除去される。その後、前記ウエ
ハ20の主面には絶縁膜12が部分形成される。この絶
縁膜12は下層が厚さ約180nmのAl2O3 膜1
2aと、上層が厚さ約380nmのSiO2 膜12b
とからなっている。前記下層のAl2 O3 膜12a
は膜が緻密となり、ピンホール等の発生が極めて少ない
ため、不純物の選択拡散の際用いるマスクとしても好適
である。なお、前記絶縁膜12は前記ストライプ部23
に略対応する領域は除かれるようにして設けられる。
チングによって窪んだ部分には、多層埋込み層8が形成
される。この多層埋込み層8は、前記基板2上に形成さ
れるp形InPのブロック層9,このブロック層9上に
形成されるn形InPの埋込み層10,この埋込み層1
0上に形成されるn形InGaAsPからなる埋込みキ
ャップ層11からなっている。また、前記ブロック層9
の厚さは約1μm、埋込み層10の厚さは約2.5μm
、埋込みキャップ層11の厚さは約0.3μmとなって
いる。また、このエピタキシャル成長後、前記ウエハ2
0の主面の絶縁膜22が除去される。その後、前記ウエ
ハ20の主面には絶縁膜12が部分形成される。この絶
縁膜12は下層が厚さ約180nmのAl2O3 膜1
2aと、上層が厚さ約380nmのSiO2 膜12b
とからなっている。前記下層のAl2 O3 膜12a
は膜が緻密となり、ピンホール等の発生が極めて少ない
ため、不純物の選択拡散の際用いるマスクとしても好適
である。なお、前記絶縁膜12は前記ストライプ部23
に略対応する領域は除かれるようにして設けられる。
【0020】つぎに、この絶縁膜12をマスクとして亜
鉛が拡散される。この亜鉛の拡散によって、キャップ層
6からクラッド層5の表層部に達する領域には、点々が
施されて示されるようにp+ 形拡散層13が形成され
る。また、このp+ 形拡散層13はストライプ部23
の両側の埋込みキャップ層11および埋込み層10の部
分にも部分的に形成される。このp+形拡散層13は電
極に対するオーミック領域となる。
鉛が拡散される。この亜鉛の拡散によって、キャップ層
6からクラッド層5の表層部に達する領域には、点々が
施されて示されるようにp+ 形拡散層13が形成され
る。また、このp+ 形拡散層13はストライプ部23
の両側の埋込みキャップ層11および埋込み層10の部
分にも部分的に形成される。このp+形拡散層13は電
極に対するオーミック領域となる。
【0021】つぎに、図示はしないが、前記ウエハ20
の主面には、下層がCrとなり上層がAuとなる厚さが
約1μmのアノード電極14が設けられる。また、前記
ウエハ20の裏面、すなわち、基板2は研磨され、全体
の厚さが100μm程度とされる。その後、前記ウエハ
20の裏面には、AuGeNi/Cr/Auからなる厚
さ1μm程度のカソード電極15が形成される。前記ア
ノード電極14およびカソード電極15は、いずれも蒸
着アロイによって形成される。ついで、前記ウエハ20
は縦横に分断されて、図1に示されるような半導体レー
ザ素子1が複数製造される。
の主面には、下層がCrとなり上層がAuとなる厚さが
約1μmのアノード電極14が設けられる。また、前記
ウエハ20の裏面、すなわち、基板2は研磨され、全体
の厚さが100μm程度とされる。その後、前記ウエハ
20の裏面には、AuGeNi/Cr/Auからなる厚
さ1μm程度のカソード電極15が形成される。前記ア
ノード電極14およびカソード電極15は、いずれも蒸
着アロイによって形成される。ついで、前記ウエハ20
は縦横に分断されて、図1に示されるような半導体レー
ザ素子1が複数製造される。
【0022】このようにして製造された半導体レーザ素
子1においては、半導体レーザ素子容量が約4pFとな
り、Gbps帯高速伝送特性に優れた高速半導体レーザ
素子となる。
子1においては、半導体レーザ素子容量が約4pFとな
り、Gbps帯高速伝送特性に優れた高速半導体レーザ
素子となる。
【0023】ここで、BHレーザの電気的等価回路につ
いて説明する。図3はBHレーザのモデルであり,図4
はBHレーザの電気的等価回路である。容量Cはp形の
ブロック層9とn形の埋込み層10との間に生じる接合
容量CPNと、埋込みキャップ層11とアノード電極1
4間に延在する絶縁膜12部分に生じる誘電体(絶縁膜
)容量Ci とがある。また、抵抗Rは活性層4を経由
するアノード電極14とカソード電極15間に発生する
。
いて説明する。図3はBHレーザのモデルであり,図4
はBHレーザの電気的等価回路である。容量Cはp形の
ブロック層9とn形の埋込み層10との間に生じる接合
容量CPNと、埋込みキャップ層11とアノード電極1
4間に延在する絶縁膜12部分に生じる誘電体(絶縁膜
)容量Ci とがある。また、抵抗Rは活性層4を経由
するアノード電極14とカソード電極15間に発生する
。
【0024】半導体レーザのCR時定数による変調周波
数帯域fは次式で与えられる。
数帯域fは次式で与えられる。
【0025】
【数1】
【0026】ここで、Cは半導体レーザの容量、Rは抵
抗である。半導体レーザの駆動回路における直接の動作
抵抗Rは、前記半導体レーザ素子1にあっては約5Ω程
度である。また、2.4Gbps伝送の場合、前記小信
号周波数fは4GHz程度となることから、前記(1)
式によってCを求めると、Cは約7.95pF程度とな
る。したがって、2.4Gbps以上の高速伝送を行う
場合には、前記容量Cは約7.95pF以下とする必要
がある。
抗である。半導体レーザの駆動回路における直接の動作
抵抗Rは、前記半導体レーザ素子1にあっては約5Ω程
度である。また、2.4Gbps伝送の場合、前記小信
号周波数fは4GHz程度となることから、前記(1)
式によってCを求めると、Cは約7.95pF程度とな
る。したがって、2.4Gbps以上の高速伝送を行う
場合には、前記容量Cは約7.95pF以下とする必要
がある。
【0027】一方、半導体レーザにおける容量Cは次式
で与えられる。
で与えられる。
【0028】
【数2】
【0029】ここで、Ci は埋込みキャップ層11と
アノード電極14間に設けられた絶縁膜12による寄生
容量であり、CPNはp形のブロック層9とn形の埋込
み層10との間に生じる接合容量である。前記半導体レ
ーザ素子1におけるCPNは活性層幅が0.1μm程度
であることから約40pFとなる。
アノード電極14間に設けられた絶縁膜12による寄生
容量であり、CPNはp形のブロック層9とn形の埋込
み層10との間に生じる接合容量である。前記半導体レ
ーザ素子1におけるCPNは活性層幅が0.1μm程度
であることから約40pFとなる。
【0030】誘電体容量Ci は次式で与えられる。
【0031】
【数3】
【0032】ここで、ε0 は真空誘電率、εs は比
誘電率、Sは電極面積、dは絶縁膜の厚さである。
誘電率、Sは電極面積、dは絶縁膜の厚さである。
【0033】前記絶縁膜(絶縁膜12)の厚さによる容
量Ci ,Cの違いの一例を示せば次のとおりである。 たとえば、電極サイズ(アノード電極14)を240μ
m×400μmとし、絶縁膜の厚さdを300nmとし
た場合(ε0 =8.85×10−12 、εs =3
.9)、容量Ci は11pFとなり、数式(2)から
半導体レーザ素子全体の容量Cは8.6pFとなる。同
様にdを560nmとした場合、容量Ci は5.9p
Fとなり、容量Cは5.1pFとなる。同様にdを60
0nmとした場合、容量Ci は5.5pFとなり、容
量Cは4.8pFとなる。したがって、実施例のように
絶縁膜の厚さを約560nmとすることによって、Gb
ps帯の高速伝送が可能となる。
量Ci ,Cの違いの一例を示せば次のとおりである。 たとえば、電極サイズ(アノード電極14)を240μ
m×400μmとし、絶縁膜の厚さdを300nmとし
た場合(ε0 =8.85×10−12 、εs =3
.9)、容量Ci は11pFとなり、数式(2)から
半導体レーザ素子全体の容量Cは8.6pFとなる。同
様にdを560nmとした場合、容量Ci は5.9p
Fとなり、容量Cは5.1pFとなる。同様にdを60
0nmとした場合、容量Ci は5.5pFとなり、容
量Cは4.8pFとなる。したがって、実施例のように
絶縁膜の厚さを約560nmとすることによって、Gb
ps帯の高速伝送が可能となる。
【0034】前記半導体レーザ素子1は、たとえば、図
9に示すような通信用パッケージ30に組み込まれて使
用される。通信用パッケージ30はパッケージ本体31
と、パッケージ蓋32とからなり、箱形構造となってい
る。また、前記パッケージ本体31の一端に設けられた
ガイド33に案内されてパッケージ外に延在する光ファ
イバーケーブル34とからなっている。また、前記パッ
ケージ本体31の他端にはフランジ35が固定されてい
る。このフランジ35には通信用パッケージ30を所定
箇所に取り付ける際利用される取付孔36が設けられて
いる。また、外部端子となるリード37は、前記パッケ
ージ本体31の底から二列並んで配設されている。
9に示すような通信用パッケージ30に組み込まれて使
用される。通信用パッケージ30はパッケージ本体31
と、パッケージ蓋32とからなり、箱形構造となってい
る。また、前記パッケージ本体31の一端に設けられた
ガイド33に案内されてパッケージ外に延在する光ファ
イバーケーブル34とからなっている。また、前記パッ
ケージ本体31の他端にはフランジ35が固定されてい
る。このフランジ35には通信用パッケージ30を所定
箇所に取り付ける際利用される取付孔36が設けられて
いる。また、外部端子となるリード37は、前記パッケ
ージ本体31の底から二列並んで配設されている。
【0035】このような実施例によれば、つぎのような
効果が得られる。 (1)本発明の半導体レーザ素子は埋込みキャップ層と
アノード電極間に設けられる絶縁膜の厚さが約560n
mと厚いことから、容量Ci が従来に比較して小さく
なり、この結果として半導体レーザ素子全体の容量Cが
5〜4pFと小さくなり、Gbps帯高速伝送が可能と
なるという効果が得られる。
効果が得られる。 (1)本発明の半導体レーザ素子は埋込みキャップ層と
アノード電極間に設けられる絶縁膜の厚さが約560n
mと厚いことから、容量Ci が従来に比較して小さく
なり、この結果として半導体レーザ素子全体の容量Cが
5〜4pFと小さくなり、Gbps帯高速伝送が可能と
なるという効果が得られる。
【0036】(2)本発明の半導体レーザ素子は埋込み
キャップ層とアノード電極間に設けられる絶縁膜は二層
構造となり、かつ下層はピンホール等ができ難いAl2
O3 膜となっていることから、アノード電極用オー
ミックコンタクト領域の形成時、正確にオーミックコン
タクト領域が形成できるという効果が得られる。
キャップ層とアノード電極間に設けられる絶縁膜は二層
構造となり、かつ下層はピンホール等ができ難いAl2
O3 膜となっていることから、アノード電極用オー
ミックコンタクト領域の形成時、正確にオーミックコン
タクト領域が形成できるという効果が得られる。
【0037】(3)上記(1)〜(2)により、本発明
によれば信頼性の高いGbps帯高速伝送に適した半導
体レーザ素子を提供することができるという相乗効果が
得られる。
によれば信頼性の高いGbps帯高速伝送に適した半導
体レーザ素子を提供することができるという相乗効果が
得られる。
【0038】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記絶縁膜を下層がリンガラス膜となり、上層がSiO
2 膜となる構造としてもよい。この構造では、リンガ
ラス膜と基板2との密着性が良くなる点、リンガラス膜
の加工性が良くなる点で実益がある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記絶縁膜を下層がリンガラス膜となり、上層がSiO
2 膜となる構造としてもよい。この構造では、リンガ
ラス膜と基板2との密着性が良くなる点、リンガラス膜
の加工性が良くなる点で実益がある。
【0039】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である埋め込
みヘテロ構造の1.3μm帯分布帰還型半導体レーザの
製造技術に適用した場合について説明したが、それに限
定されるものではない。たとえば、他の発振波長を有す
るDFBレーザの製造技術に適用できる。本発明は少な
くとも絶縁膜による容量を有する半導体レーザ素子の製
造技術に適用できる。
なされた発明をその背景となった利用分野である埋め込
みヘテロ構造の1.3μm帯分布帰還型半導体レーザの
製造技術に適用した場合について説明したが、それに限
定されるものではない。たとえば、他の発振波長を有す
るDFBレーザの製造技術に適用できる。本発明は少な
くとも絶縁膜による容量を有する半導体レーザ素子の製
造技術に適用できる。
【0040】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。本発明のBH構造のDFB半導体レー
ザ素子にあっては、埋込み多層成長層とアノード電極と
の間に設けられる絶縁膜を当社従来製品の約300nm
よりも約560nmと厚くしてある。したがって、絶縁
膜が厚いことから、絶縁膜による容量Ci は小さくな
り、半導体レーザ素子の容量は従来の8〜10pFから
4〜5pF程度となり、Gbps帯高速伝送に適したも
のとなる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。本発明のBH構造のDFB半導体レー
ザ素子にあっては、埋込み多層成長層とアノード電極と
の間に設けられる絶縁膜を当社従来製品の約300nm
よりも約560nmと厚くしてある。したがって、絶縁
膜が厚いことから、絶縁膜による容量Ci は小さくな
り、半導体レーザ素子の容量は従来の8〜10pFから
4〜5pF程度となり、Gbps帯高速伝送に適したも
のとなる。
【図1】本発明の一実施例による半導体レーザ素子の断
面図である。
面図である。
【図2】本発明の半導体レーザ素子の平面図である。
【図3】本発明の半導体レーザ素子のモデルを示す模式
的である。
的である。
【図4】本発明の半導体レーザ素子の電気的等価回路で
ある。
ある。
【図5】本発明の半導体レーザ素子製造において使用す
るウエハの一部を示す断面図である。
るウエハの一部を示す断面図である。
【図6】本発明の半導体レーザ素子製造における、多層
埋込み層が設けられたウエハの断面図である。
埋込み層が設けられたウエハの断面図である。
【図7】本発明の半導体レーザ素子製造におけるストラ
イプが設けられたウエハを示す断面図である。
イプが設けられたウエハを示す断面図である。
【図8】本発明の半導体レーザ素子製造における、多層
埋込み層が設けられたウエハの断面図である。
埋込み層が設けられたウエハの断面図である。
【図9】本発明の半導体レーザ素子を組み込んだ通信用
パッケージの斜視図である。
パッケージの斜視図である。
1…半導体レーザ素子、2…基板、3…光ガイド層、4
…活性層、5…クラッド層、6…キャップ層、7…多層
成長層、8…多層埋込み層、9…ブロック層、10…埋
込み層、11…埋込みキャップ層、12…絶縁膜、12
a…Al2 O3 膜、12b…SiO2 膜、13…
p+ 形拡散層、14…アノード電極、15…カソード
電極、20…ウエハ、21…回折格子、22…絶縁膜、
23…ストライプ部、30…通信用パッケージ、31…
パッケージ本体、32…パッケージ蓋、33…ガイド、
34…光ファイバーケーブル、35…フランジ、36…
取付孔、37…リード。
…活性層、5…クラッド層、6…キャップ層、7…多層
成長層、8…多層埋込み層、9…ブロック層、10…埋
込み層、11…埋込みキャップ層、12…絶縁膜、12
a…Al2 O3 膜、12b…SiO2 膜、13…
p+ 形拡散層、14…アノード電極、15…カソード
電極、20…ウエハ、21…回折格子、22…絶縁膜、
23…ストライプ部、30…通信用パッケージ、31…
パッケージ本体、32…パッケージ蓋、33…ガイド、
34…光ファイバーケーブル、35…フランジ、36…
取付孔、37…リード。
Claims (5)
- 【請求項1】 pn接合による接合容量および電極下
に設けられた絶縁膜による誘電体容量を有する半導体レ
ーザ素子であって、前記絶縁膜の厚さは半導体レーザの
使用帯域伝送容量に対応する小信号周波数帯域を得る厚
さあるいはそれ以上厚くなっていることを特徴とする半
導体レーザ素子。 - 【請求項2】 活性層に電流を流すための電極を有す
るとともに、この電極の一部下面側に絶縁膜を有する半
導体レーザ素子であって、前記絶縁膜は少なくとも30
0nmを越え400〜500nm前後以上となっている
ことを特徴とする特許請求の範囲第1項記載の半導体レ
ーザ素子。 - 【請求項3】 前記絶縁膜は下層がアルミナとなり、
上層がSiO2 膜となっていることを特徴とする特許
請求の範囲第2項記載の半導体レーザ素子。 - 【請求項4】 前記絶縁膜は下層がリンガラス膜とな
り、上層がSiO2 膜となっていることを特徴とする
特許請求の範囲第2項記載の半導体レーザ素子。 - 【請求項5】 少なくとも素子の上面の周囲一辺には
、絶縁膜が設けられていないことを特徴とする特許請求
の範囲第1項乃至第4項いずれか記載の半導体レーザ素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4009791A JPH04278592A (ja) | 1991-03-06 | 1991-03-06 | 半導体レーザ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4009791A JPH04278592A (ja) | 1991-03-06 | 1991-03-06 | 半導体レーザ素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04278592A true JPH04278592A (ja) | 1992-10-05 |
Family
ID=12571370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4009791A Pending JPH04278592A (ja) | 1991-03-06 | 1991-03-06 | 半導体レーザ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04278592A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073644A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
JP2007048909A (ja) * | 2005-08-09 | 2007-02-22 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
-
1991
- 1991-03-06 JP JP4009791A patent/JPH04278592A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073644A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
JP2007048909A (ja) * | 2005-08-09 | 2007-02-22 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
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