JPH04274520A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はマイクロプログラム制御装置に関
し、特に複数の制御記憶が互いに排他的に動作するマイ
クロプログラム制御装置に関する。

【０００２】

【従来技術】従来、この種のマイクロプログラム制御装
置においては、命令語中のオペコードがデコードされた
命令毎の第１ステップのアドレスまたは何の動作指示も
ださないＮＯＰ　命令のアドレスが動作モードにしたが
って選択される。選択されたアドレスを複数の制御記憶
に供給することによって各制御記憶を起動したり、アイ
ドル状態にしたりしている。

【０００３】すなわち、図２に示すように、命令レジス
タ１に格納された命令語中のオペコード１０１　がデコ
ーダ２でデコードされると、デコードされた命令毎の第
１ステップの制御記憶９，１０におけるアドレス１０２
　およびモード信号１０３　がデコーダ２からアドレス
選択回路３，４に出力される。アドレス選択回路３，４
は夫々デコーダ２からのアドレス１０２　と、ハードウ
ェア（図示せず）で生成されたＮＯＰ　命令の制御記憶
９，１０におけるアドレス（ＨＷＮＯＰ　）１２２　，
１２３　とのうち一方をデコーダ２からのモード信号１
０３　にしたがって選択する。アドレス選択回路３，４
で選択されたアドレス１０４　，１０５　はアドレスレ
ジスタ５，６およびアドレス選択回路７，８を介して制
御記憶９，１０に供給される。制御記憶９，１０にアド
レス選択回路７，８からのアドレス１０８　，１０９　
が供給されると、制御記憶９，１０から読出されたマイ
クロ命令１１０　，１１１　が制御データレジスタ１５
，１６を介して演算装置１７，１８に出力される。

【０００４】ここで、制御記憶９には１０進演算命令や
可変長演算命令を実行する演算装置１７の制御を行うマ
イクロプログラムが格納されている。また、制御記憶１
０には上記以外の処理、たとえば基本演算命令を実行す
る演算装置１８の制御を行うマイクロプログラムが格納
されている。これら制御記憶９，１０は互いに排他的に
動作する。つまり、制御記憶９のマイクロプログラムの
処理動作中は制御記憶１０のマイクロプログラムがＮＯ
Ｐ　命令を実行する。また、制御記憶１０のマイクロプ
ログラムの処理動作中は制御記憶９のマイクロプログラ
ムがＮＯＰ　命令を実行する。

【０００５】今、１０進演算処理を実行する場合、命令
レジスタ１に格納された命令語中のオペコード１０１　
がデコーダ２でデコードされると、該１０進演算処理を
実行するためのマイクロプログラムの第１ステップを記
憶する制御記憶９のアドレス１０２がデコーダ２からア
ドレス選択回路３，４に出力される。このとき、デコー
ダ２からのモード信号１０３　は演算装置１７の動作を
示しているので、アドレス選択回路３はデコーダ２から
のアドレス１０２　を選択し、該アドレスをアドレスレ
ジスタ５およびアドレス選択回路７を介して制御記憶９
に出力する。また、アドレス選択回路４はＮＯＰ　命令
を記憶する制御記憶１０のアドレス１２３　を選択し、
該アドレスをアドレスレジスタ６およびアドレス選択回
路８を介して制御記憶１０に出力する。

【０００６】尚、アドレス選択回路７，８ではアドレス
レジスタ５，６からのアドレス１０６，１０７　と、制
御データレジスタ１５，１６に格納されたマイクロ命令
の次アドレスフィールドにあるマイクロプログラムの第
２ステップ以降のアドレス１１９　，１２１　が選択さ
れる。この場合、アドレス選択回路７，８では夫々アド
レスレジスタ５，６からのアドレス１０６　，１０７　
が選択され、該アドレスが制御記憶９，１０に供給され
る。

【０００７】アドレス選択回路７からのアドレス１０８
　によって制御記憶９からは演算装置１７の動作処理を
行うマイクロプログラムが読出され、該マイクロプログ
ラムが制御データレジスタ１５に格納される。また、ア
ドレス選択回路８からのアドレス１０９　によって制御
記憶１０からはＮＯＰ　命令が読出され、該ＮＯＰ　命
令が制御データレジスタ１６に格納される。このため、
演算装置１７には制御データレジスタ１５からの制御デ
ータ１１８　としてマイクロプログラムが入力されるの
で、演算装置１７は１０進演算処理を実行する。また、
命令演算装置１８には制御データレジスタ１６からの制
御データ１１９　としてＮＯＰ　命令が入力されるので
、演算装置１８は演算処理を実行しない。

【０００８】このような従来のマイクロプログラム制御
装置では、ＮＯＰ　命令が格納されているアドレスがア
ドレス選択回路３，４で選択されると、該アドレスによ
って制御記憶９，１０から読出されたＮＯＰ　命令が演
算装置１７，１８で実行される。このＮＯＰ　命令にお
いて制御記憶９，１０で起こるソフトエラーによる障害
が検出された場合、該障害が訂正可能なエラーであれば
訂正することによってＮＯＰ　命令が実行されるが、訂
正不可能なエラーであれば装置を停止させなければなら
ないため、信頼性の低下を招くという欠点がある。

【０００９】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、ＮＯＰ　命令を実行する
ときに制御記憶で起こるソフトエラーによる障害をなく
すことができ、信頼性を向上させることができるマイク
ロプログラム制御装置の提供を目的とする。

【００１０】

【発明の構成】本発明によるマイクロプログラム制御装
置は、マイクロプログラムを記憶する制御記憶と、前記
制御記憶のアドレスを指示するアドレス供給手段とを有
するマイクロプログラム制御装置であって、前記アドレ
ス供給手段からのアドレスが特定アドレスを指示してい
るか否かを検出する検出手段と、前記検出手段の検出結
果にしたがって前記制御記憶から読出されたマイクロ命
令とハードウェアで生成された特定命令とのうち一方を
選択する選択手段とを設けたことを特徴とする。

【００１１】本発明による他のマイクロプログラム制御
装置は、各々異なるマイクロプログラムを記憶し、互い
に排他的に動作する複数の制御記憶と、前記複数の制御
記憶各々に対応して設けられ、前記複数の制御記憶各々
のアドレスを指示する複数のアドレス供給手段とを有す
るマイクロプログラム制御装置であって、前記複数の制
御記憶各々に対応して設けられ、前記アドレス供給手段
からのアドレスが特定アドレスを指示しているか否かを
検出する複数の検出手段と、前記複数の制御記憶各々に
対応して設けられ、前記検出手段の検出結果にしたがっ
て前記制御記憶から読出されたマイクロ命令とハードウ
ェアで生成された特定命令とのうち一方を選択する複数
の選択手段とを含むことを特徴とする。

【００１２】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるマ
イクロプログラム制御装置はアドレスデコーダ１１，１
２と選択回路１３，１４とを設けた以外は図２に示す従
来例と同様の構成となっており、同一構成要素には同一
符号を付してある。また、それら同一構成要素の動作は
従来例の動作と同様である。

【００１４】アドレスデコーダ１１，１２はアドレス選
択回路７，８からのアドレス１０８　，１０９　をデコ
ードし、何の動作指示もださないＮＯＰ　命令が格納さ
れている制御記憶９，１０の特定のアドレスが供給され
たか否かを検出する。アドレスデコーダ１１，１２はそ
の検出結果をデコード信号１１２　，１１３　として選
択回路１３，１４に出力する。

【００１５】選択回路１３，１４はアドレスデコーダ１
１，１２からのデコード信号１１２　，１１３　にした
がって、制御記憶９，１０から読出されたマイクロ命令
１１０　，１１１　と、ハードウェア（図示せず）で生
成されたＮＯＰ　命令１１４　，１１５　とのうち一方
を選択する。選択回路１３，１４は選択したマイクロ命
令１１６　，１１７　を制御データレジスタ１５，１６
を介して演算装置１７，１８に出力する。

【００１６】次に、図１を用いて本発明の一実施例の動
作について説明する。たとえば、１０進演算処理を実行
する場合、命令レジスタ１に格納された命令語中のオペ
コード１０１　がデコーダ２でデコードされると、該１
０進演算処理を実行するためのマイクロプログラムの第
１ステップを記憶する制御記憶９のアドレス１０２　が
デコーダ２からアドレス選択回路３，４に出力される。

【００１７】このとき、デコーダ２からのモード信号１
０３　は演算装置１７の動作を示しているので、アドレ
ス選択回路３はデコーダ２からのアドレス１０２　を選
択し、該アドレスをアドレスレジスタ５に出力する。ま
た、アドレス選択回路４はＮＯＰ　命令を記憶する制御
記憶１０のアドレス１２３を選択し、該アドレスをアド
レスレジスタ６に出力する。

【００１８】アドレスレジスタ５，６に格納されたアド
レスはアドレス選択回路７，８で夫々選択され、制御記
憶９，１０のアドレスを指示する。このとき同時に、ア
ドレス選択回路７，８で選択されたアドレス１０８　，
１０９　はアドレスデコーダ１１，１２でデコードされ
る。アドレスデコーダ１１ではＮＯＰ　命令が格納され
ている制御記憶９の特定のアドレスが供給されたことを
検出しないので、選択回路１３ではアドレスデコーダ１
１からのデコード信号１１２　にしたがって制御記憶９
から読出された１０進演算処理を行うためのマイクロ命
令１１０　が選択される。また、アドレスデコーダ１２
ではＮＯＰ　命令が格納されている制御記憶１０の特定
のアドレスが供給されたことを検出するので、選択回路
１４ではアドレスデコーダ１２からのデコード信号１１
３　にしたがって制御記憶１０から読出されたＮＯＰ　
命令ではなく、ハードウェアで生成されたＮＯＰ　命令
１１５　が選択される。

【００１９】選択回路１３，１４で夫々選択されたマイ
クロ命令１１６　，１１７　は制御データレジスタ１５
，１６に格納される。よって、演算装置１７には制御デ
ータレジスタ１５からの制御データ１１８　として１０
進演算処理を行うためのマイクロ命令が入力されるので
、演算装置１７は１０進演算処理を実行する。また、演
算装置１８には制御データレジスタ１６からの制御デー
タ１１９　としてハードウェアで生成されたＮＯＰ　命
令が入力されるので、演算装置１８は演算処理を実行し
ない。

【００２０】このように、ＮＯＰ　命令が格納されてい
る制御記憶９，１０の特定のアドレスが供給されたこと
をアドレスデコーダ１１，１２が検出したとき、制御記
憶９，１０から読出されたＮＯＰ　命令の代りにハード
ウェアで生成されたＮＯＰ　命令を選択回路１３，１４
で選択して演算装置１７，１８に出力するようにするこ
とによって、ＮＯＰ　命令を実行するときに制御記憶９
，１０で起こるソフトエラーによる障害をなくすことが
できる。よって、マイクロプログラム制御装置の信頼性
を向上させることができる。

【００２１】尚、本発明の一実施例では互いに排他的に
動作する制御記憶９，１０を有するマイクロプログラム
制御装置の動作について述べたが、制御記憶を一つしか
有していないマイクロプログラム制御装置にも適用でき
るのは明白であり、これに限定されない。

【００２２】

【発明の効果】以上説明したように本発明によれば、制
御記憶に供給されるアドレスが特定アドレスを指示して
いることを検出したとき、この検出結果にしたがって制
御記憶から読出されたマイクロ命令の代りにハードウェ
アで生成された特定命令を選択して出力するようにする
ことによって、ＮＯＰ　命令を実行するときに制御記憶
で起こるソフトエラーによる障害をなくすことができ、
信頼性を向上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】従来例の構成を示すブロック図である。

【符号の説明】

３，４，７，８　　アドレス選択回路 ９，１０　　制御記憶 １１，１２　　デコーダ １３，１４　　選択回路 １７，１８　　演算装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　マイクロプログラムを記憶する制御記
   憶と、前記制御記憶のアドレスを指示するアドレス供給
   手段とを有するマイクロプログラム制御装置であって、
   前記アドレス供給手段からのアドレスが特定アドレスを
   指示しているか否かを検出する検出手段と、前記検出手
   段の検出結果にしたがって前記制御記憶から読出された
   マイクロ命令とハードウェアで生成された特定命令との
   うち一方を選択する選択手段とを設けたことを特徴とす
   るマイクロプログラム制御装置。
2. 【請求項２】　　各々異なるマイクロプログラムを記憶
   し、互いに排他的に動作する複数の制御記憶と、前記複
   数の制御記憶各々に対応して設けられ、前記複数の制御
   記憶各々のアドレスを指示する複数のアドレス供給手段
   とを有するマイクロプログラム制御装置であって、前記
   複数の制御記憶各々に対応して設けられ、前記アドレス
   供給手段からのアドレスが特定アドレスを指示している
   か否かを検出する複数の検出手段と、前記複数の制御記
   憶各々に対応して設けられ、前記検出手段の検出結果に
   したがって前記制御記憶から読出されたマイクロ命令と
   ハードウェアで生成された特定命令とのうち一方を選択
   する複数の選択手段とを含むことを特徴とするマイクロ
   プログラム制御装置。