JPH04274520A - Microprogram controller - Google Patents
Microprogram controllerInfo
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- JPH04274520A JPH04274520A JP3058424A JP5842491A JPH04274520A JP H04274520 A JPH04274520 A JP H04274520A JP 3058424 A JP3058424 A JP 3058424A JP 5842491 A JP5842491 A JP 5842491A JP H04274520 A JPH04274520 A JP H04274520A
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- 238000001514 detection method Methods 0.000 claims description 11
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- 238000011022 operating instruction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【0001】0001
【技術分野】本発明はマイクロプログラム制御装置に関
し、特に複数の制御記憶が互いに排他的に動作するマイ
クロプログラム制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprogram control device, and more particularly to a microprogram control device in which a plurality of control memories operate mutually exclusively.
【0002】0002
【従来技術】従来、この種のマイクロプログラム制御装
置においては、命令語中のオペコードがデコードされた
命令毎の第1ステップのアドレスまたは何の動作指示も
ださないNOP 命令のアドレスが動作モードにしたが
って選択される。選択されたアドレスを複数の制御記憶
に供給することによって各制御記憶を起動したり、アイ
ドル状態にしたりしている。2. Description of the Related Art Conventionally, in this type of microprogram control device, the first step address of each instruction whose opcode in the instruction word is decoded or the address of a NOP instruction that does not issue any operation instruction is set to the operation mode. Therefore it is selected. By supplying the selected address to a plurality of control memories, each control memory is activated or placed in an idle state.
【0003】すなわち、図2に示すように、命令レジス
タ1に格納された命令語中のオペコード101 がデコ
ーダ2でデコードされると、デコードされた命令毎の第
1ステップの制御記憶9,10におけるアドレス102
およびモード信号103 がデコーダ2からアドレス
選択回路3,4に出力される。アドレス選択回路3,4
は夫々デコーダ2からのアドレス102 と、ハードウ
ェア(図示せず)で生成されたNOP 命令の制御記憶
9,10におけるアドレス(HWNOP )122 ,
123 とのうち一方をデコーダ2からのモード信号1
03 にしたがって選択する。アドレス選択回路3,4
で選択されたアドレス104 ,105 はアドレスレ
ジスタ5,6およびアドレス選択回路7,8を介して制
御記憶9,10に供給される。制御記憶9,10にアド
レス選択回路7,8からのアドレス108 ,109
が供給されると、制御記憶9,10から読出されたマイ
クロ命令110 ,111 が制御データレジスタ15
,16を介して演算装置17,18に出力される。That is, as shown in FIG. 2, when the opcode 101 in the instruction word stored in the instruction register 1 is decoded by the decoder 2, the operation code 101 in the first step control memory 9, 10 for each decoded instruction is address 102
and mode signal 103 are output from decoder 2 to address selection circuits 3 and 4. Address selection circuit 3, 4
are the address 102 from the decoder 2 and the address (HWNOP) 122 in the control memories 9 and 10 of the NOP instruction generated by hardware (not shown), respectively.
123 and mode signal 1 from decoder 2.
Select according to 03. Address selection circuit 3, 4
The selected addresses 104 and 105 are supplied to control memories 9 and 10 via address registers 5 and 6 and address selection circuits 7 and 8. Addresses 108 and 109 from address selection circuits 7 and 8 are stored in control memories 9 and 10.
is supplied, the microinstructions 110 and 111 read from the control memories 9 and 10 are stored in the control data register 15.
, 16 to the arithmetic units 17 and 18.
【0004】ここで、制御記憶9には10進演算命令や
可変長演算命令を実行する演算装置17の制御を行うマ
イクロプログラムが格納されている。また、制御記憶1
0には上記以外の処理、たとえば基本演算命令を実行す
る演算装置18の制御を行うマイクロプログラムが格納
されている。これら制御記憶9,10は互いに排他的に
動作する。つまり、制御記憶9のマイクロプログラムの
処理動作中は制御記憶10のマイクロプログラムがNO
P 命令を実行する。また、制御記憶10のマイクロプ
ログラムの処理動作中は制御記憶9のマイクロプログラ
ムがNOP 命令を実行する。Here, the control memory 9 stores a microprogram for controlling an arithmetic unit 17 that executes decimal arithmetic instructions and variable length arithmetic instructions. In addition, control memory 1
0 stores a microprogram for controlling the arithmetic unit 18 that executes processes other than those described above, such as basic arithmetic instructions. These control memories 9, 10 operate mutually exclusively. In other words, during the processing operation of the microprogram in the control memory 9, the microprogram in the control memory 10 is
P Execute command. Further, during the processing operation of the microprogram in the control memory 10, the microprogram in the control memory 9 executes a NOP instruction.
【0005】今、10進演算処理を実行する場合、命令
レジスタ1に格納された命令語中のオペコード101
がデコーダ2でデコードされると、該10進演算処理を
実行するためのマイクロプログラムの第1ステップを記
憶する制御記憶9のアドレス102がデコーダ2からア
ドレス選択回路3,4に出力される。このとき、デコー
ダ2からのモード信号103 は演算装置17の動作を
示しているので、アドレス選択回路3はデコーダ2から
のアドレス102 を選択し、該アドレスをアドレスレ
ジスタ5およびアドレス選択回路7を介して制御記憶9
に出力する。また、アドレス選択回路4はNOP 命令
を記憶する制御記憶10のアドレス123 を選択し、
該アドレスをアドレスレジスタ6およびアドレス選択回
路8を介して制御記憶10に出力する。Now, when executing decimal arithmetic processing, the operation code 101 in the instruction word stored in instruction register 1 is
When decoded by the decoder 2, the address 102 of the control memory 9 storing the first step of the microprogram for executing the decimal arithmetic processing is outputted from the decoder 2 to the address selection circuits 3 and 4. At this time, since the mode signal 103 from the decoder 2 indicates the operation of the arithmetic unit 17, the address selection circuit 3 selects the address 102 from the decoder 2 and sends the address through the address register 5 and the address selection circuit 7. control memory 9
Output to. Further, the address selection circuit 4 selects the address 123 of the control memory 10 that stores the NOP instruction,
The address is output to control memory 10 via address register 6 and address selection circuit 8.
【0006】尚、アドレス選択回路7,8ではアドレス
レジスタ5,6からのアドレス106,107 と、制
御データレジスタ15,16に格納されたマイクロ命令
の次アドレスフィールドにあるマイクロプログラムの第
2ステップ以降のアドレス119 ,121 が選択さ
れる。この場合、アドレス選択回路7,8では夫々アド
レスレジスタ5,6からのアドレス106 ,107
が選択され、該アドレスが制御記憶9,10に供給され
る。Note that the address selection circuits 7 and 8 select the addresses 106 and 107 from the address registers 5 and 6 and the second and subsequent steps of the microprogram in the next address field of the microinstruction stored in the control data registers 15 and 16. Addresses 119 and 121 are selected. In this case, address selection circuits 7 and 8 select addresses 106 and 107 from address registers 5 and 6, respectively.
is selected and the address is supplied to the control memories 9,10.
【0007】アドレス選択回路7からのアドレス108
によって制御記憶9からは演算装置17の動作処理を
行うマイクロプログラムが読出され、該マイクロプログ
ラムが制御データレジスタ15に格納される。また、ア
ドレス選択回路8からのアドレス109 によって制御
記憶10からはNOP 命令が読出され、該NOP 命
令が制御データレジスタ16に格納される。このため、
演算装置17には制御データレジスタ15からの制御デ
ータ118 としてマイクロプログラムが入力されるの
で、演算装置17は10進演算処理を実行する。また、
命令演算装置18には制御データレジスタ16からの制
御データ119 としてNOP 命令が入力されるので
、演算装置18は演算処理を実行しない。Address 108 from address selection circuit 7
A microprogram for operating the arithmetic unit 17 is read from the control memory 9, and the microprogram is stored in the control data register 15. Further, the NOP instruction is read from the control memory 10 according to the address 109 from the address selection circuit 8, and the NOP instruction is stored in the control data register 16. For this reason,
Since the microprogram is input to the arithmetic unit 17 as control data 118 from the control data register 15, the arithmetic unit 17 executes decimal arithmetic processing. Also,
Since the NOP instruction is input to the instruction arithmetic unit 18 as the control data 119 from the control data register 16, the arithmetic unit 18 does not execute arithmetic processing.
【0008】このような従来のマイクロプログラム制御
装置では、NOP 命令が格納されているアドレスがア
ドレス選択回路3,4で選択されると、該アドレスによ
って制御記憶9,10から読出されたNOP 命令が演
算装置17,18で実行される。このNOP 命令にお
いて制御記憶9,10で起こるソフトエラーによる障害
が検出された場合、該障害が訂正可能なエラーであれば
訂正することによってNOP 命令が実行されるが、訂
正不可能なエラーであれば装置を停止させなければなら
ないため、信頼性の低下を招くという欠点がある。In such a conventional microprogram control device, when the address where the NOP instruction is stored is selected by the address selection circuits 3 and 4, the NOP instruction read from the control memories 9 and 10 by the address is selected. It is executed by arithmetic units 17 and 18. When a fault due to a soft error occurring in the control memories 9 and 10 is detected in this NOP instruction, if the fault is a correctable error, the NOP instruction is executed by correcting it; In this case, the device must be stopped, which has the disadvantage of reducing reliability.
【0009】[0009]
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、NOP 命令を実行する
ときに制御記憶で起こるソフトエラーによる障害をなく
すことができ、信頼性を向上させることができるマイク
ロプログラム制御装置の提供を目的とする。[Object of the Invention] The present invention has been made in order to eliminate the drawbacks of the conventional ones as described above, and improves reliability by eliminating failures caused by soft errors that occur in control memory when executing NOP instructions. The object of the present invention is to provide a microprogram control device that can perform the following tasks.
【0010】0010
【発明の構成】本発明によるマイクロプログラム制御装
置は、マイクロプログラムを記憶する制御記憶と、前記
制御記憶のアドレスを指示するアドレス供給手段とを有
するマイクロプログラム制御装置であって、前記アドレ
ス供給手段からのアドレスが特定アドレスを指示してい
るか否かを検出する検出手段と、前記検出手段の検出結
果にしたがって前記制御記憶から読出されたマイクロ命
令とハードウェアで生成された特定命令とのうち一方を
選択する選択手段とを設けたことを特徴とする。SUMMARY OF THE INVENTION A microprogram control device according to the present invention is a microprogram control device having a control memory for storing a microprogram, and address supply means for indicating an address of the control memory, wherein detecting means for detecting whether or not the address indicates a specific address; and detecting one of a microinstruction read from the control memory and a specific instruction generated by hardware according to the detection result of the detection means. The present invention is characterized in that it includes a selection means for selecting.
【0011】本発明による他のマイクロプログラム制御
装置は、各々異なるマイクロプログラムを記憶し、互い
に排他的に動作する複数の制御記憶と、前記複数の制御
記憶各々に対応して設けられ、前記複数の制御記憶各々
のアドレスを指示する複数のアドレス供給手段とを有す
るマイクロプログラム制御装置であって、前記複数の制
御記憶各々に対応して設けられ、前記アドレス供給手段
からのアドレスが特定アドレスを指示しているか否かを
検出する複数の検出手段と、前記複数の制御記憶各々に
対応して設けられ、前記検出手段の検出結果にしたがっ
て前記制御記憶から読出されたマイクロ命令とハードウ
ェアで生成された特定命令とのうち一方を選択する複数
の選択手段とを含むことを特徴とする。Another microprogram control device according to the present invention includes a plurality of control memories each storing a different microprogram and operating mutually exclusively, and a plurality of control memories provided corresponding to each of the plurality of control memories. A microprogram control device having a plurality of address supply means for instructing an address of each of the control memories, the microprogram control device being provided corresponding to each of the plurality of control memories, and the address from the address supply means instructing a specific address. a plurality of detection means for detecting whether or not the above-mentioned control memory is present; The method is characterized in that it includes a plurality of selection means for selecting one of the specific command and the specific command.
【0012】0012
【実施例】次に、本発明の一実施例について図面を参照
して説明する。[Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings.
【0013】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるマ
イクロプログラム制御装置はアドレスデコーダ11,1
2と選択回路13,14とを設けた以外は図2に示す従
来例と同様の構成となっており、同一構成要素には同一
符号を付してある。また、それら同一構成要素の動作は
従来例の動作と同様である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, a microprogram control device according to an embodiment of the present invention includes address decoders 11, 1.
The configuration is the same as that of the conventional example shown in FIG. 2 except that 2 and selection circuits 13 and 14 are provided, and the same components are given the same reference numerals. Further, the operations of these same components are similar to those of the conventional example.
【0014】アドレスデコーダ11,12はアドレス選
択回路7,8からのアドレス108 ,109 をデコ
ードし、何の動作指示もださないNOP 命令が格納さ
れている制御記憶9,10の特定のアドレスが供給され
たか否かを検出する。アドレスデコーダ11,12はそ
の検出結果をデコード信号112 ,113 として選
択回路13,14に出力する。Address decoders 11 and 12 decode addresses 108 and 109 from address selection circuits 7 and 8, and select specific addresses in control memories 9 and 10 in which NOP instructions that do not issue any operation instructions are stored. Detect whether or not it has been supplied. Address decoders 11 and 12 output the detection results to selection circuits 13 and 14 as decoded signals 112 and 113.
【0015】選択回路13,14はアドレスデコーダ1
1,12からのデコード信号112 ,113 にした
がって、制御記憶9,10から読出されたマイクロ命令
110 ,111 と、ハードウェア(図示せず)で生
成されたNOP 命令114 ,115 とのうち一方
を選択する。選択回路13,14は選択したマイクロ命
令116 ,117 を制御データレジスタ15,16
を介して演算装置17,18に出力する。Selection circuits 13 and 14 are address decoders 1
In accordance with the decode signals 112, 113 from the control memories 9, 10, one of the microinstructions 110, 111 read from the control memories 9, 10 and the NOP instructions 114, 115 generated by hardware (not shown) is executed. select. The selection circuits 13 and 14 transfer the selected microinstructions 116 and 117 to control data registers 15 and 16.
The data is output to arithmetic units 17 and 18 via.
【0016】次に、図1を用いて本発明の一実施例の動
作について説明する。たとえば、10進演算処理を実行
する場合、命令レジスタ1に格納された命令語中のオペ
コード101 がデコーダ2でデコードされると、該1
0進演算処理を実行するためのマイクロプログラムの第
1ステップを記憶する制御記憶9のアドレス102 が
デコーダ2からアドレス選択回路3,4に出力される。Next, the operation of one embodiment of the present invention will be explained using FIG. For example, when executing decimal arithmetic processing, when opcode 101 in the instruction word stored in instruction register 1 is decoded by decoder 2,
The address 102 of the control memory 9 storing the first step of the microprogram for executing decimal arithmetic processing is output from the decoder 2 to the address selection circuits 3 and 4.
【0017】このとき、デコーダ2からのモード信号1
03 は演算装置17の動作を示しているので、アドレ
ス選択回路3はデコーダ2からのアドレス102 を選
択し、該アドレスをアドレスレジスタ5に出力する。ま
た、アドレス選択回路4はNOP 命令を記憶する制御
記憶10のアドレス123を選択し、該アドレスをアド
レスレジスタ6に出力する。At this time, mode signal 1 from decoder 2
Since 03 indicates the operation of the arithmetic unit 17, the address selection circuit 3 selects the address 102 from the decoder 2 and outputs the address to the address register 5. Further, the address selection circuit 4 selects the address 123 of the control memory 10 that stores the NOP instruction, and outputs the address to the address register 6.
【0018】アドレスレジスタ5,6に格納されたアド
レスはアドレス選択回路7,8で夫々選択され、制御記
憶9,10のアドレスを指示する。このとき同時に、ア
ドレス選択回路7,8で選択されたアドレス108 ,
109 はアドレスデコーダ11,12でデコードされ
る。アドレスデコーダ11ではNOP 命令が格納され
ている制御記憶9の特定のアドレスが供給されたことを
検出しないので、選択回路13ではアドレスデコーダ1
1からのデコード信号112 にしたがって制御記憶9
から読出された10進演算処理を行うためのマイクロ命
令110 が選択される。また、アドレスデコーダ12
ではNOP 命令が格納されている制御記憶10の特定
のアドレスが供給されたことを検出するので、選択回路
14ではアドレスデコーダ12からのデコード信号11
3 にしたがって制御記憶10から読出されたNOP
命令ではなく、ハードウェアで生成されたNOP 命令
115 が選択される。Addresses stored in address registers 5 and 6 are selected by address selection circuits 7 and 8, respectively, to designate addresses in control memories 9 and 10. At this time, at the same time, the addresses 108 and 108 selected by the address selection circuits 7 and 8
109 is decoded by address decoders 11 and 12. Since the address decoder 11 does not detect that the specific address of the control memory 9 in which the NOP instruction is stored is supplied, the selection circuit 13
Control memory 9 according to the decoded signal 112 from 1
The microinstruction 110 for performing decimal arithmetic processing read from the microinstruction 110 is selected. In addition, the address decoder 12
Since the selection circuit 14 detects that a specific address of the control memory 10 in which the NOP instruction is stored is supplied, the selection circuit 14 outputs the decode signal 11 from the address decoder 12.
3 read from control memory 10 according to
Instead of an instruction, a hardware generated NOP instruction 115 is selected.
【0019】選択回路13,14で夫々選択されたマイ
クロ命令116 ,117 は制御データレジスタ15
,16に格納される。よって、演算装置17には制御デ
ータレジスタ15からの制御データ118 として10
進演算処理を行うためのマイクロ命令が入力されるので
、演算装置17は10進演算処理を実行する。また、演
算装置18には制御データレジスタ16からの制御デー
タ119 としてハードウェアで生成されたNOP 命
令が入力されるので、演算装置18は演算処理を実行し
ない。The microinstructions 116 and 117 selected by the selection circuits 13 and 14, respectively, are stored in the control data register 15.
, 16. Therefore, the arithmetic unit 17 receives 10 as the control data 118 from the control data register 15.
Since a microinstruction for performing decimal arithmetic processing is input, the arithmetic unit 17 executes decimal arithmetic processing. Furthermore, since the NOP instruction generated by hardware is input to the arithmetic unit 18 as the control data 119 from the control data register 16, the arithmetic unit 18 does not perform any arithmetic processing.
【0020】このように、NOP 命令が格納されてい
る制御記憶9,10の特定のアドレスが供給されたこと
をアドレスデコーダ11,12が検出したとき、制御記
憶9,10から読出されたNOP 命令の代りにハード
ウェアで生成されたNOP 命令を選択回路13,14
で選択して演算装置17,18に出力するようにするこ
とによって、NOP 命令を実行するときに制御記憶9
,10で起こるソフトエラーによる障害をなくすことが
できる。よって、マイクロプログラム制御装置の信頼性
を向上させることができる。In this manner, when the address decoders 11 and 12 detect that a specific address of the control memories 9 and 10 in which the NOP instruction is stored is supplied, the NOP instruction read from the control memories 9 and 10 is The circuits 13 and 14 select a NOP instruction generated by hardware instead of
By selecting the NOP instruction and outputting it to the arithmetic units 17 and 18, the control memory 9
, 10 can be eliminated. Therefore, the reliability of the microprogram control device can be improved.
【0021】尚、本発明の一実施例では互いに排他的に
動作する制御記憶9,10を有するマイクロプログラム
制御装置の動作について述べたが、制御記憶を一つしか
有していないマイクロプログラム制御装置にも適用でき
るのは明白であり、これに限定されない。In one embodiment of the present invention, the operation of a microprogram control device having control memories 9 and 10 that operate mutually exclusively has been described, but a microprogram control device having only one control memory has been described. It is obvious that it can be applied to, and is not limited to, this.
【0022】[0022]
【発明の効果】以上説明したように本発明によれば、制
御記憶に供給されるアドレスが特定アドレスを指示して
いることを検出したとき、この検出結果にしたがって制
御記憶から読出されたマイクロ命令の代りにハードウェ
アで生成された特定命令を選択して出力するようにする
ことによって、NOP 命令を実行するときに制御記憶
で起こるソフトエラーによる障害をなくすことができ、
信頼性を向上させることができるという効果がある。As explained above, according to the present invention, when it is detected that the address supplied to the control memory indicates a specific address, the microinstruction read out from the control memory according to the detection result is By selecting and outputting a specific instruction generated by hardware instead of the NOP instruction, it is possible to eliminate problems caused by soft errors that occur in the control memory when executing the NOP instruction.
This has the effect of improving reliability.
【図1】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図2】従来例の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a conventional example.
3,4,7,8 アドレス選択回路 9,10 制御記憶 11,12 デコーダ 13,14 選択回路 17,18 演算装置 3, 4, 7, 8 Address selection circuit 9,10 Control memory 11, 12 Decoder 13, 14 Selection circuit 17, 18 Arithmetic device
Claims (2)
憶と、前記制御記憶のアドレスを指示するアドレス供給
手段とを有するマイクロプログラム制御装置であって、
前記アドレス供給手段からのアドレスが特定アドレスを
指示しているか否かを検出する検出手段と、前記検出手
段の検出結果にしたがって前記制御記憶から読出された
マイクロ命令とハードウェアで生成された特定命令との
うち一方を選択する選択手段とを設けたことを特徴とす
るマイクロプログラム制御装置。1. A microprogram control device comprising a control memory for storing a microprogram, and address supply means for specifying an address of the control memory, comprising:
a detection means for detecting whether the address from the address supply means indicates a specific address; a microinstruction read from the control memory according to the detection result of the detection means; and a specific instruction generated by hardware. 1. A microprogram control device comprising: selection means for selecting one of the following.
し、互いに排他的に動作する複数の制御記憶と、前記複
数の制御記憶各々に対応して設けられ、前記複数の制御
記憶各々のアドレスを指示する複数のアドレス供給手段
とを有するマイクロプログラム制御装置であって、前記
複数の制御記憶各々に対応して設けられ、前記アドレス
供給手段からのアドレスが特定アドレスを指示している
か否かを検出する複数の検出手段と、前記複数の制御記
憶各々に対応して設けられ、前記検出手段の検出結果に
したがって前記制御記憶から読出されたマイクロ命令と
ハードウェアで生成された特定命令とのうち一方を選択
する複数の選択手段とを含むことを特徴とするマイクロ
プログラム制御装置。2. A plurality of control memories each storing different microprograms and operating mutually exclusively; and a plurality of control memories provided corresponding to each of the plurality of control memories and instructing the address of each of the plurality of control memories. a microprogram control device having address supply means, the microprogram control device having a plurality of address supply means provided corresponding to each of the plurality of control memories for detecting whether or not an address from the address supply means indicates a specific address; a detection means, and is provided corresponding to each of the plurality of control memories, and selects one of a microinstruction read from the control memory and a specific instruction generated by hardware according to the detection result of the detection means. A microprogram control device comprising a plurality of selection means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3058424A JPH04274520A (en) | 1991-02-28 | 1991-02-28 | Microprogram controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3058424A JPH04274520A (en) | 1991-02-28 | 1991-02-28 | Microprogram controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04274520A true JPH04274520A (en) | 1992-09-30 |
Family
ID=13084004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3058424A Pending JPH04274520A (en) | 1991-02-28 | 1991-02-28 | Microprogram controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04274520A (en) |
-
1991
- 1991-02-28 JP JP3058424A patent/JPH04274520A/en active Pending
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