JPH0427164A - 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インバータ装置等のように高電圧・高速度
スイッチングが要求される装置に用いるためのスイッチ
ング用の半導体装置およびその製造方法、ならびに該装
置を用いたフラッシュ制御装置に関する。

〔従来の技術〕

従来、数百ＫＶＡまでのインバータ装置はバイポーラト
ランジスタを用いて製造されていたが、装置の小型化、
高性能化のため、スイッチング周波数が高くできる、ス
イッチング速度の速いパワーデバイスが求められている
。このような用途に対しては、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）が提案されており、Ｉ　ＧＢ
Ｔはその低ゲート駆動損失特性のため、数十ＫＨｚ程度
までの高電圧・高速度スイッチング制御を容品に実現で
きる。

第１２図は従来のＩＧＢＴを示す断面構造図であり、第
１３図はその等価回路を示す回路図である。第１２図を
参照して、ｐ＋＋半導体基板１０１上にはｎ＋型型半体
体層１０２形成され、その上にｎ　型ドリフト層１０３
が形成される。ｎ型ドリフト層１０３の表面にはｐ型つ
ェル領域］０４が選択拡散により形成され、ｐ型ウェル
領域１０４の表面にはｎ＋＋エミッタ領域１０５か選択
拡散により形成される。ｎ　型ドリフト層１０３とｎ＋
＋エミッタ領域１０５とではさまれたｐ型ウェル領域１
０４の表面部分がチャネル領域１０６となる。チャネル
長は数ミクロン程度に設定される。チャネル領域１０６
上にはゲート酸化膜１０７を介してゲート電極１０８が
形成され、ｐ型ウェル領域１０４およびｎ＋＋エミッタ
領域１０５上にはエミッタ電極１０９か形成される。電
極１０８，１０９間は絶縁膜１１０により絶縁される。

ｐ＋＋半導体基板１０１の裏面にはコレクタ電極１１１
が形成される。

第１３図の等価回路において、ｎチャネルＭＯ３ＦＥＴ
２０１は第１２図のｎ　型ドリフト層１０３から上の部
分の縦型ＭＯ３構造より成るＭＯ５ＦＥＴを代表してお
り、ｐｎｐ　トランジスタ２０２は第１２図のｐ＋＋半
導体基板１０１．ｎ＋型型半体体層１０２ｎ″″型ドリ
フト層１０３およびｐ型ウェル領域１０４より成るｐｎ
ｎｐ構造のバイポーラトランジスタを代表している。

また抵抗２０３は、第１２図のｎ−型ドリフト層１０３
の抵抗成分を代表している。

ゲート、エミッタ端子Ｇ、Ｅ間の電圧が充分低く、ＭＯ
ＳＦＥＴ２０１がオフしている時は、コレクタ、エミッ
タ端子Ｃ，Ｅ間に正バイアス電圧を印加すると、ｎ−型
ドリフト層１０３と、ｐ型ウェル領域１０４とのｎｐダ
イオードが逆バイアスされ、空乏層は主にｎ″″型ドリ
フト層１０３側に広がって空間電荷を形成し、高いコレ
クタ電圧に耐えることができる。またｎ−型ドリフト層
１０３の表面部もＭＯ３構造によるフィールドプレート
効果で高耐圧にできる。従って、高耐圧なデバイスを得
るためには、ｎ−型ドリフト層１０３は、低ドナー密度
（高比抵抗）で、しかも厚く設計する必要がある。しか
しながらこれによって、抵抗２０３の抵抗値が高くなり
やすく、通電能力低下の一因となる。

ゲート、エミッタ端子Ｇ、Ｅ間に充分な電圧を印加して
ＭＯＳＦＥＴ２０１をオンさせた状態で、コレクタ、エ
ミッタ端子Ｃ，Ｅ間の電圧を増加すると、ＭＯＳＦＥＴ
２０１のチャネルを通して電子がエミッタ電極１０９か
らコレクタ電極１１１に流れる。これによって、ｐｎｐ
トランジスタ２０２のベース、エミッタ間が順バイアス
され、このトランジスタ２０２が活性になってｌ　ＧＢ
Ｔのコレクタ、エミッタ端子Ｃ，Ｅ間が導通する。この
時ｐｎｐ＋ランジスタ２０２はＭＯＳＦＥＴ２０１のド
レイン電流を増幅して流す形になる。従って、Ｉ　ＧＢ
Ｔの通電能力は、ｐｎｐトランジスタ２０２の増幅率が
高い程、またＭＯＳＦＥＴ２０１のドレイン電流が大き
い程高くなり、オン電圧も低下する。しかしながら、ｐ
ｎｐトランジスタ２０２の増幅率を高くすると、ターン
オフ特性が悪くなる。高周波インバータへの応用におい
ては１μｓ以下のターンオフ時間が要求されるが、１０
００Ｖ程度の高耐圧のＩ　ＧＢＴでこれを実現するには
、ｐｎｐトランジスタ２０２の電流増幅率をかなり低く
する必要がある。このため、電子線やプロトンの照射あ
るいは重金属拡散によるライフタイムキラーの導入を行
ったり、トランジスタ２０２にショートエミッタ抵抗を
付加する等の工夫がなされている。この結果、ターンオ
フ特性が高速化されたＩＧＢＴでは、ｐｎｐ）ランジス
タ２０２の電流増幅率が小さくなり、オン電圧の規格上
限を満たすためには、電流密度が充分に高くできないと
いう問題がある。

このターンオフ特性とオン電圧のトレードオフを改善す
る１つの方法として、従来より、第１４図に１１２で示
すように、ｎ−ドリフト層１０３の表面近くのドナー密
度を高めて、ＭＯＳＦＥＴ２０１の直列抵抗２０３を下
げる工夫がなされてきた。またこの低抵抗層１１２の働
きによりオン状態の時にｐ型ウェル領域１０４との接合
部から伸びてくる空乏層の広がりも抑制されるので、高
耐圧のデバイスでもファインパターン化が可能となる。

すなわち、第１４図の構造によれば、ＭＯＳＦＥＴ２０
１の通電能力を上げ、ドレイン電流を増すことができる
ので、ｐｎｐ）ランジスタ２０２の増幅率が低くても高
い電流密度が得られるというのが、これまでの高性能化
であった。

ターンオフ特性とオン電圧のトレードオフを改善する別
の方法として、ＭＯＳＧＴＯというデバイスが提案され
ている。第１５図はＭＯＳＧＴＯの構造を示す断面図で
あり、第１６図はその等価回路を示す回路図である。第
１５図を参照して、ｐ＋＋半導体基板３０１上にはｎ　
型半導体層３０２、ｎ−型半導体層３０３．ｐ型半導体
層３０４が順に積層される。ｐ型半導体層３０４の表面
にはｎ型ウェル領域３０５が選択拡散により形成され、
ｎ型ウェル領域３０５の表面にはｐ　型ソース領域３０
６が選択拡散により形成される。ｐ型半導体層３０４と
ｐ　型ソース領域３０６とではさまれたｎ型ウェル領域
３０５の表面部分がチャネル領域３０７となる。ｐ型半
導体層３０４上には第１ゲート電極３０８が形成され、
チャネル領域３０７上にはゲート絶縁膜３０９を介して
第２ゲート電極３１０が形成される。またｎ型ウェル領
域３０５およびｐ＋＋ソース領域３０６上にはカソード
電極３１１が形成される。これらの電極３０８，３１０
，３１１間は絶縁膜３１２により絶縁される。ｐ＋＋半
導体基板３０１の裏面にはアノード電極３１２が形成さ
れる。

第１６図の等価回路において、ｐチャネルＭＯ５ＦＥＴ
４０１は第１５図のｐ型半導体層３０４から上の部分の
縦型ＭＯ３構造より成るＭＯＳＦＥＴを代表しており、
ｐｎｐ）ランリスク４０２はｐ＋＋半導体基板３０１．
ｎ＋型型半体体層３０２　　ｎ　　型半導体層３０３お
よびｐ型半導体層３０４より成るｐｎｎｐ構造のバイポ
ーラトランジスタを代表している。またｎｐｎ）ランリ
スク４０３は、ｎ　型半導体層３０３．　　ｐ型半導体
層３０４およびｎ型ウェル領域３０５より成るｎ−ｐｎ
構造のバイポーラトランジスタを代表している。

このＭＯ３ＧＴＯをターンオンするには、アノード、カ
ソード端子Ａ、に間を正バイアスしておき、第１ゲート
端子Ｇ１にトリガ電流を流し込めば、トランジスタ４０
２，４０３から成るサイリスクがラッチして、アノード
、カソード端子Ａ。

Ｋ間が導通する。第２ゲート端子Ｇ２に負の電圧を印加
してＭＯ３ＦＥＴ４０１を導通させ、サイリスタのラッ
チを外せばＭＯ８ＧＴＯはターンオフする。

このデバイスはサイリスタ構造であるので、高耐圧にな
ってもオン電圧は低くてきる特徴がある。

しかしターンオフは、ゲート逆バイアスなしのＧＴｏの
遮断と等価であり、遮断可能なアノード電流が充分に高
くできない難点がある。またゲート電極を２個有し、点
弧・遮断に複雑なゲート制御が必要で使い勝手は良くな
い。このＭＯ５ＧＴＯの点弧ゲート制御をＭＯＳゲート
で行う構造としたものが、いわゆるＭＯＳコンドロール
ドサイリスタ（ＭＣＴ）であるが、これもターンオフの
メカニズムはＭＯ３ＧＴＯと同じで、上述のＭＯ３ＧＴ
Ｏと同様な問題がある。

以上のデバイスの欠点を改良し、高耐圧、低オン抵抗、
高速ターンオフおよび高い遮断可能主電流密度を実現す
るデバイスとして、エミッタスイッチドサイリスタ（Ｅ
ＳＴ）が提案されている。

第１７図はｒｌｌシＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　ＩｅｔＬｃｒｓ、　Ｖ。

１．１１．　　Ｎｏ、２．　１９９０年　２月　”Ｔｈ
ｅ　ＭＯＳ−Ｇａｔｅｄ　　ＥｌＬＬｅｒ　５ｗ１ｔｃ
ｈｅｄ　Ｔｈｙｒｌｓｔｏｒ”、　Ｂ、　Ｊａｙａｎｔ
　Ｂａｌｌｇａ　Ｊに開示されたＥＳＴの構造を示す断
面図であり、第１８図はその等価回路を示す回路図であ
る。第１７図を参照して、ｐ＋＋半導体基板５０１上に
はｎ型バッファ層５０２．ｎ−型ドリフト層５０３゜ｐ
型ベース層５０４が順に積層される。ｐ型ベース層５０
４の表面には、ｎ＋型ラフローティング領域５０５よび
ｎ＋＋エミッタ領域５０６が選択的に形成される。ｎ＋
型ラフローティング領域５０５ｎ＋＋エミッタ領域５０
６とではさまれたｐ型ベース領域５０４の表面部分がチ
ャネル領域５０７となる。チャネル領域５０７を除き、
ｎ＋＋エミッタ領域５０６の周囲にはベース抵抗低減の
ためのｐ＋型領領域５０８設けられる。チャネル領域５
０７上にはゲート絶縁膜５０９を介してゲート電極５］
０か形成され、ｎ＋＋エミッタ領域５０６およびｐ＋型
領領域５０８上はカソード電極５１１が形成される。ｐ
＋＋半導体基板５０］の裏面にはアノード電極５１２が
形成される。

第１８図の等価回路において、ｎチャネルＭＯ５ＦＥＴ
６０１は第１７図のｐ型ベース領域５０４から上のＭＯ
５構造より成るＭＯＳＦＥＴに対応しており、ｐｎｐ）
ランジスタロ０２はｐ＋型崖導体基板５０１．、ｎ型バ
ッファ層５０２．ｎ型ドリフト層５０３およびｐ型ベー
ス領域５０４より成るｐ”ｎｎ　　ｐ構造のバイポーラ
トランジスタに対応している。またｎｐｎ　）ランジス
タロ０３は、ｎ　型ドリフト層５０Ｂ、ｐ型ベース層５
０４、ｎ＋型ラフローティング領域５０５り成るｎ　　
ｐｎ＋構造のバイポーラトランジスタに対応している。

抵抗６０４はｐ型ベース層５０４の抵抗成分を表わして
いる。

このＥＳＴをターンオンするには、アノード。

カソード端子Ａ、に間を正バイアスしておき、かつゲー
ト端子Ｇに正電圧を印加してＭＯ８ＦＥＴ６０１を導通
させた状態で、トランジスタ６０２゜６０３より成るサ
イリスタをトリガしラッチさせるためにｐ型ベース層５
０４にトリガ電流を供給する必要がある。このため、上
記文献に記述されているように、第１５図、第１６図の
第１ゲート端子Ｇ１と類似の、トリガ電流供給用のゲー
ト端子ＧＴを、ｐ型ベース層５０４に対して適当に設け
なければならない。第１８図の等価回路では、このゲー
ト端子Ｇ、を点線で示す。一方、ゲート端子Ｇの印加電
圧をゼロにしてＭＯ５ＦＥＴ６０１を非導通にすること
により、サイリスタのラッチが外れＥＳＴはターンオフ
する。

ＥＳＴは前述のＭＯＳＧＴＯと同様、サイリスタ構造で
あるので、高耐圧になってもオン電圧は低くできる。ま
た、サイリスタ部とカスコード接続されたＭＯ８ＦＥＴ
６０１のチャネルでターンオフを制御するので、遮断可
能なアノード電流はＭＯＳＧＴＯよりも高い。さらに、
トランジスタ６０２の増幅率を低くできるので、高速タ
ーンオフが可能になる。しかしながら、ＭＯＳＧＴＯと
同様にゲート電極を２個必要とするため、ゲート制御が
煩雑であるという問題がある。また余分なゲート電極の
ためデバイスの実装密度が低下し、実現できる電流密度
が小さくなるという問題もある。

〔発明が解決しようとする課題〕

以上説明したように、従来より提案されあるいは用いら
れている半導体装置は、それぞれに問題点を有している
。すなわち、ＩＧＢＴは、耐圧。

オン電圧、ターンオフ速度の間にトレードオフの関係が
あり、全部を満足させることが難しい。ＭＯＳＧＴＯや
ＭＣＴは、高耐圧、低オン抵抗は実現できるが、遮断可
能主電流密度が低く、またゲート電極が２個必要である
ため、ゲート制御が複雑であるという問題がある。また
ＥＳＴは、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度は実現できるが、ゲート電極が２個
必要であるためのゲート制御が複雑であるという問題が
ある。加えて余分なゲート電極のためデバイスの実装密
度が上がらないという問題もある。

また、詳しくは後述するが、この様な従来の半導体装置
を、写真撮影等の補助光源として用いられるフラッシュ
の制御装置に適用した場合、フラッシュの発光効率、装
置の小型化、低価格化等に難点があり、十分に満足のい
く性能が実現できないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度を実現できるとともに、ゲート電極
が単一で済み、その結果としてデバイスの実装密度が高
くなり高電流密度を実現できる半導体装置およびその製
造方法を得ることを目的とする。

また、フラッシュの発光効率が高く、しかも装置の小型
化、低価格化が図れる、高性能なフラッシュ制御装置を
得ることをも目的とする。

〔課題を解決するための手段〕

第１の発明に係る半導体装置は、第１．第２主面を有す
る第１導電型の第１半導体層と、この第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、こ
の第２半導体層の表面に選択的に形成された比較的低い
第１不純物濃度を有する第１導電型の第１半導体領域と
、この第１半導体領域に隣接して第２半導体層の表面に
選択的に形成された比較的高い第２不純物濃度を有する
第１導電型の第２半導体領域と、第１半導体領域の表面
の少なくとも一部に形成された第２導電型の第３半導体
領域と、第２半導体領域の表面に第１半導体領域から離
れて選択的に形成された第２導電型の第４半導体領域と
を備え、第３．第４半導体領域間の表面部分はチャネル
として規定され、このチャネル上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
、第２、第４半導体領域上にまたがって形成された第１
主電極と、第１半導体層の第２主面上に形成された第２
主電極とをさらに備えて構成されており、第１不純物濃
度はオフ時に第１．第２主電極間に実使用電圧が印加さ
れた状態で第１半導体領域が完全に空乏化する値に設定
され、第２不純物濃度はチャネルの閾値電圧がエンハン
スメントモードの所定値になる値に設定されている。

また、第２の発明に係る半導体装置の製造方法は、第１
．第２主面を有する第１導電型の第１半導体層を準備す
る工程と、この第１半導体層の第１主面上に第２導電型
の第２半導体層を形成する工程と、この第２半導体層の
表面に比較的低い第１不純物濃度を有する第１導電型の
第１半導体領域を選択的に形成する工程と、この第１半
導体領域に隣接して第２半導体層の表面に比較的高い第
２不純物濃度を有する第１導電型の第２半導体領域を選
択的に形成する工程と、第１半導体領域の表面の少なく
とも一部に第２導電型の第３半導体領域を形成する工程
と、第２半導体領域の表面に第１半導体領域から離れて
第２導電型の第４半導体領域を選択的に形成する工程と
を備え、第３゜第４半導体領域間の表面部分はチャネル
として規定され、このチャネル上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、第２．第４半導体領域上にまたがって第１主
電極を形成する工程と、第１　’ｌｉ導体層の第２主面
上に第２主電極を形成する工程とをさらに備えて構成さ
れており、第１不純物濃度はオフ時に第１．第２主電極
間に実使用電圧が印加された状態で第１半導体領域か完
全に空乏化する値に設定され、第２不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されている。

さらに、第３の発明に係るフラッシュ制御装置は、第１
．第２の高圧電源端子と、この第１．第２の高圧電源端
子間に接続された閃光エネルギ蓄積用コンデンサと、第
１．第２の高圧電源端子間に接続された閃光放電管とス
イッチ素子との直列接続体と、閃光放電管に接続され、
閃光放電の開始に際し閃光放電管をトリガするトリガ回
路とを備え、スイッチ素子はカスコード接続されたサイ
リスタ素子とＭＯＳＦＥＴとが１チップ上に形成されて
構成されている。

なお、第３の発明のスイッチ素子として、第］の発明に
係る半導体装置を用いてもよい。

〔作用〕

第１．第２の発明においては、第１半導体領域の第１不
純物濃度はオフ時に第１．第２主電極間に実使用電圧が
印加された状態で第１半導体領域が完全に空乏化する値
に設定され、第２半導体領域の第２不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されているので、第１．第２主電極間に実使用
電圧が印加されている状態でゲート電極にバイアス電圧
を印加すると、第１主電極−第４半導体領域−チャネル
−第３半導体領域→空乏化した第１半導体領域→第２半
導体層の経路で第２半導体層に電流が供給され、これが
サイリスタ構造のトリガ電流となり、サイリスタにラッ
チがかかり、半導体装置は直ちにターンオンする。ゲー
ト電極のバイアス電圧を除去すると、サイリスタのラッ
チが外れ、半導体装置はオフする。

また、第３の発明におけるスイッチ素子は、カスコード
接続されたサイリスタ素子とＭＯＳＦＥＴとが１チップ
上に形成されて構成されており、特にスイッチ素子のタ
ーンオフにおいて、サイリスタ素子の一方端子を開放す
る構成となっているので、高い電流密度の閃光放電電流
を容品に遮断できる。

さらに、スイッチ素子として第１の発明に係る半導体装
置を用いれば、ゲート電極が１つて済め、ｔｐ−の制御
人力でフラッシュ制御装置を制御できる。

〔実施例〕

第１図はこの発明による半導体装置の一実施例を示す断
面構造図であり、第２図はその等価回路を示す回路図で
ある。第１図を参照して、第１半導体層としてのｐ＋＋
半導体基板７０］上には、第２半導体層としてのｎ＋型
上半導体層７０２ｎ　型ドリフト層７０３が順に積層さ
れる。０９１９７８層７０３は例えば、１０００　Ｖク
ラスの半導体装置において、不純物濃度が１．０　”　
ｃｍ　−３程度、深さが６０μｍ程度であってもよい。

０９１９７８層７０３の表面には、第１半導体領域とし
てのｐ−型半導体領域７０４が選択的に形成される。ｐ
−型半導体領域７０４は例えば、不純物濃度がかなり低
い１０１２ｃＩＴｌ−３〜１０１５ｃ１１１−８程度、
深さが数μｍ程度であってもよい。ｐ　型半導体領域７
０４の両側に隣接して、ｎ−型ドリフト層７０３上に、
第２半導体領域としてのｐ型半導体領域７０５がウェル
状に選択的に形成される。ｐ型半導体領域７０５は例え
ば、不純物濃度がチャネル領域７０８のｎ＋＋半導体領
域７０７側の端部において１０１６ｃｎ−３程度、深さ
が数μｍ程度であってもよい。

ｐ−型半導体領域７０４の表面には、第３半導体領域と
してのｎ　型半導体領域７０６が、領域７０４．７０５
間の界面から離れて選択的に形成される。ｎ＋＋半導体
領域７０６は例えば、不純物濃度が表面において１０ｔ
９ｃｆ、、−３程度、深さが０゜３μｍ程度であっても
よい。ｐ型半導体領域７０５の表面には、第４半導体領
域としてのｎ　型半導体領域７０７が、領域７０４，７
０５間の界面から離れて選択的に形成される。ｎ　型半
導体領域７０７は例えば、不純物濃度が表面において１
０１９ｃｎ−３程度、深さが０．３μｍ程度であっても
よい。ｎ＋＋半導体領域７０６と７０７とではさまれた
ｐ−型半導体領域７０４およびｐ型半導体領域７０５の
表面部分がチャネル領域７０８となる。

チャネル領域７０８上には、ゲート酸化膜７０９を介し
てゲート電極７１０が形成される。またｐ型半導体領域
７０５およびｎ　型半導体領域７０７上には第１主電極
としてのアノード電極７１１が形成される。これらの電
極７１０．７１１は絶縁膜７１２により絶縁される。ｐ
　型半導体基板７０１の裏面には第２主電極としてのカ
ソード電極７１３が形成される。

なお、ｐ−型半導体層７０４は、第１図ではｐ型半導体
領域７０５よりも深さが浅いものとなっているが、第３
図に示すようにｐ型半導体領域７０５と深さが略同じ、
あるいは第４図に示すようにｐ型半導体領域７０５より
も深さが深いものであってもよい。

第２図の等価回路図において、ｎチャネルＭＯ３ＦＥＴ
８０１は第１図のｐ−型半導体領域７０４から上の部分
のＭＯ３構造より成るＭＯＳＦＥＴに対応している。マ
ルチコレクタのｐｎｐ）ランリスタ８０２は、第１図の
ｐ＋＋半導体基板７０１、ｎ＋型型半体体層７０２ｎ−
型ドリフト層７０３およびｐ−型半導体領域７０４より
成るｐｎｎｐ　　構造のバイポーラトランジスタおよび
、このバイポーラトランジスタのコレクタをｐ−型半導
体領域７０４からｐ型半導体領域７０５にかえたｐｎｎ
ｐ構造のバイポーラトランジスタに対応している。また
ｎｐｎ）ランリスタ８０３は、第１図のｎ　型ドリフト
層７０３゜ｐ−型半導体領域７０４およびｎ＋＋半導体
領域７０６より成るｎｐｎ　　構造のバイポーラトラン
ジスタに対応している。抵抗８０４はｐ−型半導体領域
７０４における抵抗成分を表している。

トランジスタ８０２の一部とトランジスタ８０３とがサ
イリスタ接続され、サイリスタ部を構成している。そし
て、このサイリスタ部に対し、ＭＯ３ＦＥＴ８０１がカ
スコード接続されている。

このように、この半導体装置では、ＭＯＳＦＥＴによる
ＧＴＯサイリスクのカスコード駆動の形になっている。

次に動作を説明する。ゲート端子Ｇに印加されるゲート
電圧が低く、ＭＯ５ＦＥＴ８０１がオフしている状態で
、アノード端子Ａの印加電圧をカソード端子Ｋに対し上
昇すると、ｎ−型ドリフト層７０３とｐ″″−およびｐ
型半導体領域７０４．７０５との間のｐｎ接合が逆バイ
アスとなり、このｐｎ接合の両側に空乏層が伸び始める
。空乏層はアクセプタ密度の低いｐ−型半導体領域７０
４においてよく伸び、数■のアノード電圧によってｐ−
型半導体領域７０４内は完全に空乏化される。

さらにアノード電圧を若干上げると、アクセプタ密度の
高いｐ型半導体領域７０５を若干空乏化した状態で、空
乏層の伸びは止まる。このような低電圧阻止時における
空乏層の伸び（空乏層の端部）の状態を第５図において
一点鎖線で示す。なおｎ＋＋半導体領域７０６の周囲に
も空乏層の端部は表われるが、図面では図示を省略して
いる。

ｎ　型ドリフト層７０３側に伸びた空乏層は、数百Ｖの
アノード電圧の印加でｎ−型ドリフト層７０３内を完全
に空乏化し、さらに定格電圧（例えば１００ＯＶ）近く
までアノード電圧を上げると、ドナー密度の高いｎ　型
半導体層を若干空乏化した状態で空乏層の伸びは止まる
。このような高電圧阻止時における空乏層の伸びの状態
を第５図において点線で表す。定格電圧を越えてアノー
ド電圧を上げていくと、やがて半導体装置内部の電界が
臨界電界に達し、降伏が始まる。

第６図は、第４図の構造の半導体装置の電圧阻止状態に
おける空乏層の伸びを示す図である。第５図と同様に、
−点鎖線は低電圧阻止時の空乏層の伸びを示し、点線は
高電圧阻止時の空乏層の伸びを示す。第４図の構造の場
合、ｎ　型ドリフト層７０３とｐ−型半導体領域７０４
との間のｐｎ接合が曲率の無い平坦な接合となるので、
電界集中が起こりに＜＜、高耐圧化が容品である。この
ことは第３図の構造の半導体装置にもあてはまる。

ゲート端子Ｇに正電圧を印加すると、チャネル領域７０
８に反転層が形成されＭＯ３ＦＥＴ８０１がオンする。

チャネル領域７０８が導通する閾値電圧はチャネル領域
７０８のｎ＋＋半導体領域７０７側の端部におけるｐ型
半導体領域７０５の不純物濃度によって決まるが、この
不純物濃度は、上記閾値電圧がエンハンスメントモード
の適当な値になるように設定される。

ＭＯ３ＦＥＴ８０１がオンすると、ｎ＋型゛Ｉ６導体領
域７０６はカソード電極７１１とほぼ同電位になる。こ
の状態で、アノード端子Ａの印加電圧をカソード端子Ｋ
に対して上昇すると、ｎ　型ドリフト層７０３とｐ−お
よびｐ型半導体領域７０４．７０５との間のｐｎ接合が
逆バイアスされ、前述と同様にしてこのｐｎ接合の両側
に空乏層が広がり、数Ｖのアノード電圧によってｐ−型
半導体領域７０４内は完全に空乏化される。これにより
、ｎ−型ドリフト層７０３．ｐ−型半導体領域７０４お
よびｎ　型半導体領域７０６より成るｎｐｎ）ランリス
タ８０３のベース領域内はバンチスルー状態となって、
このトランジスタ８０３は低インピーダンスでコレクタ
・エミッタ間がつながる（すなわち導通する）。これに
より、ｎ＋＋半導体領域７０７からチャネル領域７０８
．ｎ”型半導体領域７０６．バンチスルーしたｐ−型半
導体領域７０４を介してｎ　型ドリフト層７０３（ｐｎ
ｐトランジスタ８０２のベース）に電子が注入され、こ
れに応答してｐ＋＋半導体基板７０１（ｐｎｐトランジ
スタ８０２のエミッタ）からｎ　型半導体層７０２を介
してｎ　型ドリフト層７０３に正孔が注入される。注入
された正孔の一部は、ｐ−″−型半導体領域７０４から
ｐ型半導体領域７０５を介してカソード電極７１１に流
れる際に抵抗８０４で電圧降下を発生し、ｎｐｎ　）ラ
ンリスタ８０３のベース電流として供給されることによ
りトランジスタ８０２，８０３がサイリスタ動作をして
ラッチされる。

このようにしてこの半導体装置はターンオンし、アノー
ド端子Ａからカソード端子Ｋに向けてアノード電流が流
れる。オン状態ではトランジスタ８０２．８０３より成
るサイリスタが働くことにより、ＭＯ３ＦＥＴ８０１に
よる直列抵抗での↑Ｕ電圧降下大幅に低減される。また
、ｐ＋型型半導体根板７０１ｎ＋型型溝導体層７０２ｎ
−型ドリフト層７０３およびｐ型半導体領域７０５より
成るｐｎｐ）ランリスタ（トランジスタ８０２の一部）
も活性になり、アノード電流を流す。

以上のように、この実施例に係る半導体装置のオン状態
では、ＭＯ５ＦＥＴ８０１の通電能力が大幅に改善され
るので、ライフタイムキラーの導入等によりｐｎｐ）ラ
ンリスタ８０２の増幅率が低下しても、それを袖ってな
お電流密度の向上（オン電圧の低減）が可能となる。

アノード、カソード端子Ａ、に間にアノード電流が流れ
ているオン状態において、ゲート端子Ｇの正電圧を除去
してチャネル領域７０８を遮断（ＭＯ５ＦＥＴ８０１を
オフ）すると、ｎｐｎトランジスタ８０３のエミッタが
開放される。これによってトランジスタ８０２．８０３
より成るサイリスクのラッチは解除される。そして、ｐ
−型半導体領域７０４内の少数キャリアである電子と、
ｎ−型ドリフト層７０３内の少数キャリアである正孔と
が再結合により消滅することによって、この半導体装置
のターンオフが完了する。少数キャリアの消滅は後者の
正孔の方が時間がかかるので、この半導体装置は基本的
にはＩ　ＧＥＴと′同様な遮断特性を示す。

ＭＯ３ＧＴＯやＭＣＴのターンオフでは、ＧＴＯサイリ
スタのゲート・カソード間をＭＯＳチャネルでバイパス
してサイリスタのラッチを外していたため、遮断可能主
電流密度を十分に高くとることは困難であった。一方、
上記実施例の半導体装置では、ＧＴＯサイリスタのカソ
ードをＭＯＳチャネルで投入・開放する構成となってい
るので、ＭＯＳチャネルの通電能力の限界まで主電流を
通電・遮断できるという利点がある。また、オン・オフ
制御のためのゲート端子Ｇが単一で済むため、デバイス
の実装密度が上がり、高い電流密度が実現可能となる。

さらに、ｐ″″−型半導体領域７０４の存在により、ｐ
型半導体領域７０５の曲率に起因する電界集中か緩和さ
れる（特に第３図、第４図の構造において）。このため
、ｐ型半導体領域７０５の拡散深さが浅くでき、またチ
ャネル領域７０８のチャネル長も短くできるので、ＭＯ
８構造の微細化が可能となり、その結果、オン抵抗の一
層の低減や電流密度の一層の向上が図れる。

なお、上記実施例に係る半導体装置も、ＩＧＢＴと同様
に、ｐ　型半導体基板７０１．ｎ＋型型半体体層７０２
ｎ−型ドリフト層７０３．ｐ型半導体領域７０５および
ｎ＋＋半導体領域７０７から成る寄生サイリスクを内蔵
している。このため、ｐ型半導体領域７０５内の電流密
度が高くなるとこの寄生サイリスタがラッチアップして
１．制御不能になる可能性がある。従って、ｐ型半導体
領域７０５内の電位上昇を防ぐため、例えば第７図に示
すようにｐ型半導体領域７０５内に高濃度の拡散領域７
１４を設け、ｐ型半導体領域７０５の抵抗率を低く保つ
ようにするのが望ましい。

次に、第８Ａ図ないし第８Ｅ図を参照しつつ、第１図の
半導体装置の製造方法について説明する。

まず、第８Ａ図に示すように、ｐ　型半導体基板７０１
上にｎ型不純物をイオン注入してｎ　型半導体層７０２
を形成した後、その上にｎ−型半導体層７０３をエピタ
キシャル成長させる。次に、第８Ｂ図に示すように、ｎ
−型半導体基板７０３上にｐ型不純物をイオン注入して
、ｐ″″型半型体導体層７２０面に形成する。そして、
第８Ｃ図に示すように、表面を酸化してシリコン酸化膜
７２１を全面に形成し、その上にポリシリコンを堆積さ
せた後これを選択エツチングでパターニングしてポリシ
リコン膜７２２を形成する。しかる後、ポリシリコン膜
７２２をマスクとしてｐ型不純物をイオン注入し、アニ
ールすることにより、ウェル状のｐ型半導体領域７０５
を形成する。このとき同時に、ｐ−型半導体層７２０の
ｐ型不純物が拡散されることにより、ｐ−型半導体領域
７０４が形成される。

次に、第８Ｄ図に示すように、ポリシリコン膜７２２お
よび酸化膜７２１を選択エツチングして、ゲート電極７
１０およびゲート酸化膜７０９を形成するとともに、そ
れらの両側に窓を設ける。そして、窓を介してｎ型不純
物を選択的に導入することにより、ｎ＋＋半導体領域７
０６，７０７を自己整合的に形成する。しかる後、第８
Ｅ図に示すように、層間絶縁膜７１２でゲート電極７１
０およびｎ　型半導体領域７０６を覆い、メタライズ処
理により、その上からアノード電極７１１を形成すると
ともに、裏面にカソード電極７１３を形成することによ
り、第１図の構造の半導体装置を得る。

第９図は、この発明による半導体装置の他の実施例を示
す断面構造図である。この実施例では、ｎ＋＋半導体領
域７０６が、ｐ−型半導体領域７０４の表面の一部でな
く全面に形成されている。

また、ゲート電極７１０が２つに分割されず、２つのチ
ャネル部分で共通の単一のゲート電極となっている。そ
の他の構造は第４図の半導体装置と同様である。このよ
うな構造においても、上記実施例と同様の効果が得られ
る。

さらに、ｐ″″−型半導体領域７０４の下面形状は、必
ずしも平面である必要はなく、例えば第１０図に示すよ
うに、ｐ型半導体領域７０５のウェル形状に沿った形状
であってもよい。

なお、上記実施例ではｎチャネル型の半導体装置につい
て説明したが、各層や領域の導電型を逆にすることによ
り、この発明はｎチャネル型の半導体装置についても適
用できることは勿論である。

以上詳述したこの発明に係る半導体装置は、写真撮影等
の補助光源として用いられるフラッシュの制御装置に適
用した場合、優れた性能を発揮する。以下、この発明に
係る半導体装置を用いたフラッシュ制御装置について説
明するが、その前にまず、従来のＩＧＢＴを用いたフラ
ッシュ制御装置およびその問題点について説明しておく
。

第１９図はＩＧＢＴを用いた従来のフラッシュ制御装置
を示す回路図である。第１９図において、ＩＧＢＴ９０
１と閃光放電管９０２との直列接続体が、閃光エネルギ
蓄積用コンデンサ９０３に並列に接続されて、主回路を
構成している。この主回路には、高圧電源Ｖ。Ｍが印加
される。閃光放電管９０２をトリガするためのトリが回
路は、トリガトランス９０４．抵抗９０５およびトリガ
コンデンサ９０６より成る。ＩＧＢＴ９０１のゲートに
はゲート抵抗９０７を介して制御人力ＶＩＮが印加され
る。

動作において、まず、ＩＧＢＴ９０１のゲートに印加さ
れる制御人力ＶＩＮを低レベルとし、ＩＧＢＴ９０１を
オフ状態として、高圧電源Ｖ。Ｈにより閃光エネルギ蓄
積用コンデンサ９０Ｂを図示の極性（通常３００■前後
）に充電する。これにより、同時に、トリガコンデンサ
９０６が抵抗９０５を通して充電される。この状態で、
Ｉ　ＧＢＴ９０１のゲートに高レベル（通常数十Ｖ）の
電圧パルスの制御人力■ＩＮを印加すると、ＩＧＢＴ９
０１がターンオンし、トリガコンデンサ９０６に充電さ
れていた電荷がトリガトランス９０４の１次巻線を通じ
て放電される。これにより、トリガトランス９０４の２
次巻線に数ＫＶの高電圧パルスが発生し、閃光放電管９
０２がトリガされる。これによって閃光放電管９０２は
放電を開始し、閃光エネルギ蓄積用コンデンサ９０３に
蓄えられていた電荷を消費して閃光を発する。写真撮影
に必要な光量が得られた時点で、ＩＧＢＴ９０１のゲー
ト電圧を充分に低いレベルに下げて、ＩＧＢＴ９０］を
ターンオフさせると、閃光放電管９０２に流れていた電
流が遮断され、閃光放電が停止する。同時に、トリガコ
ンデンサ９０６は元の極性に再充電されて、初期状態に
もどる。

このように、従来のフラッシュ制御装置では、スイッチ
ング素子としてＩ　ＧＥＴを用いて、閃光エネルギ蓄積
用コンデンサ９０３に充電されたエネルギを所望時間だ
け閃光放電管９０２に印加することにより、その閃光量
を制御している。ＩＧＢＴは、ＭＯＳＦＥＴで駆動され
たバイポーラトランジスタを１チップに集積化した半導
体装置であり、ＭＯＳＦＥＴと同様に電圧駆動が可能で
、かつ、バイポーラトランジスタなみの電流通電能力を
持っている。

しかしながら、出力段がバイポーラトランジスタである
ため、その通電能力が（ＭＯＳＦＥＴの通電能力）×（
トランジスタのｈＦＥ）で制約され、フラッシュ制御装
置で要求される１００〜２００Ａという大電流パルスを
通電・遮断するためには、５〜７ＩＩＩ１１０程度の大
きなシリコンチ・ツブを必要とする。その結果、従来の
ＩＧＢＴを用いたフラッシュ制御装置は、比較的価格が
高いことから、広く普及するに至っていないのが現状で
ある。また、高電流密度で使用するため、ＩＧＢＴでの
オン電圧降下も６〜ＩＯＶ程度と高く、フラッシュの発
光効率を下げることや、ＩＧＢＴを含む集積回路パッケ
ージが大型となって、フラッシュ制御装置の小形化を図
れないという問題があった。

このような問題を解決する方策として、本願と同一発明
者は、サイリスタとＭＯＳＦＥＴとをカスコード接続し
て組合わせることにより安価なフラッシュ制御装置を提
供するものとして、第２０図のような回路を提案してい
る（特開昭１−２４３９９）。この回路は、ＭＯ３ＦＥ
Ｔ９０８がオンしているときのみ、これにカスコード接
続されたサイリスタ９０９がオンできるようにしたもの
で、ＭＯ３ＦＥＴ９０８には低耐圧なものが使用できる
ので、高耐圧のサイリスタ９０９との組合せで、大電流
密度の閃光放電電流のスイッチングが可能となる。

第２０図において、サイリスタ９０９とＭＯＳＦＥ７９
０８はそれぞれ個別素子により形成されている。したが
ってフラッシュ制御装置の小型化という点では難点があ
る。一方、前述した第１゜３．４，７．９．１０図に示
す構造を有する本願発明に係る半導体装置によれば、サ
イリスタとＭＯＳＦＥＴのカスコード接続体を１チップ
の半導体に集積化している。したがって、この本願発明
に係る半導体装置を用いれば、小型、高性能なフラッシ
ュ制御装置が簡単に実現できる。以下には、この本願発
明に係る半導体装置をスイッチ素子として適用したフラ
ッシュ制御装置について説明する。

第１１図は、この発明によるフラッシュ制御装置の一実
施例を示す回路図である。第１９図に示す従来のフラッ
シュ制御装置と比べて、スイッチ素子としてＩＧＢＴ９
０１の代りに、第１図等に示す構造を有する本願発明に
係る半導体装置９１０を用いた点が異なっている。その
他の構成は第１９図のフラッシュ制御装置と同じである
。なお、第１１図に図示した半導体装置９１０の等価回
路において、サイリスタ８０５は、第２図の等価回路に
おけるトランジスタ８０２．８０３よす成ルサイリスタ
に相当している。

本願発明に係る半導体装置９１０によれば、前述したよ
うに、装置の電流密度を高めることが可能になり、より
小さな面積のシリコンチップで大電流制御が実現できる
。また、ターンオフ時には、ＭＯＳトランジスタ８０１
のチャネルがオフできるように、単にゲート端子Ｇにオ
フレベル電圧を印加するだけでよい。ＭＯＳ）ランリス
タ８０１のターンオフにより、サイリスタ８０５におけ
るｎｐｎ）ランリスタ８０３（第２図）のエミッタ電流
を遮断してしまうので、トランジスタ８０３は高速にし
かも確実にターンオフする。これによりサイリスタ８０
５のラッチがはずれる。したがッテ、ＭＣＴやＭＯ８Ｇ
ＴＯのような、ＭＯＳゲートでサイリスタのゲート、カ
ソード間をシャントしてターンオフさせる半導体装置に
見られるようなやターンオフ失敗が起こらない。このた
め、前述したように、遮断可能主電流密度を高くとるこ
とができる。この利点は、特にフラッシュ制御装置のよ
うに、１００ＯＡ／ｃ−程度以上の大電流を遮断したい
用途では重要である。なお、ＩＧＢＴでもこの程度の電
流の遮断は可能であるが、前述のようにオン電圧が高く
なり、閃光放電の効率が低下したり、通電による瞬時的
なチップ温度の上昇により、遮断能力が低下したりする
という問題がある。したがって、ＩＧＢＴでは、実用的
には７００Ａ／ｅ−程度の主電流密度が限界である。

以上のように、本実施例に係るフラッシュ制御装置によ
れば、この発明に係る優れた特性を有する半導体装置を
用いているので、より高い電流密度で高速に閃光放電管
電流を制御することができるという効果がある。さらに
、ゲート端子が１っで済むので、従来のＩＧＢＴを用い
るフラッシュ制御装置と高い互換性を保ちつつ、小型か
つ低価格なフラッシュ制御装置を実現できるという効果
もある。

なお、従来のＩＧＢＴを用いるフラッシュ制御装置との
互換性を考えなければ、半導体装置９１０のゲート端子
Ｇが２つになってもかまわない。

したがって、例えば第１図に示す構造の半導体装置にお
いて、ｐ−型半導体領域７０４が使用電圧印加状態では
パンチスルーせず、代りに、ターンオンのためｐ−型半
導体領域７０４内にキャリアを注入する付加的なゲート
電極等の手段を設けたものを、第１１図の半導体装置９
１０として用いてもよい。また、半導体装置９１０と同
様にサイリスクとＭＯＳＦＥＴとのカスコード接続体が
１チップ上に形成された半導体装置である第１７図に示
すＥＳＴを第１１図の半導体装置９１０の代りに用いる
こともできる。

〔発明の効果〕

以上説明したように、請求項１．２記載の発明によれば
、等価回路上でサイリスタの一方電極にＭＯＳＦＥＴが
カスコード接続された構造にするとともに、第１半導体
領域の第１不純物濃度を、オフ時に第１−１第２主電極
間に実使用電圧が印加された状態で第１半導体領域が完
全に空乏化する値に設定し、かつ第２半導体領域の第２
不純物濃度を、上記ＭＯ３ＦＥＴの閾値電圧がエンハン
スメントモードの所定値になる値に設定したので、第１
．第２主電極間に実使用電圧が印加された状態でゲート
電極にバイアス電圧を印加することによりサイリスタが
直ちにラッチして半導体装置をターンオンさせ、バイア
ス電圧を除去することにより直ちにラッチが外れて半導
体装置をターンオフさせることが可能となる。その結果
、次の様な種々の優れた効果が得られる。

■　サイリスタを内蔵しているため、高耐圧と低オン抵
抗とを両立して満足することができる。

■　カスコード接続されたＭＯＳＦＥＴによるオン・オ
フであるため、遮断可能な主電流密度を高くすることが
可能である。

■　電圧阻止状態での電界集中が緩和されるため、高耐
圧化が容易である。

■　ゲートｆｆ電極が１つで済み、オン・オフ制御信号
はエンハンスメントモードのゲート電圧を１つ与えるた
けてよいので、制御回路が簡単になる。

■　サイリスタにおけるトランジスタの増幅率を低下さ
せてもよいので、高速のターンオフを実現することがで
きる。

■　ゲート電極が１つであるので、チップ面積が小さく
て済み、高い電流密度を実現することができる。その結
果、よりコストパフォーマンスの高い製品を提供するこ
とができる。

また、請求項３記載の発明によれば、カスコード接続さ
れたサイリスク素子とＭＯＳＦＥＴとが１チップ上に形
成されて成るスイッチ素子を用いたので、高い電流密度
の閃光放電電流を容易に遮断でき、かつフラッシュの発
光効率も高いものが維持できるという効果がある。

さらに、請求項４記載の発明のように、スイッチ素子と
して請求項１記載の半導体装置を用いれば、ゲート電極
が１つで済み、従来のＩＧＥＴを用いたフラッシュ制御
装置と高い互換性を保ちつつ、小型かつ低価格なフラッ
シュ制御装置を実現できるという効果がある。

【図面の簡単な説明】

第１図はこの発明による半導体装置の一実施例を示す断
面構造図、第２図はその等価回路を示す回路図、第３図
および第４図はこの発明による半導体装置の他の実施例
を示す断面構造図、第５図および第６図は空乏層の伸び
方を示す図、第７図はこの発明による半導体装置のさら
に他の実施例を示す断面構造図、第８Ａ図ないし第８Ｅ
図は第１図の半導体装置の製造工程を示す断面図、第９
図及び第１０図はこの発明による半導体装置のさらに他
の実施例を示す断面構造図、第１１図はこの発明による
フラッシュ制御装置の一実施例を示す回路図、第１２図
は従来のＩＧＢＴを示す断面構造図、第１３図はその等
価回路を示す回路図、第１４図は従来の他のＩＧＢＴを
示す断面構造図、第１５図は従来のＭＯ３ＧＴＯを示す
断面構造図、第１６図はその等価回路を示す回路図、第
１７図は従来のＥＳＴを示す断面構造図、第１８図はそ
の等価回路を示す回路図、第１９図および第２０図は従
来のフラッシュ制御装置を示す回路図である。 図において、７０１はｐ＋型半導体基板、７０２はｎ＋
型半導体層、７０３はｎ−型ドリフト層、７０４はｐ　
型半導体領域、７０５はｐ型半導体領域、７０６，７０
７はｎ＋型半導体領域、７０８はチャネル領域、７０９
はゲート酸化膜、７１０はゲート電極、７１１はカソー
ド電極、７１３はアノード電極、９０２は閃光放電管、
９０３は閃光エネルギ蓄積用コンデンサ、９ｏ４はトリ
ガトランス、９１０は半導体装置、７６Ｍは高圧電源で
ある。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）第１、第２主面を有する第１導電型の第１半導体
   層と、 前記第１半導体層の第１主面上に形成された第２導電型
   の第２半導体層と、 前記第２半導体層の表面に選択的に形成された比較的低
   い第１不純物濃度を有する第１導電型の第１半導体領域
   と、 前記第１半導体領域に隣接して前記第２半導体層の表面
   に選択的に形成された比較的高い第２不純物濃度を有す
   る第１導電型の第２半導体領域と、前記第１半導体領域
   の表面の少なくとも一部に形成された第２導電型の第３
   半導体領域と、前記第２半導体領域の表面に前記第１半
   導体領域から離れて選択的に形成された第２導電型の第
   ４半導体領域とを備え、 前記第３、第４半導体領域間の表面部分はチャネルとし
   て規定され、 前記チャネル上に形成されたゲート絶縁膜と、前記ゲー
   ト絶縁膜上に形成されたゲート電極と、前記第２、第４
   半導体領域上にまたがって形成された第１主電極と、 前記第１半導体層の第２主面上に形成された第２主電極
   とをさらに備え、 前記第１不純物濃度はオフ時に前記第１、第２主電極間
   に実使用電圧が印加された状態で前記第１半導体領域が
   完全に空乏化する値に設定され、前記第２不純物濃度は
   前記チャネルの閾値電圧がエンハンスメントモードの所
   定値になる値に設定される半導体装置。
2. （２）第１、第２主面を有する第１導電型の第１半導体
   層を準備する工程と、 前記第１半導体層の第１主面上に第２導電型の第２半導
   体層を形成する工程と、 前記第２半導体層の表面に比較的低い第１不純物濃度を
   有する第１導電型の第１半導体領域を選択的に形成する
   工程と、 前記第１半導体領域に隣接して前記第２半導体層の表面
   に比較的高い第２不純物濃度を有する第１導電型の第２
   半導体領域を選択的に形成する工程と、 前記第１半導体領域の表面の少なくとも一部に第２導電
   型の第３半導体領域を形成する工程と、前記第２半導体
   領域の表面に前記第１半導体領域から離れて第２導電型
   の第４半導体領域を選択的に形成する工程とを備え、 前記第３、第４半導体領域間の表面部分はチャネルとし
   て規定され、 前記チャネル上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記第２、第４半導体領域上にまたがって第１主電極を
   形成する工程と、 前記第１半導体層の第２主面上に第２主電極を形成する
   工程とをさらに備え、 前記第１不純物濃度はオフ時に前記第１、第２主電極間
   に実使用電圧が印加された状態で前記第１半導体領域が
   完全に空乏化する値に設定され、前記第２不純物濃度は
   前記チャネルの閾値電圧がエンハンスメントモードの所
   定値になる値に設定される半導体装置の製造方法。
3. （３）第１、第２の高圧電源端子と、 前記第１、第２の高圧電源端子間に接続された閃光エネ
   ルギ蓄積用コンデンサと、 前記第１、第２の高圧電源端子間に接続された閃光放電
   管とスイッチ素子との直列接続体と、前記閃光放電管に
   接続され、閃光放電の開始に際し前記閃光放電管をトリ
   ガするトリガ回路とを備え、 前記スイッチ素子はカスコード接続されたサイリスタ素
   子とＭＯＳＦＥＴとが１チップ上に形成されて成るフラ
   ッシュ制御装置。
4. （４）前記スイッチ素子として請求項１記載の半導体装
   置を用いた請求項３記載のフラッシュ制御装置。