JPH0427164A - 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 - Google Patents
半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置Info
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- JPH0427164A JPH0427164A JP2111119A JP11111990A JPH0427164A JP H0427164 A JPH0427164 A JP H0427164A JP 2111119 A JP2111119 A JP 2111119A JP 11111990 A JP11111990 A JP 11111990A JP H0427164 A JPH0427164 A JP H0427164A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/53—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback
- H03K3/57—Generators characterised by the type of circuit or by the means used for producing pulses by the use of an energy-accumulating element discharged through the load by a switching device controlled by an external signal and not incorporating positive feedback the switching device being a semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/744—Gate-turn-off devices
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、インバータ装置等のように高電圧・高速度
スイッチングが要求される装置に用いるためのスイッチ
ング用の半導体装置およびその製造方法、ならびに該装
置を用いたフラッシュ制御装置に関する。
スイッチングが要求される装置に用いるためのスイッチ
ング用の半導体装置およびその製造方法、ならびに該装
置を用いたフラッシュ制御装置に関する。
従来、数百KVAまでのインバータ装置はバイポーラト
ランジスタを用いて製造されていたが、装置の小型化、
高性能化のため、スイッチング周波数が高くできる、ス
イッチング速度の速いパワーデバイスが求められている
。このような用途に対しては、絶縁ゲート型バイポーラ
トランジスタ(IGBT)が提案されており、I GB
Tはその低ゲート駆動損失特性のため、数十KHz程度
までの高電圧・高速度スイッチング制御を容品に実現で
きる。
ランジスタを用いて製造されていたが、装置の小型化、
高性能化のため、スイッチング周波数が高くできる、ス
イッチング速度の速いパワーデバイスが求められている
。このような用途に対しては、絶縁ゲート型バイポーラ
トランジスタ(IGBT)が提案されており、I GB
Tはその低ゲート駆動損失特性のため、数十KHz程度
までの高電圧・高速度スイッチング制御を容品に実現で
きる。
第12図は従来のIGBTを示す断面構造図であり、第
13図はその等価回路を示す回路図である。第12図を
参照して、p++半導体基板101上にはn+型型半体
体層102形成され、その上にn 型ドリフト層103
が形成される。n型ドリフト層103の表面にはp型つ
ェル領域]04が選択拡散により形成され、p型ウェル
領域104の表面にはn++エミッタ領域105か選択
拡散により形成される。n 型ドリフト層103とn+
+エミッタ領域105とではさまれたp型ウェル領域1
04の表面部分がチャネル領域106となる。チャネル
長は数ミクロン程度に設定される。チャネル領域106
上にはゲート酸化膜107を介してゲート電極108が
形成され、p型ウェル領域104およびn++エミッタ
領域105上にはエミッタ電極109か形成される。電
極108,109間は絶縁膜110により絶縁される。
13図はその等価回路を示す回路図である。第12図を
参照して、p++半導体基板101上にはn+型型半体
体層102形成され、その上にn 型ドリフト層103
が形成される。n型ドリフト層103の表面にはp型つ
ェル領域]04が選択拡散により形成され、p型ウェル
領域104の表面にはn++エミッタ領域105か選択
拡散により形成される。n 型ドリフト層103とn+
+エミッタ領域105とではさまれたp型ウェル領域1
04の表面部分がチャネル領域106となる。チャネル
長は数ミクロン程度に設定される。チャネル領域106
上にはゲート酸化膜107を介してゲート電極108が
形成され、p型ウェル領域104およびn++エミッタ
領域105上にはエミッタ電極109か形成される。電
極108,109間は絶縁膜110により絶縁される。
p++半導体基板101の裏面にはコレクタ電極111
が形成される。
が形成される。
第13図の等価回路において、nチャネルMO3FET
201は第12図のn 型ドリフト層103から上の部
分の縦型MO3構造より成るMO5FETを代表してお
り、pnp トランジスタ202は第12図のp++半
導体基板101.n+型型半体体層102n″″型ドリ
フト層103およびp型ウェル領域104より成るpn
np構造のバイポーラトランジスタを代表している。
201は第12図のn 型ドリフト層103から上の部
分の縦型MO3構造より成るMO5FETを代表してお
り、pnp トランジスタ202は第12図のp++半
導体基板101.n+型型半体体層102n″″型ドリ
フト層103およびp型ウェル領域104より成るpn
np構造のバイポーラトランジスタを代表している。
また抵抗203は、第12図のn−型ドリフト層103
の抵抗成分を代表している。
の抵抗成分を代表している。
ゲート、エミッタ端子G、E間の電圧が充分低く、MO
SFET201がオフしている時は、コレクタ、エミッ
タ端子C,E間に正バイアス電圧を印加すると、n−型
ドリフト層103と、p型ウェル領域104とのnpダ
イオードが逆バイアスされ、空乏層は主にn″″型ドリ
フト層103側に広がって空間電荷を形成し、高いコレ
クタ電圧に耐えることができる。またn−型ドリフト層
103の表面部もMO3構造によるフィールドプレート
効果で高耐圧にできる。従って、高耐圧なデバイスを得
るためには、n−型ドリフト層103は、低ドナー密度
(高比抵抗)で、しかも厚く設計する必要がある。しか
しながらこれによって、抵抗203の抵抗値が高くなり
やすく、通電能力低下の一因となる。
SFET201がオフしている時は、コレクタ、エミッ
タ端子C,E間に正バイアス電圧を印加すると、n−型
ドリフト層103と、p型ウェル領域104とのnpダ
イオードが逆バイアスされ、空乏層は主にn″″型ドリ
フト層103側に広がって空間電荷を形成し、高いコレ
クタ電圧に耐えることができる。またn−型ドリフト層
103の表面部もMO3構造によるフィールドプレート
効果で高耐圧にできる。従って、高耐圧なデバイスを得
るためには、n−型ドリフト層103は、低ドナー密度
(高比抵抗)で、しかも厚く設計する必要がある。しか
しながらこれによって、抵抗203の抵抗値が高くなり
やすく、通電能力低下の一因となる。
ゲート、エミッタ端子G、E間に充分な電圧を印加して
MOSFET201をオンさせた状態で、コレクタ、エ
ミッタ端子C,E間の電圧を増加すると、MOSFET
201のチャネルを通して電子がエミッタ電極109か
らコレクタ電極111に流れる。これによって、pnp
トランジスタ202のベース、エミッタ間が順バイアス
され、このトランジスタ202が活性になってl GB
Tのコレクタ、エミッタ端子C,E間が導通する。この
時pnp+ランジスタ202はMOSFET201のド
レイン電流を増幅して流す形になる。従って、I GB
Tの通電能力は、pnpトランジスタ202の増幅率が
高い程、またMOSFET201のドレイン電流が大き
い程高くなり、オン電圧も低下する。しかしながら、p
npトランジスタ202の増幅率を高くすると、ターン
オフ特性が悪くなる。高周波インバータへの応用におい
ては1μs以下のターンオフ時間が要求されるが、10
00V程度の高耐圧のI GBTでこれを実現するには
、pnpトランジスタ202の電流増幅率をかなり低く
する必要がある。このため、電子線やプロトンの照射あ
るいは重金属拡散によるライフタイムキラーの導入を行
ったり、トランジスタ202にショートエミッタ抵抗を
付加する等の工夫がなされている。この結果、ターンオ
フ特性が高速化されたIGBTでは、pnp)ランジス
タ202の電流増幅率が小さくなり、オン電圧の規格上
限を満たすためには、電流密度が充分に高くできないと
いう問題がある。
MOSFET201をオンさせた状態で、コレクタ、エ
ミッタ端子C,E間の電圧を増加すると、MOSFET
201のチャネルを通して電子がエミッタ電極109か
らコレクタ電極111に流れる。これによって、pnp
トランジスタ202のベース、エミッタ間が順バイアス
され、このトランジスタ202が活性になってl GB
Tのコレクタ、エミッタ端子C,E間が導通する。この
時pnp+ランジスタ202はMOSFET201のド
レイン電流を増幅して流す形になる。従って、I GB
Tの通電能力は、pnpトランジスタ202の増幅率が
高い程、またMOSFET201のドレイン電流が大き
い程高くなり、オン電圧も低下する。しかしながら、p
npトランジスタ202の増幅率を高くすると、ターン
オフ特性が悪くなる。高周波インバータへの応用におい
ては1μs以下のターンオフ時間が要求されるが、10
00V程度の高耐圧のI GBTでこれを実現するには
、pnpトランジスタ202の電流増幅率をかなり低く
する必要がある。このため、電子線やプロトンの照射あ
るいは重金属拡散によるライフタイムキラーの導入を行
ったり、トランジスタ202にショートエミッタ抵抗を
付加する等の工夫がなされている。この結果、ターンオ
フ特性が高速化されたIGBTでは、pnp)ランジス
タ202の電流増幅率が小さくなり、オン電圧の規格上
限を満たすためには、電流密度が充分に高くできないと
いう問題がある。
このターンオフ特性とオン電圧のトレードオフを改善す
る1つの方法として、従来より、第14図に112で示
すように、n−ドリフト層103の表面近くのドナー密
度を高めて、MOSFET201の直列抵抗203を下
げる工夫がなされてきた。またこの低抵抗層112の働
きによりオン状態の時にp型ウェル領域104との接合
部から伸びてくる空乏層の広がりも抑制されるので、高
耐圧のデバイスでもファインパターン化が可能となる。
る1つの方法として、従来より、第14図に112で示
すように、n−ドリフト層103の表面近くのドナー密
度を高めて、MOSFET201の直列抵抗203を下
げる工夫がなされてきた。またこの低抵抗層112の働
きによりオン状態の時にp型ウェル領域104との接合
部から伸びてくる空乏層の広がりも抑制されるので、高
耐圧のデバイスでもファインパターン化が可能となる。
すなわち、第14図の構造によれば、MOSFET20
1の通電能力を上げ、ドレイン電流を増すことができる
ので、pnp)ランジスタ202の増幅率が低くても高
い電流密度が得られるというのが、これまでの高性能化
であった。
1の通電能力を上げ、ドレイン電流を増すことができる
ので、pnp)ランジスタ202の増幅率が低くても高
い電流密度が得られるというのが、これまでの高性能化
であった。
ターンオフ特性とオン電圧のトレードオフを改善する別
の方法として、MOSGTOというデバイスが提案され
ている。第15図はMOSGTOの構造を示す断面図で
あり、第16図はその等価回路を示す回路図である。第
15図を参照して、p++半導体基板301上にはn
型半導体層302、n−型半導体層303.p型半導体
層304が順に積層される。p型半導体層304の表面
にはn型ウェル領域305が選択拡散により形成され、
n型ウェル領域305の表面にはp 型ソース領域30
6が選択拡散により形成される。p型半導体層304と
p 型ソース領域306とではさまれたn型ウェル領域
305の表面部分がチャネル領域307となる。p型半
導体層304上には第1ゲート電極308が形成され、
チャネル領域307上にはゲート絶縁膜309を介して
第2ゲート電極310が形成される。またn型ウェル領
域305およびp++ソース領域306上にはカソード
電極311が形成される。これらの電極308,310
,311間は絶縁膜312により絶縁される。p++半
導体基板301の裏面にはアノード電極312が形成さ
れる。
の方法として、MOSGTOというデバイスが提案され
ている。第15図はMOSGTOの構造を示す断面図で
あり、第16図はその等価回路を示す回路図である。第
15図を参照して、p++半導体基板301上にはn
型半導体層302、n−型半導体層303.p型半導体
層304が順に積層される。p型半導体層304の表面
にはn型ウェル領域305が選択拡散により形成され、
n型ウェル領域305の表面にはp 型ソース領域30
6が選択拡散により形成される。p型半導体層304と
p 型ソース領域306とではさまれたn型ウェル領域
305の表面部分がチャネル領域307となる。p型半
導体層304上には第1ゲート電極308が形成され、
チャネル領域307上にはゲート絶縁膜309を介して
第2ゲート電極310が形成される。またn型ウェル領
域305およびp++ソース領域306上にはカソード
電極311が形成される。これらの電極308,310
,311間は絶縁膜312により絶縁される。p++半
導体基板301の裏面にはアノード電極312が形成さ
れる。
第16図の等価回路において、pチャネルMO5FET
401は第15図のp型半導体層304から上の部分の
縦型MO3構造より成るMOSFETを代表しており、
pnp)ランリスク402はp++半導体基板301.
n+型型半体体層302 n 型半導体層303お
よびp型半導体層304より成るpnnp構造のバイポ
ーラトランジスタを代表している。またnpn)ランリ
スク403は、n 型半導体層303. p型半導体
層304およびn型ウェル領域305より成るn−pn
構造のバイポーラトランジスタを代表している。
401は第15図のp型半導体層304から上の部分の
縦型MO3構造より成るMOSFETを代表しており、
pnp)ランリスク402はp++半導体基板301.
n+型型半体体層302 n 型半導体層303お
よびp型半導体層304より成るpnnp構造のバイポ
ーラトランジスタを代表している。またnpn)ランリ
スク403は、n 型半導体層303. p型半導体
層304およびn型ウェル領域305より成るn−pn
構造のバイポーラトランジスタを代表している。
このMO3GTOをターンオンするには、アノード、カ
ソード端子A、に間を正バイアスしておき、第1ゲート
端子G1にトリガ電流を流し込めば、トランジスタ40
2,403から成るサイリスクがラッチして、アノード
、カソード端子A。
ソード端子A、に間を正バイアスしておき、第1ゲート
端子G1にトリガ電流を流し込めば、トランジスタ40
2,403から成るサイリスクがラッチして、アノード
、カソード端子A。
K間が導通する。第2ゲート端子G2に負の電圧を印加
してMO3FET401を導通させ、サイリスタのラッ
チを外せばMO8GTOはターンオフする。
してMO3FET401を導通させ、サイリスタのラッ
チを外せばMO8GTOはターンオフする。
このデバイスはサイリスタ構造であるので、高耐圧にな
ってもオン電圧は低くてきる特徴がある。
ってもオン電圧は低くてきる特徴がある。
しかしターンオフは、ゲート逆バイアスなしのGToの
遮断と等価であり、遮断可能なアノード電流が充分に高
くできない難点がある。またゲート電極を2個有し、点
弧・遮断に複雑なゲート制御が必要で使い勝手は良くな
い。このMO5GTOの点弧ゲート制御をMOSゲート
で行う構造としたものが、いわゆるMOSコンドロール
ドサイリスタ(MCT)であるが、これもターンオフの
メカニズムはMO3GTOと同じで、上述のMO3GT
Oと同様な問題がある。
遮断と等価であり、遮断可能なアノード電流が充分に高
くできない難点がある。またゲート電極を2個有し、点
弧・遮断に複雑なゲート制御が必要で使い勝手は良くな
い。このMO5GTOの点弧ゲート制御をMOSゲート
で行う構造としたものが、いわゆるMOSコンドロール
ドサイリスタ(MCT)であるが、これもターンオフの
メカニズムはMO3GTOと同じで、上述のMO3GT
Oと同様な問題がある。
以上のデバイスの欠点を改良し、高耐圧、低オン抵抗、
高速ターンオフおよび高い遮断可能主電流密度を実現す
るデバイスとして、エミッタスイッチドサイリスタ(E
ST)が提案されている。
高速ターンオフおよび高い遮断可能主電流密度を実現す
るデバイスとして、エミッタスイッチドサイリスタ(E
ST)が提案されている。
第17図はrllシEE Electron Devi
ce IetLcrs、 V。
ce IetLcrs、 V。
1.11. No、2. 1990年 2月 ”Th
e MOS−Gated ElLLer 5w1tc
hed Thyrlstor”、 B、 Jayant
Ballga Jに開示されたESTの構造を示す断
面図であり、第18図はその等価回路を示す回路図であ
る。第17図を参照して、p++半導体基板501上に
はn型バッファ層502.n−型ドリフト層503゜p
型ベース層504が順に積層される。p型ベース層50
4の表面には、n+型ラフローティング領域505よび
n++エミッタ領域506が選択的に形成される。n+
型ラフローティング領域505n++エミッタ領域50
6とではさまれたp型ベース領域504の表面部分がチ
ャネル領域507となる。チャネル領域507を除き、
n++エミッタ領域506の周囲にはベース抵抗低減の
ためのp+型領領域508設けられる。チャネル領域5
07上にはゲート絶縁膜509を介してゲート電極5]
0か形成され、n++エミッタ領域506およびp+型
領領域508上はカソード電極511が形成される。p
++半導体基板50]の裏面にはアノード電極512が
形成される。
e MOS−Gated ElLLer 5w1tc
hed Thyrlstor”、 B、 Jayant
Ballga Jに開示されたESTの構造を示す断
面図であり、第18図はその等価回路を示す回路図であ
る。第17図を参照して、p++半導体基板501上に
はn型バッファ層502.n−型ドリフト層503゜p
型ベース層504が順に積層される。p型ベース層50
4の表面には、n+型ラフローティング領域505よび
n++エミッタ領域506が選択的に形成される。n+
型ラフローティング領域505n++エミッタ領域50
6とではさまれたp型ベース領域504の表面部分がチ
ャネル領域507となる。チャネル領域507を除き、
n++エミッタ領域506の周囲にはベース抵抗低減の
ためのp+型領領域508設けられる。チャネル領域5
07上にはゲート絶縁膜509を介してゲート電極5]
0か形成され、n++エミッタ領域506およびp+型
領領域508上はカソード電極511が形成される。p
++半導体基板50]の裏面にはアノード電極512が
形成される。
第18図の等価回路において、nチャネルMO5FET
601は第17図のp型ベース領域504から上のMO
5構造より成るMOSFETに対応しており、pnp)
ランジスタロ02はp+型崖導体基板501.、n型バ
ッファ層502.n型ドリフト層503およびp型ベー
ス領域504より成るp”nn p構造のバイポーラ
トランジスタに対応している。またnpn )ランジス
タロ03は、n 型ドリフト層50B、p型ベース層5
04、n+型ラフローティング領域505り成るn
pn+構造のバイポーラトランジスタに対応している。
601は第17図のp型ベース領域504から上のMO
5構造より成るMOSFETに対応しており、pnp)
ランジスタロ02はp+型崖導体基板501.、n型バ
ッファ層502.n型ドリフト層503およびp型ベー
ス領域504より成るp”nn p構造のバイポーラ
トランジスタに対応している。またnpn )ランジス
タロ03は、n 型ドリフト層50B、p型ベース層5
04、n+型ラフローティング領域505り成るn
pn+構造のバイポーラトランジスタに対応している。
抵抗604はp型ベース層504の抵抗成分を表わして
いる。
いる。
このESTをターンオンするには、アノード。
カソード端子A、に間を正バイアスしておき、かつゲー
ト端子Gに正電圧を印加してMO8FET601を導通
させた状態で、トランジスタ602゜603より成るサ
イリスタをトリガしラッチさせるためにp型ベース層5
04にトリガ電流を供給する必要がある。このため、上
記文献に記述されているように、第15図、第16図の
第1ゲート端子G1と類似の、トリガ電流供給用のゲー
ト端子GTを、p型ベース層504に対して適当に設け
なければならない。第18図の等価回路では、このゲー
ト端子G、を点線で示す。一方、ゲート端子Gの印加電
圧をゼロにしてMO5FET601を非導通にすること
により、サイリスタのラッチが外れESTはターンオフ
する。
ト端子Gに正電圧を印加してMO8FET601を導通
させた状態で、トランジスタ602゜603より成るサ
イリスタをトリガしラッチさせるためにp型ベース層5
04にトリガ電流を供給する必要がある。このため、上
記文献に記述されているように、第15図、第16図の
第1ゲート端子G1と類似の、トリガ電流供給用のゲー
ト端子GTを、p型ベース層504に対して適当に設け
なければならない。第18図の等価回路では、このゲー
ト端子G、を点線で示す。一方、ゲート端子Gの印加電
圧をゼロにしてMO5FET601を非導通にすること
により、サイリスタのラッチが外れESTはターンオフ
する。
ESTは前述のMOSGTOと同様、サイリスタ構造で
あるので、高耐圧になってもオン電圧は低くできる。ま
た、サイリスタ部とカスコード接続されたMO8FET
601のチャネルでターンオフを制御するので、遮断可
能なアノード電流はMOSGTOよりも高い。さらに、
トランジスタ602の増幅率を低くできるので、高速タ
ーンオフが可能になる。しかしながら、MOSGTOと
同様にゲート電極を2個必要とするため、ゲート制御が
煩雑であるという問題がある。また余分なゲート電極の
ためデバイスの実装密度が低下し、実現できる電流密度
が小さくなるという問題もある。
あるので、高耐圧になってもオン電圧は低くできる。ま
た、サイリスタ部とカスコード接続されたMO8FET
601のチャネルでターンオフを制御するので、遮断可
能なアノード電流はMOSGTOよりも高い。さらに、
トランジスタ602の増幅率を低くできるので、高速タ
ーンオフが可能になる。しかしながら、MOSGTOと
同様にゲート電極を2個必要とするため、ゲート制御が
煩雑であるという問題がある。また余分なゲート電極の
ためデバイスの実装密度が低下し、実現できる電流密度
が小さくなるという問題もある。
以上説明したように、従来より提案されあるいは用いら
れている半導体装置は、それぞれに問題点を有している
。すなわち、IGBTは、耐圧。
れている半導体装置は、それぞれに問題点を有している
。すなわち、IGBTは、耐圧。
オン電圧、ターンオフ速度の間にトレードオフの関係が
あり、全部を満足させることが難しい。MOSGTOや
MCTは、高耐圧、低オン抵抗は実現できるが、遮断可
能主電流密度が低く、またゲート電極が2個必要である
ため、ゲート制御が複雑であるという問題がある。また
ESTは、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度は実現できるが、ゲート電極が2個
必要であるためのゲート制御が複雑であるという問題が
ある。加えて余分なゲート電極のためデバイスの実装密
度が上がらないという問題もある。
あり、全部を満足させることが難しい。MOSGTOや
MCTは、高耐圧、低オン抵抗は実現できるが、遮断可
能主電流密度が低く、またゲート電極が2個必要である
ため、ゲート制御が複雑であるという問題がある。また
ESTは、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度は実現できるが、ゲート電極が2個
必要であるためのゲート制御が複雑であるという問題が
ある。加えて余分なゲート電極のためデバイスの実装密
度が上がらないという問題もある。
また、詳しくは後述するが、この様な従来の半導体装置
を、写真撮影等の補助光源として用いられるフラッシュ
の制御装置に適用した場合、フラッシュの発光効率、装
置の小型化、低価格化等に難点があり、十分に満足のい
く性能が実現できないという問題点があった。
を、写真撮影等の補助光源として用いられるフラッシュ
の制御装置に適用した場合、フラッシュの発光効率、装
置の小型化、低価格化等に難点があり、十分に満足のい
く性能が実現できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度を実現できるとともに、ゲート電極
が単一で済み、その結果としてデバイスの実装密度が高
くなり高電流密度を実現できる半導体装置およびその製
造方法を得ることを目的とする。
たもので、高耐圧、低オン抵抗、高速ターンオフ、高い
遮断可能主電流密度を実現できるとともに、ゲート電極
が単一で済み、その結果としてデバイスの実装密度が高
くなり高電流密度を実現できる半導体装置およびその製
造方法を得ることを目的とする。
また、フラッシュの発光効率が高く、しかも装置の小型
化、低価格化が図れる、高性能なフラッシュ制御装置を
得ることをも目的とする。
化、低価格化が図れる、高性能なフラッシュ制御装置を
得ることをも目的とする。
第1の発明に係る半導体装置は、第1.第2主面を有す
る第1導電型の第1半導体層と、この第1半導体層の第
1主面上に形成された第2導電型の第2半導体層と、こ
の第2半導体層の表面に選択的に形成された比較的低い
第1不純物濃度を有する第1導電型の第1半導体領域と
、この第1半導体領域に隣接して第2半導体層の表面に
選択的に形成された比較的高い第2不純物濃度を有する
第1導電型の第2半導体領域と、第1半導体領域の表面
の少なくとも一部に形成された第2導電型の第3半導体
領域と、第2半導体領域の表面に第1半導体領域から離
れて選択的に形成された第2導電型の第4半導体領域と
を備え、第3.第4半導体領域間の表面部分はチャネル
として規定され、このチャネル上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
、第2、第4半導体領域上にまたがって形成された第1
主電極と、第1半導体層の第2主面上に形成された第2
主電極とをさらに備えて構成されており、第1不純物濃
度はオフ時に第1.第2主電極間に実使用電圧が印加さ
れた状態で第1半導体領域が完全に空乏化する値に設定
され、第2不純物濃度はチャネルの閾値電圧がエンハン
スメントモードの所定値になる値に設定されている。
る第1導電型の第1半導体層と、この第1半導体層の第
1主面上に形成された第2導電型の第2半導体層と、こ
の第2半導体層の表面に選択的に形成された比較的低い
第1不純物濃度を有する第1導電型の第1半導体領域と
、この第1半導体領域に隣接して第2半導体層の表面に
選択的に形成された比較的高い第2不純物濃度を有する
第1導電型の第2半導体領域と、第1半導体領域の表面
の少なくとも一部に形成された第2導電型の第3半導体
領域と、第2半導体領域の表面に第1半導体領域から離
れて選択的に形成された第2導電型の第4半導体領域と
を備え、第3.第4半導体領域間の表面部分はチャネル
として規定され、このチャネル上に形成されたゲート絶
縁膜と、このゲート絶縁膜上に形成されたゲート電極と
、第2、第4半導体領域上にまたがって形成された第1
主電極と、第1半導体層の第2主面上に形成された第2
主電極とをさらに備えて構成されており、第1不純物濃
度はオフ時に第1.第2主電極間に実使用電圧が印加さ
れた状態で第1半導体領域が完全に空乏化する値に設定
され、第2不純物濃度はチャネルの閾値電圧がエンハン
スメントモードの所定値になる値に設定されている。
また、第2の発明に係る半導体装置の製造方法は、第1
.第2主面を有する第1導電型の第1半導体層を準備す
る工程と、この第1半導体層の第1主面上に第2導電型
の第2半導体層を形成する工程と、この第2半導体層の
表面に比較的低い第1不純物濃度を有する第1導電型の
第1半導体領域を選択的に形成する工程と、この第1半
導体領域に隣接して第2半導体層の表面に比較的高い第
2不純物濃度を有する第1導電型の第2半導体領域を選
択的に形成する工程と、第1半導体領域の表面の少なく
とも一部に第2導電型の第3半導体領域を形成する工程
と、第2半導体領域の表面に第1半導体領域から離れて
第2導電型の第4半導体領域を選択的に形成する工程と
を備え、第3゜第4半導体領域間の表面部分はチャネル
として規定され、このチャネル上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、第2.第4半導体領域上にまたがって第1主
電極を形成する工程と、第1 ’li導体層の第2主面
上に第2主電極を形成する工程とをさらに備えて構成さ
れており、第1不純物濃度はオフ時に第1.第2主電極
間に実使用電圧が印加された状態で第1半導体領域か完
全に空乏化する値に設定され、第2不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されている。
.第2主面を有する第1導電型の第1半導体層を準備す
る工程と、この第1半導体層の第1主面上に第2導電型
の第2半導体層を形成する工程と、この第2半導体層の
表面に比較的低い第1不純物濃度を有する第1導電型の
第1半導体領域を選択的に形成する工程と、この第1半
導体領域に隣接して第2半導体層の表面に比較的高い第
2不純物濃度を有する第1導電型の第2半導体領域を選
択的に形成する工程と、第1半導体領域の表面の少なく
とも一部に第2導電型の第3半導体領域を形成する工程
と、第2半導体領域の表面に第1半導体領域から離れて
第2導電型の第4半導体領域を選択的に形成する工程と
を備え、第3゜第4半導体領域間の表面部分はチャネル
として規定され、このチャネル上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、第2.第4半導体領域上にまたがって第1主
電極を形成する工程と、第1 ’li導体層の第2主面
上に第2主電極を形成する工程とをさらに備えて構成さ
れており、第1不純物濃度はオフ時に第1.第2主電極
間に実使用電圧が印加された状態で第1半導体領域か完
全に空乏化する値に設定され、第2不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されている。
さらに、第3の発明に係るフラッシュ制御装置は、第1
.第2の高圧電源端子と、この第1.第2の高圧電源端
子間に接続された閃光エネルギ蓄積用コンデンサと、第
1.第2の高圧電源端子間に接続された閃光放電管とス
イッチ素子との直列接続体と、閃光放電管に接続され、
閃光放電の開始に際し閃光放電管をトリガするトリガ回
路とを備え、スイッチ素子はカスコード接続されたサイ
リスタ素子とMOSFETとが1チップ上に形成されて
構成されている。
.第2の高圧電源端子と、この第1.第2の高圧電源端
子間に接続された閃光エネルギ蓄積用コンデンサと、第
1.第2の高圧電源端子間に接続された閃光放電管とス
イッチ素子との直列接続体と、閃光放電管に接続され、
閃光放電の開始に際し閃光放電管をトリガするトリガ回
路とを備え、スイッチ素子はカスコード接続されたサイ
リスタ素子とMOSFETとが1チップ上に形成されて
構成されている。
なお、第3の発明のスイッチ素子として、第]の発明に
係る半導体装置を用いてもよい。
係る半導体装置を用いてもよい。
第1.第2の発明においては、第1半導体領域の第1不
純物濃度はオフ時に第1.第2主電極間に実使用電圧が
印加された状態で第1半導体領域が完全に空乏化する値
に設定され、第2半導体領域の第2不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されているので、第1.第2主電極間に実使用
電圧が印加されている状態でゲート電極にバイアス電圧
を印加すると、第1主電極−第4半導体領域−チャネル
−第3半導体領域→空乏化した第1半導体領域→第2半
導体層の経路で第2半導体層に電流が供給され、これが
サイリスタ構造のトリガ電流となり、サイリスタにラッ
チがかかり、半導体装置は直ちにターンオンする。ゲー
ト電極のバイアス電圧を除去すると、サイリスタのラッ
チが外れ、半導体装置はオフする。
純物濃度はオフ時に第1.第2主電極間に実使用電圧が
印加された状態で第1半導体領域が完全に空乏化する値
に設定され、第2半導体領域の第2不純物濃度はチャネ
ルの閾値電圧がエンハンスメントモードの所定値になる
値に設定されているので、第1.第2主電極間に実使用
電圧が印加されている状態でゲート電極にバイアス電圧
を印加すると、第1主電極−第4半導体領域−チャネル
−第3半導体領域→空乏化した第1半導体領域→第2半
導体層の経路で第2半導体層に電流が供給され、これが
サイリスタ構造のトリガ電流となり、サイリスタにラッ
チがかかり、半導体装置は直ちにターンオンする。ゲー
ト電極のバイアス電圧を除去すると、サイリスタのラッ
チが外れ、半導体装置はオフする。
また、第3の発明におけるスイッチ素子は、カスコード
接続されたサイリスタ素子とMOSFETとが1チップ
上に形成されて構成されており、特にスイッチ素子のタ
ーンオフにおいて、サイリスタ素子の一方端子を開放す
る構成となっているので、高い電流密度の閃光放電電流
を容品に遮断できる。
接続されたサイリスタ素子とMOSFETとが1チップ
上に形成されて構成されており、特にスイッチ素子のタ
ーンオフにおいて、サイリスタ素子の一方端子を開放す
る構成となっているので、高い電流密度の閃光放電電流
を容品に遮断できる。
さらに、スイッチ素子として第1の発明に係る半導体装
置を用いれば、ゲート電極が1つて済め、tp−の制御
人力でフラッシュ制御装置を制御できる。
置を用いれば、ゲート電極が1つて済め、tp−の制御
人力でフラッシュ制御装置を制御できる。
第1図はこの発明による半導体装置の一実施例を示す断
面構造図であり、第2図はその等価回路を示す回路図で
ある。第1図を参照して、第1半導体層としてのp++
半導体基板70]上には、第2半導体層としてのn+型
上半導体層702n 型ドリフト層703が順に積層さ
れる。091978層703は例えば、1000 Vク
ラスの半導体装置において、不純物濃度が1.0 ”
cm −3程度、深さが60μm程度であってもよい。
面構造図であり、第2図はその等価回路を示す回路図で
ある。第1図を参照して、第1半導体層としてのp++
半導体基板70]上には、第2半導体層としてのn+型
上半導体層702n 型ドリフト層703が順に積層さ
れる。091978層703は例えば、1000 Vク
ラスの半導体装置において、不純物濃度が1.0 ”
cm −3程度、深さが60μm程度であってもよい。
091978層703の表面には、第1半導体領域とし
てのp−型半導体領域704が選択的に形成される。p
−型半導体領域704は例えば、不純物濃度がかなり低
い1012cITl−3〜1015c111−8程度、
深さが数μm程度であってもよい。p 型半導体領域7
04の両側に隣接して、n−型ドリフト層703上に、
第2半導体領域としてのp型半導体領域705がウェル
状に選択的に形成される。p型半導体領域705は例え
ば、不純物濃度がチャネル領域708のn++半導体領
域707側の端部において1016cn−3程度、深さ
が数μm程度であってもよい。
てのp−型半導体領域704が選択的に形成される。p
−型半導体領域704は例えば、不純物濃度がかなり低
い1012cITl−3〜1015c111−8程度、
深さが数μm程度であってもよい。p 型半導体領域7
04の両側に隣接して、n−型ドリフト層703上に、
第2半導体領域としてのp型半導体領域705がウェル
状に選択的に形成される。p型半導体領域705は例え
ば、不純物濃度がチャネル領域708のn++半導体領
域707側の端部において1016cn−3程度、深さ
が数μm程度であってもよい。
p−型半導体領域704の表面には、第3半導体領域と
してのn 型半導体領域706が、領域704.705
間の界面から離れて選択的に形成される。n++半導体
領域706は例えば、不純物濃度が表面において10t
9cf、、−3程度、深さが0゜3μm程度であっても
よい。p型半導体領域705の表面には、第4半導体領
域としてのn 型半導体領域707が、領域704,7
05間の界面から離れて選択的に形成される。n 型半
導体領域707は例えば、不純物濃度が表面において1
019cn−3程度、深さが0.3μm程度であっても
よい。n++半導体領域706と707とではさまれた
p−型半導体領域704およびp型半導体領域705の
表面部分がチャネル領域708となる。
してのn 型半導体領域706が、領域704.705
間の界面から離れて選択的に形成される。n++半導体
領域706は例えば、不純物濃度が表面において10t
9cf、、−3程度、深さが0゜3μm程度であっても
よい。p型半導体領域705の表面には、第4半導体領
域としてのn 型半導体領域707が、領域704,7
05間の界面から離れて選択的に形成される。n 型半
導体領域707は例えば、不純物濃度が表面において1
019cn−3程度、深さが0.3μm程度であっても
よい。n++半導体領域706と707とではさまれた
p−型半導体領域704およびp型半導体領域705の
表面部分がチャネル領域708となる。
チャネル領域708上には、ゲート酸化膜709を介し
てゲート電極710が形成される。またp型半導体領域
705およびn 型半導体領域707上には第1主電極
としてのアノード電極711が形成される。これらの電
極710.711は絶縁膜712により絶縁される。p
型半導体基板701の裏面には第2主電極としてのカ
ソード電極713が形成される。
てゲート電極710が形成される。またp型半導体領域
705およびn 型半導体領域707上には第1主電極
としてのアノード電極711が形成される。これらの電
極710.711は絶縁膜712により絶縁される。p
型半導体基板701の裏面には第2主電極としてのカ
ソード電極713が形成される。
なお、p−型半導体層704は、第1図ではp型半導体
領域705よりも深さが浅いものとなっているが、第3
図に示すようにp型半導体領域705と深さが略同じ、
あるいは第4図に示すようにp型半導体領域705より
も深さが深いものであってもよい。
領域705よりも深さが浅いものとなっているが、第3
図に示すようにp型半導体領域705と深さが略同じ、
あるいは第4図に示すようにp型半導体領域705より
も深さが深いものであってもよい。
第2図の等価回路図において、nチャネルMO3FET
801は第1図のp−型半導体領域704から上の部分
のMO3構造より成るMOSFETに対応している。マ
ルチコレクタのpnp)ランリスタ802は、第1図の
p++半導体基板701、n+型型半体体層702n−
型ドリフト層703およびp−型半導体領域704より
成るpnnp 構造のバイポーラトランジスタおよび
、このバイポーラトランジスタのコレクタをp−型半導
体領域704からp型半導体領域705にかえたpnn
p構造のバイポーラトランジスタに対応している。また
npn)ランリスタ803は、第1図のn 型ドリフト
層703゜p−型半導体領域704およびn++半導体
領域706より成るnpn 構造のバイポーラトラン
ジスタに対応している。抵抗804はp−型半導体領域
704における抵抗成分を表している。
801は第1図のp−型半導体領域704から上の部分
のMO3構造より成るMOSFETに対応している。マ
ルチコレクタのpnp)ランリスタ802は、第1図の
p++半導体基板701、n+型型半体体層702n−
型ドリフト層703およびp−型半導体領域704より
成るpnnp 構造のバイポーラトランジスタおよび
、このバイポーラトランジスタのコレクタをp−型半導
体領域704からp型半導体領域705にかえたpnn
p構造のバイポーラトランジスタに対応している。また
npn)ランリスタ803は、第1図のn 型ドリフト
層703゜p−型半導体領域704およびn++半導体
領域706より成るnpn 構造のバイポーラトラン
ジスタに対応している。抵抗804はp−型半導体領域
704における抵抗成分を表している。
トランジスタ802の一部とトランジスタ803とがサ
イリスタ接続され、サイリスタ部を構成している。そし
て、このサイリスタ部に対し、MO3FET801がカ
スコード接続されている。
イリスタ接続され、サイリスタ部を構成している。そし
て、このサイリスタ部に対し、MO3FET801がカ
スコード接続されている。
このように、この半導体装置では、MOSFETによる
GTOサイリスクのカスコード駆動の形になっている。
GTOサイリスクのカスコード駆動の形になっている。
次に動作を説明する。ゲート端子Gに印加されるゲート
電圧が低く、MO5FET801がオフしている状態で
、アノード端子Aの印加電圧をカソード端子Kに対し上
昇すると、n−型ドリフト層703とp″″−およびp
型半導体領域704.705との間のpn接合が逆バイ
アスとなり、このpn接合の両側に空乏層が伸び始める
。空乏層はアクセプタ密度の低いp−型半導体領域70
4においてよく伸び、数■のアノード電圧によってp−
型半導体領域704内は完全に空乏化される。
電圧が低く、MO5FET801がオフしている状態で
、アノード端子Aの印加電圧をカソード端子Kに対し上
昇すると、n−型ドリフト層703とp″″−およびp
型半導体領域704.705との間のpn接合が逆バイ
アスとなり、このpn接合の両側に空乏層が伸び始める
。空乏層はアクセプタ密度の低いp−型半導体領域70
4においてよく伸び、数■のアノード電圧によってp−
型半導体領域704内は完全に空乏化される。
さらにアノード電圧を若干上げると、アクセプタ密度の
高いp型半導体領域705を若干空乏化した状態で、空
乏層の伸びは止まる。このような低電圧阻止時における
空乏層の伸び(空乏層の端部)の状態を第5図において
一点鎖線で示す。なおn++半導体領域706の周囲に
も空乏層の端部は表われるが、図面では図示を省略して
いる。
高いp型半導体領域705を若干空乏化した状態で、空
乏層の伸びは止まる。このような低電圧阻止時における
空乏層の伸び(空乏層の端部)の状態を第5図において
一点鎖線で示す。なおn++半導体領域706の周囲に
も空乏層の端部は表われるが、図面では図示を省略して
いる。
n 型ドリフト層703側に伸びた空乏層は、数百Vの
アノード電圧の印加でn−型ドリフト層703内を完全
に空乏化し、さらに定格電圧(例えば100OV)近く
までアノード電圧を上げると、ドナー密度の高いn 型
半導体層を若干空乏化した状態で空乏層の伸びは止まる
。このような高電圧阻止時における空乏層の伸びの状態
を第5図において点線で表す。定格電圧を越えてアノー
ド電圧を上げていくと、やがて半導体装置内部の電界が
臨界電界に達し、降伏が始まる。
アノード電圧の印加でn−型ドリフト層703内を完全
に空乏化し、さらに定格電圧(例えば100OV)近く
までアノード電圧を上げると、ドナー密度の高いn 型
半導体層を若干空乏化した状態で空乏層の伸びは止まる
。このような高電圧阻止時における空乏層の伸びの状態
を第5図において点線で表す。定格電圧を越えてアノー
ド電圧を上げていくと、やがて半導体装置内部の電界が
臨界電界に達し、降伏が始まる。
第6図は、第4図の構造の半導体装置の電圧阻止状態に
おける空乏層の伸びを示す図である。第5図と同様に、
−点鎖線は低電圧阻止時の空乏層の伸びを示し、点線は
高電圧阻止時の空乏層の伸びを示す。第4図の構造の場
合、n 型ドリフト層703とp−型半導体領域704
との間のpn接合が曲率の無い平坦な接合となるので、
電界集中が起こりに<<、高耐圧化が容品である。この
ことは第3図の構造の半導体装置にもあてはまる。
おける空乏層の伸びを示す図である。第5図と同様に、
−点鎖線は低電圧阻止時の空乏層の伸びを示し、点線は
高電圧阻止時の空乏層の伸びを示す。第4図の構造の場
合、n 型ドリフト層703とp−型半導体領域704
との間のpn接合が曲率の無い平坦な接合となるので、
電界集中が起こりに<<、高耐圧化が容品である。この
ことは第3図の構造の半導体装置にもあてはまる。
ゲート端子Gに正電圧を印加すると、チャネル領域70
8に反転層が形成されMO3FET801がオンする。
8に反転層が形成されMO3FET801がオンする。
チャネル領域708が導通する閾値電圧はチャネル領域
708のn++半導体領域707側の端部におけるp型
半導体領域705の不純物濃度によって決まるが、この
不純物濃度は、上記閾値電圧がエンハンスメントモード
の適当な値になるように設定される。
708のn++半導体領域707側の端部におけるp型
半導体領域705の不純物濃度によって決まるが、この
不純物濃度は、上記閾値電圧がエンハンスメントモード
の適当な値になるように設定される。
MO3FET801がオンすると、n+型゛I6導体領
域706はカソード電極711とほぼ同電位になる。こ
の状態で、アノード端子Aの印加電圧をカソード端子K
に対して上昇すると、n 型ドリフト層703とp−お
よびp型半導体領域704.705との間のpn接合が
逆バイアスされ、前述と同様にしてこのpn接合の両側
に空乏層が広がり、数Vのアノード電圧によってp−型
半導体領域704内は完全に空乏化される。これにより
、n−型ドリフト層703.p−型半導体領域704お
よびn 型半導体領域706より成るnpn)ランリス
タ803のベース領域内はバンチスルー状態となって、
このトランジスタ803は低インピーダンスでコレクタ
・エミッタ間がつながる(すなわち導通する)。これに
より、n++半導体領域707からチャネル領域708
.n”型半導体領域706.バンチスルーしたp−型半
導体領域704を介してn 型ドリフト層703(pn
pトランジスタ802のベース)に電子が注入され、こ
れに応答してp++半導体基板701(pnpトランジ
スタ802のエミッタ)からn 型半導体層702を介
してn 型ドリフト層703に正孔が注入される。注入
された正孔の一部は、p−″−型半導体領域704から
p型半導体領域705を介してカソード電極711に流
れる際に抵抗804で電圧降下を発生し、npn )ラ
ンリスタ803のベース電流として供給されることによ
りトランジスタ802,803がサイリスタ動作をして
ラッチされる。
域706はカソード電極711とほぼ同電位になる。こ
の状態で、アノード端子Aの印加電圧をカソード端子K
に対して上昇すると、n 型ドリフト層703とp−お
よびp型半導体領域704.705との間のpn接合が
逆バイアスされ、前述と同様にしてこのpn接合の両側
に空乏層が広がり、数Vのアノード電圧によってp−型
半導体領域704内は完全に空乏化される。これにより
、n−型ドリフト層703.p−型半導体領域704お
よびn 型半導体領域706より成るnpn)ランリス
タ803のベース領域内はバンチスルー状態となって、
このトランジスタ803は低インピーダンスでコレクタ
・エミッタ間がつながる(すなわち導通する)。これに
より、n++半導体領域707からチャネル領域708
.n”型半導体領域706.バンチスルーしたp−型半
導体領域704を介してn 型ドリフト層703(pn
pトランジスタ802のベース)に電子が注入され、こ
れに応答してp++半導体基板701(pnpトランジ
スタ802のエミッタ)からn 型半導体層702を介
してn 型ドリフト層703に正孔が注入される。注入
された正孔の一部は、p−″−型半導体領域704から
p型半導体領域705を介してカソード電極711に流
れる際に抵抗804で電圧降下を発生し、npn )ラ
ンリスタ803のベース電流として供給されることによ
りトランジスタ802,803がサイリスタ動作をして
ラッチされる。
このようにしてこの半導体装置はターンオンし、アノー
ド端子Aからカソード端子Kに向けてアノード電流が流
れる。オン状態ではトランジスタ802.803より成
るサイリスタが働くことにより、MO3FET801に
よる直列抵抗での↑U電圧降下大幅に低減される。また
、p+型型半導体根板701n+型型溝導体層702n
−型ドリフト層703およびp型半導体領域705より
成るpnp)ランリスタ(トランジスタ802の一部)
も活性になり、アノード電流を流す。
ド端子Aからカソード端子Kに向けてアノード電流が流
れる。オン状態ではトランジスタ802.803より成
るサイリスタが働くことにより、MO3FET801に
よる直列抵抗での↑U電圧降下大幅に低減される。また
、p+型型半導体根板701n+型型溝導体層702n
−型ドリフト層703およびp型半導体領域705より
成るpnp)ランリスタ(トランジスタ802の一部)
も活性になり、アノード電流を流す。
以上のように、この実施例に係る半導体装置のオン状態
では、MO5FET801の通電能力が大幅に改善され
るので、ライフタイムキラーの導入等によりpnp)ラ
ンリスタ802の増幅率が低下しても、それを袖ってな
お電流密度の向上(オン電圧の低減)が可能となる。
では、MO5FET801の通電能力が大幅に改善され
るので、ライフタイムキラーの導入等によりpnp)ラ
ンリスタ802の増幅率が低下しても、それを袖ってな
お電流密度の向上(オン電圧の低減)が可能となる。
アノード、カソード端子A、に間にアノード電流が流れ
ているオン状態において、ゲート端子Gの正電圧を除去
してチャネル領域708を遮断(MO5FET801を
オフ)すると、npnトランジスタ803のエミッタが
開放される。これによってトランジスタ802.803
より成るサイリスクのラッチは解除される。そして、p
−型半導体領域704内の少数キャリアである電子と、
n−型ドリフト層703内の少数キャリアである正孔と
が再結合により消滅することによって、この半導体装置
のターンオフが完了する。少数キャリアの消滅は後者の
正孔の方が時間がかかるので、この半導体装置は基本的
にはI GETと′同様な遮断特性を示す。
ているオン状態において、ゲート端子Gの正電圧を除去
してチャネル領域708を遮断(MO5FET801を
オフ)すると、npnトランジスタ803のエミッタが
開放される。これによってトランジスタ802.803
より成るサイリスクのラッチは解除される。そして、p
−型半導体領域704内の少数キャリアである電子と、
n−型ドリフト層703内の少数キャリアである正孔と
が再結合により消滅することによって、この半導体装置
のターンオフが完了する。少数キャリアの消滅は後者の
正孔の方が時間がかかるので、この半導体装置は基本的
にはI GETと′同様な遮断特性を示す。
MO3GTOやMCTのターンオフでは、GTOサイリ
スタのゲート・カソード間をMOSチャネルでバイパス
してサイリスタのラッチを外していたため、遮断可能主
電流密度を十分に高くとることは困難であった。一方、
上記実施例の半導体装置では、GTOサイリスタのカソ
ードをMOSチャネルで投入・開放する構成となってい
るので、MOSチャネルの通電能力の限界まで主電流を
通電・遮断できるという利点がある。また、オン・オフ
制御のためのゲート端子Gが単一で済むため、デバイス
の実装密度が上がり、高い電流密度が実現可能となる。
スタのゲート・カソード間をMOSチャネルでバイパス
してサイリスタのラッチを外していたため、遮断可能主
電流密度を十分に高くとることは困難であった。一方、
上記実施例の半導体装置では、GTOサイリスタのカソ
ードをMOSチャネルで投入・開放する構成となってい
るので、MOSチャネルの通電能力の限界まで主電流を
通電・遮断できるという利点がある。また、オン・オフ
制御のためのゲート端子Gが単一で済むため、デバイス
の実装密度が上がり、高い電流密度が実現可能となる。
さらに、p″″−型半導体領域704の存在により、p
型半導体領域705の曲率に起因する電界集中か緩和さ
れる(特に第3図、第4図の構造において)。このため
、p型半導体領域705の拡散深さが浅くでき、またチ
ャネル領域708のチャネル長も短くできるので、MO
8構造の微細化が可能となり、その結果、オン抵抗の一
層の低減や電流密度の一層の向上が図れる。
型半導体領域705の曲率に起因する電界集中か緩和さ
れる(特に第3図、第4図の構造において)。このため
、p型半導体領域705の拡散深さが浅くでき、またチ
ャネル領域708のチャネル長も短くできるので、MO
8構造の微細化が可能となり、その結果、オン抵抗の一
層の低減や電流密度の一層の向上が図れる。
なお、上記実施例に係る半導体装置も、IGBTと同様
に、p 型半導体基板701.n+型型半体体層702
n−型ドリフト層703.p型半導体領域705および
n++半導体領域707から成る寄生サイリスクを内蔵
している。このため、p型半導体領域705内の電流密
度が高くなるとこの寄生サイリスタがラッチアップして
1.制御不能になる可能性がある。従って、p型半導体
領域705内の電位上昇を防ぐため、例えば第7図に示
すようにp型半導体領域705内に高濃度の拡散領域7
14を設け、p型半導体領域705の抵抗率を低く保つ
ようにするのが望ましい。
に、p 型半導体基板701.n+型型半体体層702
n−型ドリフト層703.p型半導体領域705および
n++半導体領域707から成る寄生サイリスクを内蔵
している。このため、p型半導体領域705内の電流密
度が高くなるとこの寄生サイリスタがラッチアップして
1.制御不能になる可能性がある。従って、p型半導体
領域705内の電位上昇を防ぐため、例えば第7図に示
すようにp型半導体領域705内に高濃度の拡散領域7
14を設け、p型半導体領域705の抵抗率を低く保つ
ようにするのが望ましい。
次に、第8A図ないし第8E図を参照しつつ、第1図の
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
まず、第8A図に示すように、p 型半導体基板701
上にn型不純物をイオン注入してn 型半導体層702
を形成した後、その上にn−型半導体層703をエピタ
キシャル成長させる。次に、第8B図に示すように、n
−型半導体基板703上にp型不純物をイオン注入して
、p″″型半型体導体層720面に形成する。そして、
第8C図に示すように、表面を酸化してシリコン酸化膜
721を全面に形成し、その上にポリシリコンを堆積さ
せた後これを選択エツチングでパターニングしてポリシ
リコン膜722を形成する。しかる後、ポリシリコン膜
722をマスクとしてp型不純物をイオン注入し、アニ
ールすることにより、ウェル状のp型半導体領域705
を形成する。このとき同時に、p−型半導体層720の
p型不純物が拡散されることにより、p−型半導体領域
704が形成される。
上にn型不純物をイオン注入してn 型半導体層702
を形成した後、その上にn−型半導体層703をエピタ
キシャル成長させる。次に、第8B図に示すように、n
−型半導体基板703上にp型不純物をイオン注入して
、p″″型半型体導体層720面に形成する。そして、
第8C図に示すように、表面を酸化してシリコン酸化膜
721を全面に形成し、その上にポリシリコンを堆積さ
せた後これを選択エツチングでパターニングしてポリシ
リコン膜722を形成する。しかる後、ポリシリコン膜
722をマスクとしてp型不純物をイオン注入し、アニ
ールすることにより、ウェル状のp型半導体領域705
を形成する。このとき同時に、p−型半導体層720の
p型不純物が拡散されることにより、p−型半導体領域
704が形成される。
次に、第8D図に示すように、ポリシリコン膜722お
よび酸化膜721を選択エツチングして、ゲート電極7
10およびゲート酸化膜709を形成するとともに、そ
れらの両側に窓を設ける。そして、窓を介してn型不純
物を選択的に導入することにより、n++半導体領域7
06,707を自己整合的に形成する。しかる後、第8
E図に示すように、層間絶縁膜712でゲート電極71
0およびn 型半導体領域706を覆い、メタライズ処
理により、その上からアノード電極711を形成すると
ともに、裏面にカソード電極713を形成することによ
り、第1図の構造の半導体装置を得る。
よび酸化膜721を選択エツチングして、ゲート電極7
10およびゲート酸化膜709を形成するとともに、そ
れらの両側に窓を設ける。そして、窓を介してn型不純
物を選択的に導入することにより、n++半導体領域7
06,707を自己整合的に形成する。しかる後、第8
E図に示すように、層間絶縁膜712でゲート電極71
0およびn 型半導体領域706を覆い、メタライズ処
理により、その上からアノード電極711を形成すると
ともに、裏面にカソード電極713を形成することによ
り、第1図の構造の半導体装置を得る。
第9図は、この発明による半導体装置の他の実施例を示
す断面構造図である。この実施例では、n++半導体領
域706が、p−型半導体領域704の表面の一部でな
く全面に形成されている。
す断面構造図である。この実施例では、n++半導体領
域706が、p−型半導体領域704の表面の一部でな
く全面に形成されている。
また、ゲート電極710が2つに分割されず、2つのチ
ャネル部分で共通の単一のゲート電極となっている。そ
の他の構造は第4図の半導体装置と同様である。このよ
うな構造においても、上記実施例と同様の効果が得られ
る。
ャネル部分で共通の単一のゲート電極となっている。そ
の他の構造は第4図の半導体装置と同様である。このよ
うな構造においても、上記実施例と同様の効果が得られ
る。
さらに、p″″−型半導体領域704の下面形状は、必
ずしも平面である必要はなく、例えば第10図に示すよ
うに、p型半導体領域705のウェル形状に沿った形状
であってもよい。
ずしも平面である必要はなく、例えば第10図に示すよ
うに、p型半導体領域705のウェル形状に沿った形状
であってもよい。
なお、上記実施例ではnチャネル型の半導体装置につい
て説明したが、各層や領域の導電型を逆にすることによ
り、この発明はnチャネル型の半導体装置についても適
用できることは勿論である。
て説明したが、各層や領域の導電型を逆にすることによ
り、この発明はnチャネル型の半導体装置についても適
用できることは勿論である。
以上詳述したこの発明に係る半導体装置は、写真撮影等
の補助光源として用いられるフラッシュの制御装置に適
用した場合、優れた性能を発揮する。以下、この発明に
係る半導体装置を用いたフラッシュ制御装置について説
明するが、その前にまず、従来のIGBTを用いたフラ
ッシュ制御装置およびその問題点について説明しておく
。
の補助光源として用いられるフラッシュの制御装置に適
用した場合、優れた性能を発揮する。以下、この発明に
係る半導体装置を用いたフラッシュ制御装置について説
明するが、その前にまず、従来のIGBTを用いたフラ
ッシュ制御装置およびその問題点について説明しておく
。
第19図はIGBTを用いた従来のフラッシュ制御装置
を示す回路図である。第19図において、IGBT90
1と閃光放電管902との直列接続体が、閃光エネルギ
蓄積用コンデンサ903に並列に接続されて、主回路を
構成している。この主回路には、高圧電源V。Mが印加
される。閃光放電管902をトリガするためのトリが回
路は、トリガトランス904.抵抗905およびトリガ
コンデンサ906より成る。IGBT901のゲートに
はゲート抵抗907を介して制御人力VINが印加され
る。
を示す回路図である。第19図において、IGBT90
1と閃光放電管902との直列接続体が、閃光エネルギ
蓄積用コンデンサ903に並列に接続されて、主回路を
構成している。この主回路には、高圧電源V。Mが印加
される。閃光放電管902をトリガするためのトリが回
路は、トリガトランス904.抵抗905およびトリガ
コンデンサ906より成る。IGBT901のゲートに
はゲート抵抗907を介して制御人力VINが印加され
る。
動作において、まず、IGBT901のゲートに印加さ
れる制御人力VINを低レベルとし、IGBT901を
オフ状態として、高圧電源V。Hにより閃光エネルギ蓄
積用コンデンサ90Bを図示の極性(通常300■前後
)に充電する。これにより、同時に、トリガコンデンサ
906が抵抗905を通して充電される。この状態で、
I GBT901のゲートに高レベル(通常数十V)の
電圧パルスの制御人力■INを印加すると、IGBT9
01がターンオンし、トリガコンデンサ906に充電さ
れていた電荷がトリガトランス904の1次巻線を通じ
て放電される。これにより、トリガトランス904の2
次巻線に数KVの高電圧パルスが発生し、閃光放電管9
02がトリガされる。これによって閃光放電管902は
放電を開始し、閃光エネルギ蓄積用コンデンサ903に
蓄えられていた電荷を消費して閃光を発する。写真撮影
に必要な光量が得られた時点で、IGBT901のゲー
ト電圧を充分に低いレベルに下げて、IGBT90]を
ターンオフさせると、閃光放電管902に流れていた電
流が遮断され、閃光放電が停止する。同時に、トリガコ
ンデンサ906は元の極性に再充電されて、初期状態に
もどる。
れる制御人力VINを低レベルとし、IGBT901を
オフ状態として、高圧電源V。Hにより閃光エネルギ蓄
積用コンデンサ90Bを図示の極性(通常300■前後
)に充電する。これにより、同時に、トリガコンデンサ
906が抵抗905を通して充電される。この状態で、
I GBT901のゲートに高レベル(通常数十V)の
電圧パルスの制御人力■INを印加すると、IGBT9
01がターンオンし、トリガコンデンサ906に充電さ
れていた電荷がトリガトランス904の1次巻線を通じ
て放電される。これにより、トリガトランス904の2
次巻線に数KVの高電圧パルスが発生し、閃光放電管9
02がトリガされる。これによって閃光放電管902は
放電を開始し、閃光エネルギ蓄積用コンデンサ903に
蓄えられていた電荷を消費して閃光を発する。写真撮影
に必要な光量が得られた時点で、IGBT901のゲー
ト電圧を充分に低いレベルに下げて、IGBT90]を
ターンオフさせると、閃光放電管902に流れていた電
流が遮断され、閃光放電が停止する。同時に、トリガコ
ンデンサ906は元の極性に再充電されて、初期状態に
もどる。
このように、従来のフラッシュ制御装置では、スイッチ
ング素子としてI GETを用いて、閃光エネルギ蓄積
用コンデンサ903に充電されたエネルギを所望時間だ
け閃光放電管902に印加することにより、その閃光量
を制御している。IGBTは、MOSFETで駆動され
たバイポーラトランジスタを1チップに集積化した半導
体装置であり、MOSFETと同様に電圧駆動が可能で
、かつ、バイポーラトランジスタなみの電流通電能力を
持っている。
ング素子としてI GETを用いて、閃光エネルギ蓄積
用コンデンサ903に充電されたエネルギを所望時間だ
け閃光放電管902に印加することにより、その閃光量
を制御している。IGBTは、MOSFETで駆動され
たバイポーラトランジスタを1チップに集積化した半導
体装置であり、MOSFETと同様に電圧駆動が可能で
、かつ、バイポーラトランジスタなみの電流通電能力を
持っている。
しかしながら、出力段がバイポーラトランジスタである
ため、その通電能力が(MOSFETの通電能力)×(
トランジスタのhFE)で制約され、フラッシュ制御装
置で要求される100〜200Aという大電流パルスを
通電・遮断するためには、5〜7III110程度の大
きなシリコンチ・ツブを必要とする。その結果、従来の
IGBTを用いたフラッシュ制御装置は、比較的価格が
高いことから、広く普及するに至っていないのが現状で
ある。また、高電流密度で使用するため、IGBTでの
オン電圧降下も6〜IOV程度と高く、フラッシュの発
光効率を下げることや、IGBTを含む集積回路パッケ
ージが大型となって、フラッシュ制御装置の小形化を図
れないという問題があった。
ため、その通電能力が(MOSFETの通電能力)×(
トランジスタのhFE)で制約され、フラッシュ制御装
置で要求される100〜200Aという大電流パルスを
通電・遮断するためには、5〜7III110程度の大
きなシリコンチ・ツブを必要とする。その結果、従来の
IGBTを用いたフラッシュ制御装置は、比較的価格が
高いことから、広く普及するに至っていないのが現状で
ある。また、高電流密度で使用するため、IGBTでの
オン電圧降下も6〜IOV程度と高く、フラッシュの発
光効率を下げることや、IGBTを含む集積回路パッケ
ージが大型となって、フラッシュ制御装置の小形化を図
れないという問題があった。
このような問題を解決する方策として、本願と同一発明
者は、サイリスタとMOSFETとをカスコード接続し
て組合わせることにより安価なフラッシュ制御装置を提
供するものとして、第20図のような回路を提案してい
る(特開昭1−24399)。この回路は、MO3FE
T908がオンしているときのみ、これにカスコード接
続されたサイリスタ909がオンできるようにしたもの
で、MO3FET908には低耐圧なものが使用できる
ので、高耐圧のサイリスタ909との組合せで、大電流
密度の閃光放電電流のスイッチングが可能となる。
者は、サイリスタとMOSFETとをカスコード接続し
て組合わせることにより安価なフラッシュ制御装置を提
供するものとして、第20図のような回路を提案してい
る(特開昭1−24399)。この回路は、MO3FE
T908がオンしているときのみ、これにカスコード接
続されたサイリスタ909がオンできるようにしたもの
で、MO3FET908には低耐圧なものが使用できる
ので、高耐圧のサイリスタ909との組合せで、大電流
密度の閃光放電電流のスイッチングが可能となる。
第20図において、サイリスタ909とMOSFE79
08はそれぞれ個別素子により形成されている。したが
ってフラッシュ制御装置の小型化という点では難点があ
る。一方、前述した第1゜3.4,7.9.10図に示
す構造を有する本願発明に係る半導体装置によれば、サ
イリスタとMOSFETのカスコード接続体を1チップ
の半導体に集積化している。したがって、この本願発明
に係る半導体装置を用いれば、小型、高性能なフラッシ
ュ制御装置が簡単に実現できる。以下には、この本願発
明に係る半導体装置をスイッチ素子として適用したフラ
ッシュ制御装置について説明する。
08はそれぞれ個別素子により形成されている。したが
ってフラッシュ制御装置の小型化という点では難点があ
る。一方、前述した第1゜3.4,7.9.10図に示
す構造を有する本願発明に係る半導体装置によれば、サ
イリスタとMOSFETのカスコード接続体を1チップ
の半導体に集積化している。したがって、この本願発明
に係る半導体装置を用いれば、小型、高性能なフラッシ
ュ制御装置が簡単に実現できる。以下には、この本願発
明に係る半導体装置をスイッチ素子として適用したフラ
ッシュ制御装置について説明する。
第11図は、この発明によるフラッシュ制御装置の一実
施例を示す回路図である。第19図に示す従来のフラッ
シュ制御装置と比べて、スイッチ素子としてIGBT9
01の代りに、第1図等に示す構造を有する本願発明に
係る半導体装置910を用いた点が異なっている。その
他の構成は第19図のフラッシュ制御装置と同じである
。なお、第11図に図示した半導体装置910の等価回
路において、サイリスタ805は、第2図の等価回路に
おけるトランジスタ802.803よす成ルサイリスタ
に相当している。
施例を示す回路図である。第19図に示す従来のフラッ
シュ制御装置と比べて、スイッチ素子としてIGBT9
01の代りに、第1図等に示す構造を有する本願発明に
係る半導体装置910を用いた点が異なっている。その
他の構成は第19図のフラッシュ制御装置と同じである
。なお、第11図に図示した半導体装置910の等価回
路において、サイリスタ805は、第2図の等価回路に
おけるトランジスタ802.803よす成ルサイリスタ
に相当している。
本願発明に係る半導体装置910によれば、前述したよ
うに、装置の電流密度を高めることが可能になり、より
小さな面積のシリコンチップで大電流制御が実現できる
。また、ターンオフ時には、MOSトランジスタ801
のチャネルがオフできるように、単にゲート端子Gにオ
フレベル電圧を印加するだけでよい。MOS)ランリス
タ801のターンオフにより、サイリスタ805におけ
るnpn)ランリスタ803(第2図)のエミッタ電流
を遮断してしまうので、トランジスタ803は高速にし
かも確実にターンオフする。これによりサイリスタ80
5のラッチがはずれる。したがッテ、MCTやMO8G
TOのような、MOSゲートでサイリスタのゲート、カ
ソード間をシャントしてターンオフさせる半導体装置に
見られるようなやターンオフ失敗が起こらない。このた
め、前述したように、遮断可能主電流密度を高くとるこ
とができる。この利点は、特にフラッシュ制御装置のよ
うに、100OA/c−程度以上の大電流を遮断したい
用途では重要である。なお、IGBTでもこの程度の電
流の遮断は可能であるが、前述のようにオン電圧が高く
なり、閃光放電の効率が低下したり、通電による瞬時的
なチップ温度の上昇により、遮断能力が低下したりする
という問題がある。したがって、IGBTでは、実用的
には700A/e−程度の主電流密度が限界である。
うに、装置の電流密度を高めることが可能になり、より
小さな面積のシリコンチップで大電流制御が実現できる
。また、ターンオフ時には、MOSトランジスタ801
のチャネルがオフできるように、単にゲート端子Gにオ
フレベル電圧を印加するだけでよい。MOS)ランリス
タ801のターンオフにより、サイリスタ805におけ
るnpn)ランリスタ803(第2図)のエミッタ電流
を遮断してしまうので、トランジスタ803は高速にし
かも確実にターンオフする。これによりサイリスタ80
5のラッチがはずれる。したがッテ、MCTやMO8G
TOのような、MOSゲートでサイリスタのゲート、カ
ソード間をシャントしてターンオフさせる半導体装置に
見られるようなやターンオフ失敗が起こらない。このた
め、前述したように、遮断可能主電流密度を高くとるこ
とができる。この利点は、特にフラッシュ制御装置のよ
うに、100OA/c−程度以上の大電流を遮断したい
用途では重要である。なお、IGBTでもこの程度の電
流の遮断は可能であるが、前述のようにオン電圧が高く
なり、閃光放電の効率が低下したり、通電による瞬時的
なチップ温度の上昇により、遮断能力が低下したりする
という問題がある。したがって、IGBTでは、実用的
には700A/e−程度の主電流密度が限界である。
以上のように、本実施例に係るフラッシュ制御装置によ
れば、この発明に係る優れた特性を有する半導体装置を
用いているので、より高い電流密度で高速に閃光放電管
電流を制御することができるという効果がある。さらに
、ゲート端子が1っで済むので、従来のIGBTを用い
るフラッシュ制御装置と高い互換性を保ちつつ、小型か
つ低価格なフラッシュ制御装置を実現できるという効果
もある。
れば、この発明に係る優れた特性を有する半導体装置を
用いているので、より高い電流密度で高速に閃光放電管
電流を制御することができるという効果がある。さらに
、ゲート端子が1っで済むので、従来のIGBTを用い
るフラッシュ制御装置と高い互換性を保ちつつ、小型か
つ低価格なフラッシュ制御装置を実現できるという効果
もある。
なお、従来のIGBTを用いるフラッシュ制御装置との
互換性を考えなければ、半導体装置910のゲート端子
Gが2つになってもかまわない。
互換性を考えなければ、半導体装置910のゲート端子
Gが2つになってもかまわない。
したがって、例えば第1図に示す構造の半導体装置にお
いて、p−型半導体領域704が使用電圧印加状態では
パンチスルーせず、代りに、ターンオンのためp−型半
導体領域704内にキャリアを注入する付加的なゲート
電極等の手段を設けたものを、第11図の半導体装置9
10として用いてもよい。また、半導体装置910と同
様にサイリスクとMOSFETとのカスコード接続体が
1チップ上に形成された半導体装置である第17図に示
すESTを第11図の半導体装置910の代りに用いる
こともできる。
いて、p−型半導体領域704が使用電圧印加状態では
パンチスルーせず、代りに、ターンオンのためp−型半
導体領域704内にキャリアを注入する付加的なゲート
電極等の手段を設けたものを、第11図の半導体装置9
10として用いてもよい。また、半導体装置910と同
様にサイリスクとMOSFETとのカスコード接続体が
1チップ上に形成された半導体装置である第17図に示
すESTを第11図の半導体装置910の代りに用いる
こともできる。
以上説明したように、請求項1.2記載の発明によれば
、等価回路上でサイリスタの一方電極にMOSFETが
カスコード接続された構造にするとともに、第1半導体
領域の第1不純物濃度を、オフ時に第1−1第2主電極
間に実使用電圧が印加された状態で第1半導体領域が完
全に空乏化する値に設定し、かつ第2半導体領域の第2
不純物濃度を、上記MO3FETの閾値電圧がエンハン
スメントモードの所定値になる値に設定したので、第1
.第2主電極間に実使用電圧が印加された状態でゲート
電極にバイアス電圧を印加することによりサイリスタが
直ちにラッチして半導体装置をターンオンさせ、バイア
ス電圧を除去することにより直ちにラッチが外れて半導
体装置をターンオフさせることが可能となる。その結果
、次の様な種々の優れた効果が得られる。
、等価回路上でサイリスタの一方電極にMOSFETが
カスコード接続された構造にするとともに、第1半導体
領域の第1不純物濃度を、オフ時に第1−1第2主電極
間に実使用電圧が印加された状態で第1半導体領域が完
全に空乏化する値に設定し、かつ第2半導体領域の第2
不純物濃度を、上記MO3FETの閾値電圧がエンハン
スメントモードの所定値になる値に設定したので、第1
.第2主電極間に実使用電圧が印加された状態でゲート
電極にバイアス電圧を印加することによりサイリスタが
直ちにラッチして半導体装置をターンオンさせ、バイア
ス電圧を除去することにより直ちにラッチが外れて半導
体装置をターンオフさせることが可能となる。その結果
、次の様な種々の優れた効果が得られる。
■ サイリスタを内蔵しているため、高耐圧と低オン抵
抗とを両立して満足することができる。
抗とを両立して満足することができる。
■ カスコード接続されたMOSFETによるオン・オ
フであるため、遮断可能な主電流密度を高くすることが
可能である。
フであるため、遮断可能な主電流密度を高くすることが
可能である。
■ 電圧阻止状態での電界集中が緩和されるため、高耐
圧化が容易である。
圧化が容易である。
■ ゲートff電極が1つで済み、オン・オフ制御信号
はエンハンスメントモードのゲート電圧を1つ与えるた
けてよいので、制御回路が簡単になる。
はエンハンスメントモードのゲート電圧を1つ与えるた
けてよいので、制御回路が簡単になる。
■ サイリスタにおけるトランジスタの増幅率を低下さ
せてもよいので、高速のターンオフを実現することがで
きる。
せてもよいので、高速のターンオフを実現することがで
きる。
■ ゲート電極が1つであるので、チップ面積が小さく
て済み、高い電流密度を実現することができる。その結
果、よりコストパフォーマンスの高い製品を提供するこ
とができる。
て済み、高い電流密度を実現することができる。その結
果、よりコストパフォーマンスの高い製品を提供するこ
とができる。
また、請求項3記載の発明によれば、カスコード接続さ
れたサイリスク素子とMOSFETとが1チップ上に形
成されて成るスイッチ素子を用いたので、高い電流密度
の閃光放電電流を容易に遮断でき、かつフラッシュの発
光効率も高いものが維持できるという効果がある。
れたサイリスク素子とMOSFETとが1チップ上に形
成されて成るスイッチ素子を用いたので、高い電流密度
の閃光放電電流を容易に遮断でき、かつフラッシュの発
光効率も高いものが維持できるという効果がある。
さらに、請求項4記載の発明のように、スイッチ素子と
して請求項1記載の半導体装置を用いれば、ゲート電極
が1つで済み、従来のIGETを用いたフラッシュ制御
装置と高い互換性を保ちつつ、小型かつ低価格なフラッ
シュ制御装置を実現できるという効果がある。
して請求項1記載の半導体装置を用いれば、ゲート電極
が1つで済み、従来のIGETを用いたフラッシュ制御
装置と高い互換性を保ちつつ、小型かつ低価格なフラッ
シュ制御装置を実現できるという効果がある。
第1図はこの発明による半導体装置の一実施例を示す断
面構造図、第2図はその等価回路を示す回路図、第3図
および第4図はこの発明による半導体装置の他の実施例
を示す断面構造図、第5図および第6図は空乏層の伸び
方を示す図、第7図はこの発明による半導体装置のさら
に他の実施例を示す断面構造図、第8A図ないし第8E
図は第1図の半導体装置の製造工程を示す断面図、第9
図及び第10図はこの発明による半導体装置のさらに他
の実施例を示す断面構造図、第11図はこの発明による
フラッシュ制御装置の一実施例を示す回路図、第12図
は従来のIGBTを示す断面構造図、第13図はその等
価回路を示す回路図、第14図は従来の他のIGBTを
示す断面構造図、第15図は従来のMO3GTOを示す
断面構造図、第16図はその等価回路を示す回路図、第
17図は従来のESTを示す断面構造図、第18図はそ
の等価回路を示す回路図、第19図および第20図は従
来のフラッシュ制御装置を示す回路図である。 図において、701はp+型半導体基板、702はn+
型半導体層、703はn−型ドリフト層、704はp
型半導体領域、705はp型半導体領域、706,70
7はn+型半導体領域、708はチャネル領域、709
はゲート酸化膜、710はゲート電極、711はカソー
ド電極、713はアノード電極、902は閃光放電管、
903は閃光エネルギ蓄積用コンデンサ、9o4はトリ
ガトランス、910は半導体装置、76Mは高圧電源で
ある。 なお、各図中同一符号は同一または相当部分を示す。
面構造図、第2図はその等価回路を示す回路図、第3図
および第4図はこの発明による半導体装置の他の実施例
を示す断面構造図、第5図および第6図は空乏層の伸び
方を示す図、第7図はこの発明による半導体装置のさら
に他の実施例を示す断面構造図、第8A図ないし第8E
図は第1図の半導体装置の製造工程を示す断面図、第9
図及び第10図はこの発明による半導体装置のさらに他
の実施例を示す断面構造図、第11図はこの発明による
フラッシュ制御装置の一実施例を示す回路図、第12図
は従来のIGBTを示す断面構造図、第13図はその等
価回路を示す回路図、第14図は従来の他のIGBTを
示す断面構造図、第15図は従来のMO3GTOを示す
断面構造図、第16図はその等価回路を示す回路図、第
17図は従来のESTを示す断面構造図、第18図はそ
の等価回路を示す回路図、第19図および第20図は従
来のフラッシュ制御装置を示す回路図である。 図において、701はp+型半導体基板、702はn+
型半導体層、703はn−型ドリフト層、704はp
型半導体領域、705はp型半導体領域、706,70
7はn+型半導体領域、708はチャネル領域、709
はゲート酸化膜、710はゲート電極、711はカソー
ド電極、713はアノード電極、902は閃光放電管、
903は閃光エネルギ蓄積用コンデンサ、9o4はトリ
ガトランス、910は半導体装置、76Mは高圧電源で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- (1)第1、第2主面を有する第1導電型の第1半導体
層と、 前記第1半導体層の第1主面上に形成された第2導電型
の第2半導体層と、 前記第2半導体層の表面に選択的に形成された比較的低
い第1不純物濃度を有する第1導電型の第1半導体領域
と、 前記第1半導体領域に隣接して前記第2半導体層の表面
に選択的に形成された比較的高い第2不純物濃度を有す
る第1導電型の第2半導体領域と、前記第1半導体領域
の表面の少なくとも一部に形成された第2導電型の第3
半導体領域と、前記第2半導体領域の表面に前記第1半
導体領域から離れて選択的に形成された第2導電型の第
4半導体領域とを備え、 前記第3、第4半導体領域間の表面部分はチャネルとし
て規定され、 前記チャネル上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記第2、第4
半導体領域上にまたがって形成された第1主電極と、 前記第1半導体層の第2主面上に形成された第2主電極
とをさらに備え、 前記第1不純物濃度はオフ時に前記第1、第2主電極間
に実使用電圧が印加された状態で前記第1半導体領域が
完全に空乏化する値に設定され、前記第2不純物濃度は
前記チャネルの閾値電圧がエンハンスメントモードの所
定値になる値に設定される半導体装置。 - (2)第1、第2主面を有する第1導電型の第1半導体
層を準備する工程と、 前記第1半導体層の第1主面上に第2導電型の第2半導
体層を形成する工程と、 前記第2半導体層の表面に比較的低い第1不純物濃度を
有する第1導電型の第1半導体領域を選択的に形成する
工程と、 前記第1半導体領域に隣接して前記第2半導体層の表面
に比較的高い第2不純物濃度を有する第1導電型の第2
半導体領域を選択的に形成する工程と、 前記第1半導体領域の表面の少なくとも一部に第2導電
型の第3半導体領域を形成する工程と、前記第2半導体
領域の表面に前記第1半導体領域から離れて第2導電型
の第4半導体領域を選択的に形成する工程とを備え、 前記第3、第4半導体領域間の表面部分はチャネルとし
て規定され、 前記チャネル上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記第2、第4半導体領域上にまたがって第1主電極を
形成する工程と、 前記第1半導体層の第2主面上に第2主電極を形成する
工程とをさらに備え、 前記第1不純物濃度はオフ時に前記第1、第2主電極間
に実使用電圧が印加された状態で前記第1半導体領域が
完全に空乏化する値に設定され、前記第2不純物濃度は
前記チャネルの閾値電圧がエンハンスメントモードの所
定値になる値に設定される半導体装置の製造方法。 - (3)第1、第2の高圧電源端子と、 前記第1、第2の高圧電源端子間に接続された閃光エネ
ルギ蓄積用コンデンサと、 前記第1、第2の高圧電源端子間に接続された閃光放電
管とスイッチ素子との直列接続体と、前記閃光放電管に
接続され、閃光放電の開始に際し前記閃光放電管をトリ
ガするトリガ回路とを備え、 前記スイッチ素子はカスコード接続されたサイリスタ素
子とMOSFETとが1チップ上に形成されて成るフラ
ッシュ制御装置。 - (4)前記スイッチ素子として請求項1記載の半導体装
置を用いた請求項3記載のフラッシュ制御装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2111119A JP2579378B2 (ja) | 1990-04-12 | 1990-04-26 | 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 |
KR1019910002062A KR940008259B1 (ko) | 1990-04-12 | 1991-02-07 | 반도체장치 및 그 제조방법 |
US07/663,431 US5151762A (en) | 1990-04-12 | 1991-03-01 | Semiconductor device, fabricating method thereof and flash control device using the semiconductor device |
DE4143377A DE4143377C2 (de) | 1990-04-12 | 1991-04-12 | Blitzlichtsteuervorrichtung |
DE4112084A DE4112084C2 (de) | 1990-04-12 | 1991-04-12 | Emittergesteuerter Thyristor, Verfahren zu dessen Herstellung sowie Verwendung in einer Blitzlichtsteuervorrichtung |
US07/911,670 US5379089A (en) | 1990-04-12 | 1992-07-09 | Flash control device using cascade-connected thyristor and MOSFET |
US08/298,955 US5443999A (en) | 1990-04-12 | 1994-09-01 | Method of fabricating a flash control device which uses cascade-connected thyristor and MOSFET |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-98021 | 1990-04-12 | ||
JP9802190 | 1990-04-12 | ||
JP2111119A JP2579378B2 (ja) | 1990-04-12 | 1990-04-26 | 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0427164A true JPH0427164A (ja) | 1992-01-30 |
JP2579378B2 JP2579378B2 (ja) | 1997-02-05 |
Family
ID=26439178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2111119A Expired - Lifetime JP2579378B2 (ja) | 1990-04-12 | 1990-04-26 | 半導体装置およびその製造方法ならびに該装置を用いたフラッシュ制御装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2579378B2 (ja) |
KR (1) | KR940008259B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5752102A (en) * | 1992-04-16 | 1998-05-12 | Nikon Corporation | Electronic flashing device |
US6556790B2 (en) | 2001-08-27 | 2003-04-29 | Nikon Corporation | Electronic flash device |
JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Pdp表示装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132645A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | 半導体装置 |
JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Gtoサイリスタ |
JPS6424399A (en) * | 1987-07-20 | 1989-01-26 | Mitsubishi Electric Corp | Flashing discharge bulb control circuit |
-
1990
- 1990-04-26 JP JP2111119A patent/JP2579378B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 KR KR1019910002062A patent/KR940008259B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132645A (ja) * | 1983-01-19 | 1984-07-30 | Nissan Motor Co Ltd | 半導体装置 |
JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Gtoサイリスタ |
JPS6424399A (en) * | 1987-07-20 | 1989-01-26 | Mitsubishi Electric Corp | Flashing discharge bulb control circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5752102A (en) * | 1992-04-16 | 1998-05-12 | Nikon Corporation | Electronic flashing device |
US6556790B2 (en) | 2001-08-27 | 2003-04-29 | Nikon Corporation | Electronic flash device |
JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Pdp表示装置 |
Also Published As
Publication number | Publication date |
---|---|
KR910019251A (ko) | 1991-11-30 |
KR940008259B1 (ko) | 1994-09-09 |
JP2579378B2 (ja) | 1997-02-05 |
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