JPH04263518A - A/d変換回路 - Google Patents
A/d変換回路Info
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- JPH04263518A JPH04263518A JP4408591A JP4408591A JPH04263518A JP H04263518 A JPH04263518 A JP H04263518A JP 4408591 A JP4408591 A JP 4408591A JP 4408591 A JP4408591 A JP 4408591A JP H04263518 A JPH04263518 A JP H04263518A
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- 238000013139 quantization Methods 0.000 claims description 23
- 238000007493 shaping process Methods 0.000 abstract description 6
- 238000005070 sampling Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 17
- 230000001629 suppression Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 8
- 230000014509 gene expression Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Facsimile Image Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、多段雑音抑圧方式に
よる高次ノイズシェービング特性を有するΔ−Σ方式A
/D変換回路に関し、特に広帯域化する場合の高精度化
に係るものである。
よる高次ノイズシェービング特性を有するΔ−Σ方式A
/D変換回路に関し、特に広帯域化する場合の高精度化
に係るものである。
【0002】
【従来の技術】多段雑音抑圧方式は特願昭60−185
06号およびアイ・イー・イー(「A 16−bit
Oversampling A to D Conve
rsion Technology using Tr
iple−Integration NoiseSha
ping 」IEEE Journal of Sol
id−State Circuits,Vol.SC−
22,No.6,December 1987 )等に
記載されている。
06号およびアイ・イー・イー(「A 16−bit
Oversampling A to D Conve
rsion Technology using Tr
iple−Integration NoiseSha
ping 」IEEE Journal of Sol
id−State Circuits,Vol.SC−
22,No.6,December 1987 )等に
記載されている。
【0003】図5は従来の多段雑音抑圧方式のシグナル
フローチャートを示したものである。同図において、1
−1は1段目Δ−Σ回路入力(X1)、2−1は1段目
ディジタル出力(Y1)、3−1は1段目アナログ雑音
出力(R1)、1−2は2段目Δ−Σ回路入力(X2)
、2−2は2段目ディジタル出力(Y2)、4−1,4
−2はアナログ積分器、5−1,5−2は量子化器、6
ー1,6−2は帰還用局部ディジタルアナログコンバー
タ(DAC)、7−1,7−2,8−1はアナログ減算
器、9−2はディジタル微分器、10はディジタル加算
器、11はA/Dディジタル出力(Y)である。
フローチャートを示したものである。同図において、1
−1は1段目Δ−Σ回路入力(X1)、2−1は1段目
ディジタル出力(Y1)、3−1は1段目アナログ雑音
出力(R1)、1−2は2段目Δ−Σ回路入力(X2)
、2−2は2段目ディジタル出力(Y2)、4−1,4
−2はアナログ積分器、5−1,5−2は量子化器、6
ー1,6−2は帰還用局部ディジタルアナログコンバー
タ(DAC)、7−1,7−2,8−1はアナログ減算
器、9−2はディジタル微分器、10はディジタル加算
器、11はA/Dディジタル出力(Y)である。
【0004】このA/D変換回路の動作をZ関数を用い
て以下に示す。Z関数により積分器4−1,4−2は1
/(1−Z−1)、微分器9−2は(1−Z−1)と表
される。 量子化器5−1,5−2は図6のように表され、量子化
器入力をP、出力をS、量子化雑音をQとすると、S=
P+Qなる関係で表される。また、量子化器5−1,5
−2でディジタル化された信号をアナログに戻すDAC
6ー1,6−2は、入力のディジタル信号に対し1タイ
ミング遅れでアナログ信号を出力するので、Z−1と表
すことができる。
て以下に示す。Z関数により積分器4−1,4−2は1
/(1−Z−1)、微分器9−2は(1−Z−1)と表
される。 量子化器5−1,5−2は図6のように表され、量子化
器入力をP、出力をS、量子化雑音をQとすると、S=
P+Qなる関係で表される。また、量子化器5−1,5
−2でディジタル化された信号をアナログに戻すDAC
6ー1,6−2は、入力のディジタル信号に対し1タイ
ミング遅れでアナログ信号を出力するので、Z−1と表
すことができる。
【0005】以上から、1段目について図5に示された
P1,Y1,R1についてZ関数での関係式を求めると
、下記(1)〜(3)式となる。 P1=(X1−Y1・Z−1)/(1−Z−1)
・・・(1) Y1=P1+Q1
・・・
(2) R1=Y1−P1
・・・(3)上記(
1)〜(3)式をY1,R1について解くと下記(4)
,(5)式となる。 Y1=X1+(1−Z−1)・Q1
・・・(4) R1=−Q1
・・・(5)2段目については、入力を−Q1とし
、2段目の量子化で発生する量子化雑音をQ2として、
1段目と同様に関係式を立て、R1を入力として動作す
るのでY2について解くと、下記(6)式が得られる。 Y2=−Q1+(1−Z−1)・Q2
・・・(6)全体の出力YはY2を1階微
分してY1に加算する。これから下記(7)式が導出さ
れる。 Y=Y1+(1−Z−1)・Y2=X1+(1−Z−1
)・Q1−(1−Z−1)・Q1+(1−Z−1)2・
Q2=X1+(1−Z−1)2・Q2
・・・(7) ここで、Q2の係数
(1−Z−1)2は2次のハイパスフィルタと同等の低
周波側で雑音が小さくなる2次のノイズシェーピングの
特性を示す。
P1,Y1,R1についてZ関数での関係式を求めると
、下記(1)〜(3)式となる。 P1=(X1−Y1・Z−1)/(1−Z−1)
・・・(1) Y1=P1+Q1
・・・
(2) R1=Y1−P1
・・・(3)上記(
1)〜(3)式をY1,R1について解くと下記(4)
,(5)式となる。 Y1=X1+(1−Z−1)・Q1
・・・(4) R1=−Q1
・・・(5)2段目については、入力を−Q1とし
、2段目の量子化で発生する量子化雑音をQ2として、
1段目と同様に関係式を立て、R1を入力として動作す
るのでY2について解くと、下記(6)式が得られる。 Y2=−Q1+(1−Z−1)・Q2
・・・(6)全体の出力YはY2を1階微
分してY1に加算する。これから下記(7)式が導出さ
れる。 Y=Y1+(1−Z−1)・Y2=X1+(1−Z−1
)・Q1−(1−Z−1)・Q1+(1−Z−1)2・
Q2=X1+(1−Z−1)2・Q2
・・・(7) ここで、Q2の係数
(1−Z−1)2は2次のハイパスフィルタと同等の低
周波側で雑音が小さくなる2次のノイズシェーピングの
特性を示す。
【0006】一般に、多段雑音抑圧方式を用いれば、1
次のΔ−Σ量子化器をn段従属接続することにより、n
次のノイズシェーピング特性が得られる。
次のΔ−Σ量子化器をn段従属接続することにより、n
次のノイズシェーピング特性が得られる。
【0007】図7に多段接続した場合の構成を示す。但
し、同図において、N段目の微分器9−Nは、当該段よ
り以前の積分器と逆特性とする特性を有する。すなわち
、この多段接続構成によるA/D変換回路は、入力端子
電圧と帰還電圧との差を入力とする積分器4と、この積
分器4の出力電圧を量子化数が2ビット以上でディジタ
ル信号に量子化する量子化器5と、この量子化器出力の
ディジタル信号をアナログ信号に変換するDAC6とを
有し、このDAC6の出力電圧を上記帰還電圧とする量
子化ループを単位とし、N個(N段)の量子化ループで
構成され、第(N−1)段目における図示せぬ積分器4
−(N−1)の出力電圧とDAC6−(N−1)の出力
電圧との差電圧信号を雑音出力として第N段目の量子化
ループの入力端子に入力し、第1段目から第(N−1)
段目までのそれぞれの量子化ループに含まれる積分器4
ー1〜4−(N−1)の伝達特性の積と逆数の関係にあ
る伝達特性を持つ微分回路9−Nを有し、第2段目から
第N段目までの微分器9−2〜9−Nの出力信号を全て
第1段目の出力信号Y1に加算して得られる信号をディ
ジタル出力信号Yとしている。
し、同図において、N段目の微分器9−Nは、当該段よ
り以前の積分器と逆特性とする特性を有する。すなわち
、この多段接続構成によるA/D変換回路は、入力端子
電圧と帰還電圧との差を入力とする積分器4と、この積
分器4の出力電圧を量子化数が2ビット以上でディジタ
ル信号に量子化する量子化器5と、この量子化器出力の
ディジタル信号をアナログ信号に変換するDAC6とを
有し、このDAC6の出力電圧を上記帰還電圧とする量
子化ループを単位とし、N個(N段)の量子化ループで
構成され、第(N−1)段目における図示せぬ積分器4
−(N−1)の出力電圧とDAC6−(N−1)の出力
電圧との差電圧信号を雑音出力として第N段目の量子化
ループの入力端子に入力し、第1段目から第(N−1)
段目までのそれぞれの量子化ループに含まれる積分器4
ー1〜4−(N−1)の伝達特性の積と逆数の関係にあ
る伝達特性を持つ微分回路9−Nを有し、第2段目から
第N段目までの微分器9−2〜9−Nの出力信号を全て
第1段目の出力信号Y1に加算して得られる信号をディ
ジタル出力信号Yとしている。
【0008】上述の如く示される従来の多段雑音抑圧方
式において、高精度化するためには、■従属接続段数を
増やしてノイズシェーピング次数を上げる、■オーバー
サンプリング率を上げる、■量子化器5の分解能を上げ
る、という以上の3手法が考えられる。
式において、高精度化するためには、■従属接続段数を
増やしてノイズシェーピング次数を上げる、■オーバー
サンプリング率を上げる、■量子化器5の分解能を上げ
る、という以上の3手法が考えられる。
【0009】
【発明が解決しようとする課題】しかしながら、従来に
おいては、画像処理用のA/Dなど信号帯域の広いA/
Dに多段雑音抑圧方式を適用する場合、上記■〜■の各
手法に対し、次のような欠点を有していた。すなわち、
■の手法に対しては、多段化により、A/D全体の量子
化語長が増加し、A/Dの後段にくるディジタルフィル
タの語長が増加し、回路の増加および処理速度の劣化が
生ずる。■の手法に対しては、元々の信号帯域が広いた
め、素子の速度限界によりオーバーサンプリング率が制
限されて、オーバーサンプリング率の向上が図れない。 ■の手法に対しては、回路規模が大きくなる。
おいては、画像処理用のA/Dなど信号帯域の広いA/
Dに多段雑音抑圧方式を適用する場合、上記■〜■の各
手法に対し、次のような欠点を有していた。すなわち、
■の手法に対しては、多段化により、A/D全体の量子
化語長が増加し、A/Dの後段にくるディジタルフィル
タの語長が増加し、回路の増加および処理速度の劣化が
生ずる。■の手法に対しては、元々の信号帯域が広いた
め、素子の速度限界によりオーバーサンプリング率が制
限されて、オーバーサンプリング率の向上が図れない。 ■の手法に対しては、回路規模が大きくなる。
【0010】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、(N−1)段目の雑
音出力とN段目の入力との間に振幅をP倍に増幅する回
路を設け、かつN段目の出力を1/Pにする回路を設け
たものである。
を解決するためになされたもので、(N−1)段目の雑
音出力とN段目の入力との間に振幅をP倍に増幅する回
路を設け、かつN段目の出力を1/Pにする回路を設け
たものである。
【0011】
【作用】したがってこの発明によれば、例えば2段の量
子化ループで構成されているものとした場合、1段目の
雑音出力がP倍されて2段目に入力され、2段目の出力
が1/Pにされて入力でのP倍が元に戻されるものとな
る。これにより、2段目の入力は元に戻るが、2段目の
量子化雑音は1/Pになる。
子化ループで構成されているものとした場合、1段目の
雑音出力がP倍されて2段目に入力され、2段目の出力
が1/Pにされて入力でのP倍が元に戻されるものとな
る。これにより、2段目の入力は元に戻るが、2段目の
量子化雑音は1/Pになる。
【0012】
【実施例】以下、本発明に係るA/D変換回路を詳細に
説明する。
説明する。
【0013】図1はこのA/D変換回路の一実施例を示
すシグナルフローチャートである。同図において図5と
同一符号は同一あるいは同等構成要素を示しその説明は
省略する。本実施例では、1段目の雑音出力3−1と2
段目のΔ−Σ回路入力1−2との間にP倍の増幅器12
−1を設け、かつ2段目のディジタル出力2−2と微分
器9−2との間に1/Pのディジタル乗算器13を設け
ている。
すシグナルフローチャートである。同図において図5と
同一符号は同一あるいは同等構成要素を示しその説明は
省略する。本実施例では、1段目の雑音出力3−1と2
段目のΔ−Σ回路入力1−2との間にP倍の増幅器12
−1を設け、かつ2段目のディジタル出力2−2と微分
器9−2との間に1/Pのディジタル乗算器13を設け
ている。
【0014】増幅器12−1は、振幅をP倍にすること
により、1段目の雑音出力R1のフルスケールを2段目
の入力フルスケールに合わせるように調整するものであ
り、乗算器13はP倍した信号を元に戻す役目を果たす
。なお、量子化数が1のときは1段目の雑音出力が2段
目入力のフルスケールと等しくなるため、量子化数が2
以上のものに適用されるものである。また、本発明は、
多段雑音抑圧方式の1段目の雑音出力R1が量子化器5
−1での量子化雑音しか含まず、2段目の入力のダイナ
ミックレンジより小さいことに着目している。
により、1段目の雑音出力R1のフルスケールを2段目
の入力フルスケールに合わせるように調整するものであ
り、乗算器13はP倍した信号を元に戻す役目を果たす
。なお、量子化数が1のときは1段目の雑音出力が2段
目入力のフルスケールと等しくなるため、量子化数が2
以上のものに適用されるものである。また、本発明は、
多段雑音抑圧方式の1段目の雑音出力R1が量子化器5
−1での量子化雑音しか含まず、2段目の入力のダイナ
ミックレンジより小さいことに着目している。
【0015】したがってこの回路によれば、1段目の雑
音出力R1がP倍されて2段目に入力され、2段目の出
力が1/Pにされて入力でのP倍が元に戻されるものと
なり、これにより、2段目の入力は元に戻るが、2段目
の量子化雑音は1/Pになる。すなわち、前述した(7
)式から分かるように、多段雑音抑圧方式は、最終段(
本実施例では2段目)の量子化雑音Q2のみで全体の雑
音が定まるので、最終段の量子化雑音を1/Pにするこ
とにより、全体のS/Nの20log10Pだけ改善さ
れるものとなる。すなわち、本実施例によれば、オーバ
サンプリング率やノイズシェーピング次数や量子化器の
分解能を上げなくても高精度化できるため、画像用等の
高速A/Dに多段雑音抑圧方式を用いる場合の高精度化
に適するものとなる。
音出力R1がP倍されて2段目に入力され、2段目の出
力が1/Pにされて入力でのP倍が元に戻されるものと
なり、これにより、2段目の入力は元に戻るが、2段目
の量子化雑音は1/Pになる。すなわち、前述した(7
)式から分かるように、多段雑音抑圧方式は、最終段(
本実施例では2段目)の量子化雑音Q2のみで全体の雑
音が定まるので、最終段の量子化雑音を1/Pにするこ
とにより、全体のS/Nの20log10Pだけ改善さ
れるものとなる。すなわち、本実施例によれば、オーバ
サンプリング率やノイズシェーピング次数や量子化器の
分解能を上げなくても高精度化できるため、画像用等の
高速A/Dに多段雑音抑圧方式を用いる場合の高精度化
に適するものとなる。
【0016】図1に示した回路を図5の場合と同様にし
てZ関数で関係式を立てると以下のようになる。 P1=(X1−Z−1・Y1)/(1−Z−1)
・・・(8) R1=P1−Y1
・・・(9) Y1=P1+Q1
・・・(10) X2=P・R1
・・・(11) P2=(X2
−Z−1・Y2)/(1−Z−1)
・・・(12) Y2=P2+Q2
・・・(13) Y=Y1+(1−Z−1)・Y
2/P ・・・(1
4)上記(8)〜(14)式を解くと出力Yは(15)
式となる。 Y=X1+(1−Z−1)2・Q2/P
・・・(15)上記(15)式
は、前記(7)式と比べると、Q2が1/Pになってい
る。Q2は2段目の量子化雑音であるので、本実施例で
は従来方式に比し、Q2が1/Pになり、高精度化でき
ていることが分かる。
てZ関数で関係式を立てると以下のようになる。 P1=(X1−Z−1・Y1)/(1−Z−1)
・・・(8) R1=P1−Y1
・・・(9) Y1=P1+Q1
・・・(10) X2=P・R1
・・・(11) P2=(X2
−Z−1・Y2)/(1−Z−1)
・・・(12) Y2=P2+Q2
・・・(13) Y=Y1+(1−Z−1)・Y
2/P ・・・(1
4)上記(8)〜(14)式を解くと出力Yは(15)
式となる。 Y=X1+(1−Z−1)2・Q2/P
・・・(15)上記(15)式
は、前記(7)式と比べると、Q2が1/Pになってい
る。Q2は2段目の量子化雑音であるので、本実施例で
は従来方式に比し、Q2が1/Pになり、高精度化でき
ていることが分かる。
【0017】図2は図1と同一原理であるが、1段目の
雑音出力R1を、積分器4−1の出力P1と1段目Δ−
Σ回路入力X1とから作る回路である。この場合も図1
と同様にZ関数で解くと、(15)式と同一の式が得ら
れ、その効果も図1の場合と同一となる。
雑音出力R1を、積分器4−1の出力P1と1段目Δ−
Σ回路入力X1とから作る回路である。この場合も図1
と同様にZ関数で解くと、(15)式と同一の式が得ら
れ、その効果も図1の場合と同一となる。
【0018】図3は図2に示した回路をスイッチト キ
ャパシタ回路で構成した場合の実施例である。1段目Δ
−Σ回路入力1−1の電圧値は容量51により電荷量に
変換され積分器4−1により積分される。積分器4−1
の出力は量子化器5−1のコンパレータにより、量子化
され、デコーダ52により「2」のバイナリーコードに
変換される。さらに、デコーダ52により、DAC6−
1をコントロールし、積分器4−1への帰還量が負にな
るようする。 この実施例では、減算器7−1の機能を、DAC6−1
と積分器4−1とで兼ねている。また、積分器4−1の
出力は符号が反転しているので、1段目Δ−Σ回路入力
1−1と積分器4−1の出力を抵抗で分圧するのみで、
減算器8−1の機能を果たす。抵抗で分圧された電圧値
を容量53で電荷量に変換する。このとき、容量53の
容量値を積分器4−2の容量の2倍にすると、積分され
る電荷は2倍となり、増幅器12−1の機能となる。量
子化器5−2とDAC6−2の動作は1段目と同一であ
る。さらに、2段目出力に付加する乗算器13は、その
乗算値1/Pを1/2としている。Pを2のべき乗にと
ると、ワイヤーによるビットシフトのみで、1/Pの乗
算が可能となる。なお、同図において、9−2および1
0は、それぞれディジタル回路の微分器および加算器で
ある。
ャパシタ回路で構成した場合の実施例である。1段目Δ
−Σ回路入力1−1の電圧値は容量51により電荷量に
変換され積分器4−1により積分される。積分器4−1
の出力は量子化器5−1のコンパレータにより、量子化
され、デコーダ52により「2」のバイナリーコードに
変換される。さらに、デコーダ52により、DAC6−
1をコントロールし、積分器4−1への帰還量が負にな
るようする。 この実施例では、減算器7−1の機能を、DAC6−1
と積分器4−1とで兼ねている。また、積分器4−1の
出力は符号が反転しているので、1段目Δ−Σ回路入力
1−1と積分器4−1の出力を抵抗で分圧するのみで、
減算器8−1の機能を果たす。抵抗で分圧された電圧値
を容量53で電荷量に変換する。このとき、容量53の
容量値を積分器4−2の容量の2倍にすると、積分され
る電荷は2倍となり、増幅器12−1の機能となる。量
子化器5−2とDAC6−2の動作は1段目と同一であ
る。さらに、2段目出力に付加する乗算器13は、その
乗算値1/Pを1/2としている。Pを2のべき乗にと
ると、ワイヤーによるビットシフトのみで、1/Pの乗
算が可能となる。なお、同図において、9−2および1
0は、それぞれディジタル回路の微分器および加算器で
ある。
【0019】図4はRC積分回路を用いたときの実施例
である。図4では、図3における容量51,積分器4−
1で構成していたスイッチト キャパシタ形積分器を、
抵抗61,積分器4−1で構成されるRC形積分器に変
更している。この回路では、図3の容量53に相当する
抵抗は必要なく、1段目Δ−Σ回路入力1−1と積分器
4−1の出力を分圧する抵抗により、増幅器12−1と
減算器8−1との両者の機能を同時に満たすことができ
る。このように、本実施例によれば、従来の多段雑音抑
圧方式の回路に対し、特別な増幅器がなくとも、1段目
の雑音出力と2段目の入力との間に×Pの機能を入れる
ことができ、簡単に実現でき、さらに2段目の出力に付
加する乗算器13もPを2のべき乗の値にとることによ
り、ビットシフトのみの簡単な回路ですませることがで
きる。
である。図4では、図3における容量51,積分器4−
1で構成していたスイッチト キャパシタ形積分器を、
抵抗61,積分器4−1で構成されるRC形積分器に変
更している。この回路では、図3の容量53に相当する
抵抗は必要なく、1段目Δ−Σ回路入力1−1と積分器
4−1の出力を分圧する抵抗により、増幅器12−1と
減算器8−1との両者の機能を同時に満たすことができ
る。このように、本実施例によれば、従来の多段雑音抑
圧方式の回路に対し、特別な増幅器がなくとも、1段目
の雑音出力と2段目の入力との間に×Pの機能を入れる
ことができ、簡単に実現でき、さらに2段目の出力に付
加する乗算器13もPを2のべき乗の値にとることによ
り、ビットシフトのみの簡単な回路ですませることがで
きる。
【0020】
【発明の効果】以上説明したように本発明によると、(
N−1)段目の雑音出力とN段目の入力との間に振幅を
P倍に増幅する回路を設け、かつN段目の出力を1/P
倍にする回路を設けたので、例えば2個の量子化ループ
で構成されているものとした場合、1段目の雑音出力が
P倍されて2段目に入力され、2段目の出力が1/P倍
されて入力でのP倍が元に戻されるものとなり、2段目
の量子化雑音が1/Pとなって、オーバサンプリング率
やノイズシェーピング次数や量子化器の分解能を上げな
くても高精度化できるものとなり、画像用等の高速A/
Dに多段雑音抑圧方式を用いる場合の高精度化に適する
ものとなる。また、本発明によれば、例えばPを2のべ
き乗にとることにより、従来の多段雑音抑圧方式A/D
変換回路に対し、簡単な追加のみで、S/Nを20lo
g10Pだけ向上することが可能となる利点を有する。
N−1)段目の雑音出力とN段目の入力との間に振幅を
P倍に増幅する回路を設け、かつN段目の出力を1/P
倍にする回路を設けたので、例えば2個の量子化ループ
で構成されているものとした場合、1段目の雑音出力が
P倍されて2段目に入力され、2段目の出力が1/P倍
されて入力でのP倍が元に戻されるものとなり、2段目
の量子化雑音が1/Pとなって、オーバサンプリング率
やノイズシェーピング次数や量子化器の分解能を上げな
くても高精度化できるものとなり、画像用等の高速A/
Dに多段雑音抑圧方式を用いる場合の高精度化に適する
ものとなる。また、本発明によれば、例えばPを2のべ
き乗にとることにより、従来の多段雑音抑圧方式A/D
変換回路に対し、簡単な追加のみで、S/Nを20lo
g10Pだけ向上することが可能となる利点を有する。
【図1】本発明に係るA/D変換回路の一実施例を示す
シグナルフローチャート。
シグナルフローチャート。
【図2】本発明に係るA/D変換回路の他の実施例を示
すシグナルフローチャート。
すシグナルフローチャート。
【図3】スイッチト キャパシタによる回路例。
【図4】RC積分方式による回路例。
【図5】従来の多段雑音抑圧方式A/D変換回路を例示
するシグナルフローチャート。
するシグナルフローチャート。
【図6】このA/D変換回路に用いる量子化器のシグナ
ルフローチャート。
ルフローチャート。
【図7】多段接続した場合の従来のA/D変換回路を示
すシグナルフローチャート。
すシグナルフローチャート。
1−1 1段目Δ−Σ回路入力
1−2 2段目Δ−Σ回路入力
2−1 1段目ディジタル出力
2−2 2段目ディジタル出力
3−1 1段目アナログ雑音出力4−1
アナログ積分器 4−2 アナログ積分器 5−1 量子化器 5−2 量子化器 6−1 ディジタル・アナログ変換器6−2
ディジタル・アナログ変換器7−1 アナロ
グ減算器 7ー2 アナログ減算器 8−1 アナログ減算器 9−2 ディジタル微分器 10 ディジタル加算器 11 A/Dディジタル出力 12−1 増幅器 13 乗算器
アナログ積分器 4−2 アナログ積分器 5−1 量子化器 5−2 量子化器 6−1 ディジタル・アナログ変換器6−2
ディジタル・アナログ変換器7−1 アナロ
グ減算器 7ー2 アナログ減算器 8−1 アナログ減算器 9−2 ディジタル微分器 10 ディジタル加算器 11 A/Dディジタル出力 12−1 増幅器 13 乗算器
Claims (2)
- 【請求項1】 入力端子電圧と帰還電圧との差を入力
とする積分回路と、この積分回路の出力電圧を量子化数
が2ビット以上でディジタル信号に量子化する量子化器
と、この量子化器出力のディジタル信号をアナログ信号
に変換するディジタル・アナログ変換器とを有し、この
ディジタル・アナログ変換器の出力電圧を前記帰還電圧
とする量子化ループを単位とし、N個の前記量子化ルー
プで構成され、第(N−1)段目における前記積分回路
の出力電圧と前記ディジタル・アナログ変換器の出力電
圧との差電圧信号を雑音出力として第N段目の量子化ル
ープの入力端子に入力し、第1段目から第(N−1)段
目までのそれぞれの量子化ループに含まれる積分回路の
伝達特性の積と逆数の関係にある伝達特性を持つ微分器
を有し、第2段目から第N段目までの微分器の出力信号
を全て第1段目の出力信号に加算して得られる信号をデ
ィジタル出力信号とするA/D変換回路において、第(
N−1)段目の雑音出力と第N段目の入力との間に振幅
をP倍に増幅する回路を設け、かつ第N段目の出力を1
/Pにする回路を設けたことを特徴とするA/D変換回
路。 - 【請求項2】 請求項1において、第(N−1)段目
における積分回路の出力電圧と入力端子電圧との差電圧
信号を雑音出力として第N段目の量子化ループの入力端
子に入力するようにしたことを特徴とするA/D変換回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4408591A JPH04263518A (ja) | 1991-02-18 | 1991-02-18 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4408591A JPH04263518A (ja) | 1991-02-18 | 1991-02-18 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04263518A true JPH04263518A (ja) | 1992-09-18 |
Family
ID=12681782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4408591A Pending JPH04263518A (ja) | 1991-02-18 | 1991-02-18 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04263518A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61177818A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形アナログ・デイジタル変換器 |
JPH01215127A (ja) * | 1988-01-25 | 1989-08-29 | Motorola Inc | データ変換システムおよび方法 |
-
1991
- 1991-02-18 JP JP4408591A patent/JPH04263518A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61177818A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形アナログ・デイジタル変換器 |
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JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
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