JPH04262644A - パケット通信端末装置 - Google Patents
パケット通信端末装置Info
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- JPH04262644A JPH04262644A JP3023229A JP2322991A JPH04262644A JP H04262644 A JPH04262644 A JP H04262644A JP 3023229 A JP3023229 A JP 3023229A JP 2322991 A JP2322991 A JP 2322991A JP H04262644 A JPH04262644 A JP H04262644A
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はパケット通信端末装置に
関し、更に詳しくはループ状、格子状又はメッシュ状に
接続してパケット情報を交換するのに好適なるパケット
通信端末装置に関する。
関し、更に詳しくはループ状、格子状又はメッシュ状に
接続してパケット情報を交換するのに好適なるパケット
通信端末装置に関する。
【0002】今日、データ通信の発達に伴い様々な網ト
ポロジーのネットワークが構築されているが、中でもル
ープ状、格子状又はメッシュ状に接続してパケット情報
を相互に交換するネットワークは経済性、信頼性、管理
・運用性に優れ、かかるネットワークにおいてパケット
情報を高速かつ効率よく送受するパケット通信端末装置
の開発が要望されている。
ポロジーのネットワークが構築されているが、中でもル
ープ状、格子状又はメッシュ状に接続してパケット情報
を相互に交換するネットワークは経済性、信頼性、管理
・運用性に優れ、かかるネットワークにおいてパケット
情報を高速かつ効率よく送受するパケット通信端末装置
の開発が要望されている。
【0003】
【従来の技術】図10は従来のパケット通信方式を説明
する図で、図10の(A)はループ状、格子状又はメッ
シュ状に接続した一部のパケット通信端末装置を示す図
、図10の(B)はパケット電文の転送の遅れを説明す
る図である。
する図で、図10の(A)はループ状、格子状又はメッ
シュ状に接続した一部のパケット通信端末装置を示す図
、図10の(B)はパケット電文の転送の遅れを説明す
る図である。
【0004】図10の(A)において、従来のパケット
通信端末装置1a〜1cは、夫々入力のパケット電文I
Nを一旦全てメモリに記憶すると共に、該パケット電文
の異常有無を検査し、自局宛の電文である時は応答処理
のために電文データを保存し、また他局宛の電文である
時はメモリからパケット電文INを読み出して他局宛の
転送を行っていた。このために、パケット通信端末装置
1a〜1cは夫々大容量の蓄積バッファを必要とし、ま
たネットワーク上ではパケット電文の転送遅れが著しか
った。
通信端末装置1a〜1cは、夫々入力のパケット電文I
Nを一旦全てメモリに記憶すると共に、該パケット電文
の異常有無を検査し、自局宛の電文である時は応答処理
のために電文データを保存し、また他局宛の電文である
時はメモリからパケット電文INを読み出して他局宛の
転送を行っていた。このために、パケット通信端末装置
1a〜1cは夫々大容量の蓄積バッファを必要とし、ま
たネットワーク上ではパケット電文の転送遅れが著しか
った。
【0005】図10の(B)において、Pはパケット電
文で、通常の1電文は開始フラグFと、アドレス部Aと
、制御部Cと、情報部Dと、フレーム検査部FCと、終
結フラグFとからなっている。
文で、通常の1電文は開始フラグFと、アドレス部Aと
、制御部Cと、情報部Dと、フレーム検査部FCと、終
結フラグFとからなっている。
【0006】今、あるパケット電文INがt0 のタイ
ミングにパケット通信端末装置1aに入力したとすると
、ネットワーク上の理想を言えば、パケット電文OUT
´は該t0 と同じタイミングにパケット通信端末装置
1cから転送出力されるべきであるが、従来のパケット
通信端末装置1aは入力のパケット電文INを一旦全て
メモリに記憶するため、t0 〜t1 のタイミングは
パケット電文の取込み記憶に使用され、更にt1〜t2
のタイミングはパケット電文の検査に使用され、トー
タルとして1端末装置当たり時間T1 の転送遅れが生
じていた。従つて、この例ではパケット電文が端末装置
3台分を通過するので、実際にパケット電文OUTがパ
ケット通信端末装置1cから転送出力されるのはt6
のタイミングになっていた。
ミングにパケット通信端末装置1aに入力したとすると
、ネットワーク上の理想を言えば、パケット電文OUT
´は該t0 と同じタイミングにパケット通信端末装置
1cから転送出力されるべきであるが、従来のパケット
通信端末装置1aは入力のパケット電文INを一旦全て
メモリに記憶するため、t0 〜t1 のタイミングは
パケット電文の取込み記憶に使用され、更にt1〜t2
のタイミングはパケット電文の検査に使用され、トー
タルとして1端末装置当たり時間T1 の転送遅れが生
じていた。従つて、この例ではパケット電文が端末装置
3台分を通過するので、実際にパケット電文OUTがパ
ケット通信端末装置1cから転送出力されるのはt6
のタイミングになっていた。
【0007】
【発明が解決しようとする課題】上記のように従来のパ
ケット通信方式では、各パケット通信端末装置が入力の
パケット電文INを一旦全て記憶するので、各パケット
通信端末装置には大きいメモリが必要であり、またルー
プ状、格子状又はメッシュ状のネットワークから見ると
、パケット情報の高速かつ効率よい転送を実現すること
は極めて困難であった。
ケット通信方式では、各パケット通信端末装置が入力の
パケット電文INを一旦全て記憶するので、各パケット
通信端末装置には大きいメモリが必要であり、またルー
プ状、格子状又はメッシュ状のネットワークから見ると
、パケット情報の高速かつ効率よい転送を実現すること
は極めて困難であった。
【0008】本発明の目的は、少ないメモリで、かつル
ープ状、格子状又はメッシュ状に接続してパケット情報
を高速かつ効率よく送受できるパケット通信端末装置を
提供することにある。
ープ状、格子状又はメッシュ状に接続してパケット情報
を高速かつ効率よく送受できるパケット通信端末装置を
提供することにある。
【0009】
【課題を解決するための手段】上記の課題は図1の構成
により解決される。即ち、本発明のパケット通信端末装
置は、パケット電文を送受信する複数の送受信部100
0 〜100n と、前記複数の送受信部1000 〜
100n における最先の着信を検出する検出部200
と、前記各送受信部からの受信電文を残りの送受信部へ
の送信電文として分配可能に構成されたルーティング部
300と、前記検出部200が最先の着信を検出したこ
とにより前記ルーティング部300をして該最先に着信
した送受信部からの受信電文を残りの送受信部への送信
電文として分配するように制御する主制御部400とを
備える。
により解決される。即ち、本発明のパケット通信端末装
置は、パケット電文を送受信する複数の送受信部100
0 〜100n と、前記複数の送受信部1000 〜
100n における最先の着信を検出する検出部200
と、前記各送受信部からの受信電文を残りの送受信部へ
の送信電文として分配可能に構成されたルーティング部
300と、前記検出部200が最先の着信を検出したこ
とにより前記ルーティング部300をして該最先に着信
した送受信部からの受信電文を残りの送受信部への送信
電文として分配するように制御する主制御部400とを
備える。
【0010】
【作用】本発明のパケット通信端末装置においては、検
出部200が複数の送受信部1000 〜100n に
おける例えば送受信部1000 の最先の着信を検出す
ると、これによって主制御部400が付勢され、該主制
御部400はルーティング部300をして該最先に着信
した送受信部1000 からの受信電文を残りの送受信
部1001 〜100n への送信電文として分配する
ように所定の制御情報をセットし、ルーティング部30
0はこの制御情報に従つて送受信部1000 からの受
信電文を残りの送受信部1001 〜100n への送
信電文として例えば1バイト毎に分配するものである。
出部200が複数の送受信部1000 〜100n に
おける例えば送受信部1000 の最先の着信を検出す
ると、これによって主制御部400が付勢され、該主制
御部400はルーティング部300をして該最先に着信
した送受信部1000 からの受信電文を残りの送受信
部1001 〜100n への送信電文として分配する
ように所定の制御情報をセットし、ルーティング部30
0はこの制御情報に従つて送受信部1000 からの受
信電文を残りの送受信部1001 〜100n への送
信電文として例えば1バイト毎に分配するものである。
【0011】
【実施例】以下、添付図面に従つて本発明による実施例
を詳細に説明する。図2は本発明による実施例のパケッ
ト通信端末装置のブロック図で、図において2a〜2d
はパケット電文を送受信するデータリンクコントローラ
DLC(図1の1000 〜100n に相当)、3は
データリンクコントローラ2a〜2dにおける最先の着
信を検出する検出部PD(同200)、4は各データリ
ンクコントローラからの受信電文を1バイト単位で残り
のデータリンクコントローラへの送信電文として分配可
能に構成されたルーティング部(同300)、5は検出
部3が最先の着信を検出したことによりルーティング部
4をして該最先に着信したデータリンクコントローラか
らの受信電文を残りのデータリンクコントローラへの送
信電文として分配するように制御する主制御部(同40
0)である。
を詳細に説明する。図2は本発明による実施例のパケッ
ト通信端末装置のブロック図で、図において2a〜2d
はパケット電文を送受信するデータリンクコントローラ
DLC(図1の1000 〜100n に相当)、3は
データリンクコントローラ2a〜2dにおける最先の着
信を検出する検出部PD(同200)、4は各データリ
ンクコントローラからの受信電文を1バイト単位で残り
のデータリンクコントローラへの送信電文として分配可
能に構成されたルーティング部(同300)、5は検出
部3が最先の着信を検出したことによりルーティング部
4をして該最先に着信したデータリンクコントローラか
らの受信電文を残りのデータリンクコントローラへの送
信電文として分配するように制御する主制御部(同40
0)である。
【0012】ルーティング部4において、4a〜4dは
夫々HIGH(1)、LOW(0)及びハイインピーダ
ンスの3ステート出力回路を有する双方向バッファBn
、6a〜6d及び7は内部のデータバス、8は双方向
バッファ4a〜4dのデータの流れを規定するためのバ
ッファ制御データをラッチするラッチ回路LATCHで
ある。
夫々HIGH(1)、LOW(0)及びハイインピーダ
ンスの3ステート出力回路を有する双方向バッファBn
、6a〜6d及び7は内部のデータバス、8は双方向
バッファ4a〜4dのデータの流れを規定するためのバ
ッファ制御データをラッチするラッチ回路LATCHで
ある。
【0013】主制御部5において、9は本パケット通信
端末装置の主制御を行うCPU、10はCPU9が実行
する後述の図5〜図7の制御プログラムやバッファ制御
データを記憶しているROM、11はCPU9がワーキ
ングエリアとして使用するRAM、12,13はドライ
バ回路D、14はアドレスのデーコーダ回路DEC、1
5はCPU9のデータバス、16は同じくアドレスバス
である。
端末装置の主制御を行うCPU、10はCPU9が実行
する後述の図5〜図7の制御プログラムやバッファ制御
データを記憶しているROM、11はCPU9がワーキ
ングエリアとして使用するRAM、12,13はドライ
バ回路D、14はアドレスのデーコーダ回路DEC、1
5はCPU9のデータバス、16は同じくアドレスバス
である。
【0014】図3は実施例のデータリンクコントローラ
の詳細を示すブロック図で、図において21は受信デー
タRX Dを1バイト分蓄える受信レジスタRR、22
はシリアル−パラレル変換レジスタSP、23は受信デ
ータを最大3バイト分蓄えることの可能なFIFOタイ
プの受信バッファRBUF、24はフレーム検査データ
の検査器FCSC、25はフラグデータ「011111
10」の検出器FDD、26はデータリンクコントロー
ラ内で発生する各種のステータスを記憶するステータス
レジスタSR、27はデータリンクコントローラ内の動
作や動作モード(例えばHDLCの送受信モード,透過
送信モード等)を規定するための各種コマンドや各種制
御パラメータを記憶するコントロールレジスタCR、2
8は送信データを最大3バイト分蓄えることの可能なF
IFOタイプの送信バッファTBUF、29はフラグデ
ータ「01111110」の発生器FDG、30はデー
タセレクタDSEL、31はパラレル−シリアル変換レ
ジスタPS、32はフレーム検査データの発生器FCS
G、33は送信データTX Dの発生源を選択するビッ
トセレクタBSEL、34はルーティング部4との間の
バスインタフェースBUSIF、35は内部バスである
。
の詳細を示すブロック図で、図において21は受信デー
タRX Dを1バイト分蓄える受信レジスタRR、22
はシリアル−パラレル変換レジスタSP、23は受信デ
ータを最大3バイト分蓄えることの可能なFIFOタイ
プの受信バッファRBUF、24はフレーム検査データ
の検査器FCSC、25はフラグデータ「011111
10」の検出器FDD、26はデータリンクコントロー
ラ内で発生する各種のステータスを記憶するステータス
レジスタSR、27はデータリンクコントローラ内の動
作や動作モード(例えばHDLCの送受信モード,透過
送信モード等)を規定するための各種コマンドや各種制
御パラメータを記憶するコントロールレジスタCR、2
8は送信データを最大3バイト分蓄えることの可能なF
IFOタイプの送信バッファTBUF、29はフラグデ
ータ「01111110」の発生器FDG、30はデー
タセレクタDSEL、31はパラレル−シリアル変換レ
ジスタPS、32はフレーム検査データの発生器FCS
G、33は送信データTX Dの発生源を選択するビッ
トセレクタBSEL、34はルーティング部4との間の
バスインタフェースBUSIF、35は内部バスである
。
【0015】CPU9は、チップセレクト信号CSnに
よって何れかのデータリンクコントローラ2a〜2dを
選択し、かつリード/ライトモード信号R/Wnによっ
てバスインタフェース34のデータの流れる方向を規定
し、かつイネーブル信号Eによて個々の制御を付勢する
。
よって何れかのデータリンクコントローラ2a〜2dを
選択し、かつリード/ライトモード信号R/Wnによっ
てバスインタフェース34のデータの流れる方向を規定
し、かつイネーブル信号Eによて個々の制御を付勢する
。
【0016】なお、上記のようなデータリンクコントロ
ーラ2a〜2dは通常の市販のもので良く、例えばMB
8875(富士通)等を使用できる。図4は実施例の検
出部の詳細を示すブロック図で、図において41a〜4
1dはDタイプのフリップフロップ回路、42は3ステ
ート出力回路を有する1方向性のバッファ回路B、43
はNORゲート回路、44はインバータ回路、45,4
6はANDゲート回路、47は遅延回路DLである。
ーラ2a〜2dは通常の市販のもので良く、例えばMB
8875(富士通)等を使用できる。図4は実施例の検
出部の詳細を示すブロック図で、図において41a〜4
1dはDタイプのフリップフロップ回路、42は3ステ
ート出力回路を有する1方向性のバッファ回路B、43
はNORゲート回路、44はインバータ回路、45,4
6はANDゲート回路、47は遅延回路DLである。
【0017】この検出部3には、データリンクコントロ
ーラ2a〜2dからの各フラグデータの検出信号FDn
が入力されており、今、データリンクコントローラ2
a〜2dから1又は2以上の検出信号FDn が発生す
ると、該信号FDn はANDゲート回路45からのク
ロック信号により最先のものが対応するフリップフロッ
プ回路にセットされる。そして、該フリップフロップ回
路のセット出力はNORゲート回路43を介してAND
ゲート回路45におけるそれ以降のクロック信号の出力
を消勢するから、これによりフリップフロップ回路41
a〜41dにはデータリンクコントローラ2a〜2dの
うち最先に着信したデータリンクコントローラの優先検
出信号PFDn が保持される。また、同時にNORゲ
ート回路43の出力はインバータ回路44でレベル反転
され、これがCPU9に対するフラグ検出割込要求信号
FDIRQになる。
ーラ2a〜2dからの各フラグデータの検出信号FDn
が入力されており、今、データリンクコントローラ2
a〜2dから1又は2以上の検出信号FDn が発生す
ると、該信号FDn はANDゲート回路45からのク
ロック信号により最先のものが対応するフリップフロッ
プ回路にセットされる。そして、該フリップフロップ回
路のセット出力はNORゲート回路43を介してAND
ゲート回路45におけるそれ以降のクロック信号の出力
を消勢するから、これによりフリップフロップ回路41
a〜41dにはデータリンクコントローラ2a〜2dの
うち最先に着信したデータリンクコントローラの優先検
出信号PFDn が保持される。また、同時にNORゲ
ート回路43の出力はインバータ回路44でレベル反転
され、これがCPU9に対するフラグ検出割込要求信号
FDIRQになる。
【0018】一方、この割込要求FDIRQを受けたC
PU9は、図2のデコーダ14を介してチップセレクト
信号CS4 を形成すると共に、ドライバ12を介して
イネーブル信号Eを出力する。これによりANDゲート
回路46が付勢され、さらにバッファ回路42を介して
フリップフロップ回路41a〜41dからの優先検出信
号PFDn がCPU9に読み込まれる。そして、遅延
回路47は該読み込みの所定時間経過後に一定時間幅の
パルス信号を発生し、これによりフリップフロップ回路
41a〜41dはリセットされる。
PU9は、図2のデコーダ14を介してチップセレクト
信号CS4 を形成すると共に、ドライバ12を介して
イネーブル信号Eを出力する。これによりANDゲート
回路46が付勢され、さらにバッファ回路42を介して
フリップフロップ回路41a〜41dからの優先検出信
号PFDn がCPU9に読み込まれる。そして、遅延
回路47は該読み込みの所定時間経過後に一定時間幅の
パルス信号を発生し、これによりフリップフロップ回路
41a〜41dはリセットされる。
【0019】図5は実施例の受信・転送処理のフロチャ
ートで、本パケット通信端末装置が受信・転送待ちの状
態になるとこの処理に入力する。ステップS1では全て
のデータリンクコントローラ2a〜2dの受信系回路を
HDLCによる受信モードにセットし、ステップS2で
は同じく全てのデータリンクコントローラ2a〜2dの
送信系回路を透過による送信モードにセットする。なお
、この透過による送信モードとは、図3のバスインタフ
ェース34、送信バッファ28、パラレル−シリアル変
換レジスタ31のみを使用して、データバス6から順次
送られる1バイト毎の送信電文(HDLCによる電文)
をそのまま送信データTX Dとして出力するモードで
あり、CPU9は予め各コントロールレジスタ27に所
定の制御パラメータをセットすることにより、各データ
リンクコントローラ内では送信電文の入力に同期して自
動的に透過による送信動作が行われる。更に、ステップ
S3ではフラグ検出割込要求FDIRQを許可し、ステ
ップS4では該割込要求FDIRQを待つためにIDL
Eルーティンを実行する。
ートで、本パケット通信端末装置が受信・転送待ちの状
態になるとこの処理に入力する。ステップS1では全て
のデータリンクコントローラ2a〜2dの受信系回路を
HDLCによる受信モードにセットし、ステップS2で
は同じく全てのデータリンクコントローラ2a〜2dの
送信系回路を透過による送信モードにセットする。なお
、この透過による送信モードとは、図3のバスインタフ
ェース34、送信バッファ28、パラレル−シリアル変
換レジスタ31のみを使用して、データバス6から順次
送られる1バイト毎の送信電文(HDLCによる電文)
をそのまま送信データTX Dとして出力するモードで
あり、CPU9は予め各コントロールレジスタ27に所
定の制御パラメータをセットすることにより、各データ
リンクコントローラ内では送信電文の入力に同期して自
動的に透過による送信動作が行われる。更に、ステップ
S3ではフラグ検出割込要求FDIRQを許可し、ステ
ップS4では該割込要求FDIRQを待つためにIDL
Eルーティンを実行する。
【0020】一方、この状態でフラグ検出割込要求FD
IRQが発生すると、処理は図6に飛んで後述のフラグ
検出割込処理を実行し、再び図5のステップS5に戻る
。ステップS5では最先に着信したデータリンクコント
ローラからの受信データ(最初はフラグデータ)が有効
(RDAV)になるのを待ち、有効になるとステップS
6で当該1データを読み込む。この場合に、図3の受信
バッファ23はFIFOタイプデあるので該受信バッフ
ァ23によるデータ転送の遅れは少ないと考えて良い。 続くステップS7では自局宛の電文か否かを判別する。 即ち、HDLCフォーマットの2バイト目は通信端末の
アドレス部であるから、これを検査することで自局宛の
電文か否かを判別する。自局宛の電文なら所定のフラグ
を立てて、以降の電文データについてはステップS8に
進んで該電文データをRAM11にストアする。また自
局宛の電文でない場合はステップS8の処理をスキップ
して、以降の受信電文については関知しない。ステップ
S9では受信終了(終結フラグ)か否かを判別し、受信
終了でなければステップS5に戻る。また受信終了なら
当該1電文の受信・転送処理を終了する。
IRQが発生すると、処理は図6に飛んで後述のフラグ
検出割込処理を実行し、再び図5のステップS5に戻る
。ステップS5では最先に着信したデータリンクコント
ローラからの受信データ(最初はフラグデータ)が有効
(RDAV)になるのを待ち、有効になるとステップS
6で当該1データを読み込む。この場合に、図3の受信
バッファ23はFIFOタイプデあるので該受信バッフ
ァ23によるデータ転送の遅れは少ないと考えて良い。 続くステップS7では自局宛の電文か否かを判別する。 即ち、HDLCフォーマットの2バイト目は通信端末の
アドレス部であるから、これを検査することで自局宛の
電文か否かを判別する。自局宛の電文なら所定のフラグ
を立てて、以降の電文データについてはステップS8に
進んで該電文データをRAM11にストアする。また自
局宛の電文でない場合はステップS8の処理をスキップ
して、以降の受信電文については関知しない。ステップ
S9では受信終了(終結フラグ)か否かを判別し、受信
終了でなければステップS5に戻る。また受信終了なら
当該1電文の受信・転送処理を終了する。
【0021】図6は実施例のフラグ検出割込処理のフロ
チャートで、図5のIDLE処理中にフラグ検出割込要
求(FDIRQ)が発生するとこの処理に入力する。ス
テップS11ではフラグ検出割込要求FDIRQを不許
可にし、ステップS12では検出部3から優先検出信号
PFDn を読み込み、ステップS13では読み込んだ
優先検出信号PFDn に基づいて後述のルーティング
テーブルを参照し、得られたバッファ制御データをルー
ティング部4のラッチ回路8にセットする。
チャートで、図5のIDLE処理中にフラグ検出割込要
求(FDIRQ)が発生するとこの処理に入力する。ス
テップS11ではフラグ検出割込要求FDIRQを不許
可にし、ステップS12では検出部3から優先検出信号
PFDn を読み込み、ステップS13では読み込んだ
優先検出信号PFDn に基づいて後述のルーティング
テーブルを参照し、得られたバッファ制御データをルー
ティング部4のラッチ回路8にセットする。
【0022】図7は実施例のルーティングテーブルを説
明する図で、このルーティングテーブルはROM10に
記憶されている。図のNO の欄は優先検出信号PFD
n の取り得る状態数を表しており、4ビットの優先検
出信号PFDn が取り得る状態数は0〜15の16種
類である。このうち、PFD0−3 =0000の場合
はフラグデータの検出が無い状態であるから起こり得な
い。またPFD0−3 =1111の場合は全データリ
ンクコントローラ2a〜2dが同時にフラグデータを検
出した場合であるが、この場合は受信電文を他のパケッ
ト通信端末装置に転送する必要が無いので、例えばデー
タリンクコントローラ2aからの受信電文をCPU9が
受信するのみである。そして、このルーティングテーブ
ルの残りのNO =1〜14については、各バッファ回
路4a〜4d上におけるデータのパスを制御するための
バッファ制御データB0−3 が規定されている。
明する図で、このルーティングテーブルはROM10に
記憶されている。図のNO の欄は優先検出信号PFD
n の取り得る状態数を表しており、4ビットの優先検
出信号PFDn が取り得る状態数は0〜15の16種
類である。このうち、PFD0−3 =0000の場合
はフラグデータの検出が無い状態であるから起こり得な
い。またPFD0−3 =1111の場合は全データリ
ンクコントローラ2a〜2dが同時にフラグデータを検
出した場合であるが、この場合は受信電文を他のパケッ
ト通信端末装置に転送する必要が無いので、例えばデー
タリンクコントローラ2aからの受信電文をCPU9が
受信するのみである。そして、このルーティングテーブ
ルの残りのNO =1〜14については、各バッファ回
路4a〜4d上におけるデータのパスを制御するための
バッファ制御データB0−3 が規定されている。
【0023】図7の右矢印(→)で示すバッファ制御デ
ータは図2のバス6側の電文データをバス7側に出力さ
せる場合を示し、また左矢印(←)で示すバッファ制御
データはバス7側の電文データをバス6側に出力させる
場合を示し、そして、記号(×)で示すバッファ制御デ
ータはバッファ回路4の何れの方向にも電文データを通
過させない場合を示している。
ータは図2のバス6側の電文データをバス7側に出力さ
せる場合を示し、また左矢印(←)で示すバッファ制御
データはバス7側の電文データをバス6側に出力させる
場合を示し、そして、記号(×)で示すバッファ制御デ
ータはバッファ回路4の何れの方向にも電文データを通
過させない場合を示している。
【0024】CPU9は、読み込んだ優先検出信号PF
Dn によりこのルーティングテーブルを参照し、直ち
に対応するバッファ制御データB0−3 を読み出し、
これを図2のラッチ回路8にセットする。これにより、
ラッチ回路8はバッファ回路4a〜4dの制御信号BC
0 〜BC3 を出力する。
Dn によりこのルーティングテーブルを参照し、直ち
に対応するバッファ制御データB0−3 を読み出し、
これを図2のラッチ回路8にセットする。これにより、
ラッチ回路8はバッファ回路4a〜4dの制御信号BC
0 〜BC3 を出力する。
【0025】今、例えば優先検出信号PFD0−3 が
[1000]であるとすると、対応するバッファ制御デ
ータB0−3 は「→←←←」であり、バッファ回路4
a〜4dの制御信号BC0−3 も「→←←←」である
。従つて、ルーティング部4においては、データバス6
aの電文データがデータバス7に出力され、更に、この
データバス7の電文データがデータバス6b〜6d及び
CPU9のデータバス15に出力される。
[1000]であるとすると、対応するバッファ制御デ
ータB0−3 は「→←←←」であり、バッファ回路4
a〜4dの制御信号BC0−3 も「→←←←」である
。従つて、ルーティング部4においては、データバス6
aの電文データがデータバス7に出力され、更に、この
データバス7の電文データがデータバス6b〜6d及び
CPU9のデータバス15に出力される。
【0026】また、CPU9は、ルーティングテーブル
から読み出したバッファ制御データB0−3 の内容に
応じて対応するチップセレクトデータCS0−3 とリ
ード/ライトモードデータR/W0−3 とを形成し、
これを図2のラッチ回路8にセットする。この対応の仕
方を言うと、バッファ制御データBn が「→」の時は
チップセレクトデータCSn =「1」、かつリード/
ライトモードデータR/Wn =「R」で、バッファ制
御データBn が「←」の時はチップセレクトデータC
Sn =「1」、かつリード/ライトモードデータR/
Wn =「W」で、バッファ制御データBn が「×」
の時はチップセレクトデータCSn =「0」、かつリ
ード/ライトモードデータR/Wn =「R/W」であ
る。これにより、ラッチ回路8はデータリンクコントロ
ーラ2a〜2dにチップセレクト信号CS0−3 及び
リード/ライトモード信号R/W0−3 を出力し、夫
々は図3に示すように各データリンクコントローラ2a
〜2dにおいてワイヤードORされる。従つて、各デー
タリンクコントローラ2a〜2dは夫々の動作モードで
同時に動作し、例えばCPU9が最先の着信であるデー
タリンクコントローラ2aから1受信電文データを読み
込んだ時は、その読み込みに使用するイネーブル信号E
がデータリンクコントローラ2b〜2cにも分配されて
いるので、これらのデータリンクコントローラ2b〜2
cには該読み込んだ1受信電文データと同一の1送信電
文データが入力されることになる。
から読み出したバッファ制御データB0−3 の内容に
応じて対応するチップセレクトデータCS0−3 とリ
ード/ライトモードデータR/W0−3 とを形成し、
これを図2のラッチ回路8にセットする。この対応の仕
方を言うと、バッファ制御データBn が「→」の時は
チップセレクトデータCSn =「1」、かつリード/
ライトモードデータR/Wn =「R」で、バッファ制
御データBn が「←」の時はチップセレクトデータC
Sn =「1」、かつリード/ライトモードデータR/
Wn =「W」で、バッファ制御データBn が「×」
の時はチップセレクトデータCSn =「0」、かつリ
ード/ライトモードデータR/Wn =「R/W」であ
る。これにより、ラッチ回路8はデータリンクコントロ
ーラ2a〜2dにチップセレクト信号CS0−3 及び
リード/ライトモード信号R/W0−3 を出力し、夫
々は図3に示すように各データリンクコントローラ2a
〜2dにおいてワイヤードORされる。従つて、各デー
タリンクコントローラ2a〜2dは夫々の動作モードで
同時に動作し、例えばCPU9が最先の着信であるデー
タリンクコントローラ2aから1受信電文データを読み
込んだ時は、その読み込みに使用するイネーブル信号E
がデータリンクコントローラ2b〜2cにも分配されて
いるので、これらのデータリンクコントローラ2b〜2
cには該読み込んだ1受信電文データと同一の1送信電
文データが入力されることになる。
【0027】図8は実施例のパケット通信網の動作を説
明する図で、図8の(A)は格子状に接続した一部のパ
ケット通信端末装置を示す図、図8の(B)はパケット
電文の転送の遅れを説明する図である。
明する図で、図8の(A)は格子状に接続した一部のパ
ケット通信端末装置を示す図、図8の(B)はパケット
電文の転送の遅れを説明する図である。
【0028】図8の(A)において、51〜62は実施
例のパケット通信端末装置、63は回線に挿入されてい
る様々な要因に基づく遅延を概念化した遅延素子Dであ
る。今、例えばパケット送信の主導権を得た親局56が
回線■にパケット電文を送信すると、これを受信した子
局57は、最先の着信がDLC0 であることにより該
受信電文を直ちにDLC1 〜DLC3 に転送すると
共に、該電文が自局宛の電文か否かを判別して対応する
処理を行う。同様にして、子局57からの電文を受信し
た子局58は、最先の着信がDLC0 であることによ
り該受信電文を直ちにDLC1 〜DLC3 に転送す
ると共に、該電文が自局宛の電文か否かを判別して対応
する処理を行う。一方、子局54においては、子局53
及び58からの電文が略同時に到着するので、最先の着
信はDLC0 及びDLC3 となるが、図7のテーブ
ルに従つてDLC3 の受信電文は選択されないので、
回線■の電文は無効とされる。同様にして回線■の電文
も無効とされる。かくして、親局56から発生したパケ
ット電文は格子状に接続した各パケット通信端末装置に
急速に広まり、やがてその一部は回線■〜■を介して親
局56に戻り、これにより親局56はパケット電文の波
及を確認する。また、例えば子局55においては、回線
■に遅延素子63があるために、結局、子局55におけ
る最先の着信はDLC1 ということになり、その受信
電文はDLC0 及びDLC2 とDLC3 に転送さ
れる。一方、子局55も回線■に電文を転送するから、
両電文は回線■で衝突するが、この状態で子局55及び
59の各CPU9は送信DLCの状態には関知していな
いので回線■の電文は自動的に無効になる。何れにせよ
、親局56から発した電文は利用できるすべての回線を
使用して全ての子局に急速に波及する。こうして、例え
ば子局51が自局宛の電文を受け取ると、例えば所定時
間の経過後に子局51が親局56と同一の立場になって
応答電文を送信し、これが親局56に波及し、こうして
、パケット情報を高速かつ効率よく送受するパケット通
信端末網が構成される。
例のパケット通信端末装置、63は回線に挿入されてい
る様々な要因に基づく遅延を概念化した遅延素子Dであ
る。今、例えばパケット送信の主導権を得た親局56が
回線■にパケット電文を送信すると、これを受信した子
局57は、最先の着信がDLC0 であることにより該
受信電文を直ちにDLC1 〜DLC3 に転送すると
共に、該電文が自局宛の電文か否かを判別して対応する
処理を行う。同様にして、子局57からの電文を受信し
た子局58は、最先の着信がDLC0 であることによ
り該受信電文を直ちにDLC1 〜DLC3 に転送す
ると共に、該電文が自局宛の電文か否かを判別して対応
する処理を行う。一方、子局54においては、子局53
及び58からの電文が略同時に到着するので、最先の着
信はDLC0 及びDLC3 となるが、図7のテーブ
ルに従つてDLC3 の受信電文は選択されないので、
回線■の電文は無効とされる。同様にして回線■の電文
も無効とされる。かくして、親局56から発生したパケ
ット電文は格子状に接続した各パケット通信端末装置に
急速に広まり、やがてその一部は回線■〜■を介して親
局56に戻り、これにより親局56はパケット電文の波
及を確認する。また、例えば子局55においては、回線
■に遅延素子63があるために、結局、子局55におけ
る最先の着信はDLC1 ということになり、その受信
電文はDLC0 及びDLC2 とDLC3 に転送さ
れる。一方、子局55も回線■に電文を転送するから、
両電文は回線■で衝突するが、この状態で子局55及び
59の各CPU9は送信DLCの状態には関知していな
いので回線■の電文は自動的に無効になる。何れにせよ
、親局56から発した電文は利用できるすべての回線を
使用して全ての子局に急速に波及する。こうして、例え
ば子局51が自局宛の電文を受け取ると、例えば所定時
間の経過後に子局51が親局56と同一の立場になって
応答電文を送信し、これが親局56に波及し、こうして
、パケット情報を高速かつ効率よく送受するパケット通
信端末網が構成される。
【0029】図8の(B)において、今、あるパケット
電文INがt0 ´のタイミングにパケット通信端末装
置に入力したとすると、本実施例によれば、t0 ´〜
t1 ´の僅かなタイミングで受信データは送信データ
になって転送されるので、1端末装置当たりの転送遅れ
は従来の時間T1 よりも極めて少ない時間T2 であ
る。
電文INがt0 ´のタイミングにパケット通信端末装
置に入力したとすると、本実施例によれば、t0 ´〜
t1 ´の僅かなタイミングで受信データは送信データ
になって転送されるので、1端末装置当たりの転送遅れ
は従来の時間T1 よりも極めて少ない時間T2 であ
る。
【0030】図9は他の実施例のパケット通信網の構成
を示す図で、図において71〜74は実施例のパケット
通信端末装置、75,76は光アダプタ、77,78は
モデムMODEM、79,80は無線アダプタ、81,
82はアンテナである。
を示す図で、図において71〜74は実施例のパケット
通信端末装置、75,76は光アダプタ、77,78は
モデムMODEM、79,80は無線アダプタ、81,
82はアンテナである。
【0031】このように、本発明のパケット通信端末装
置は図示の如く各データリンクコントローラに様々なア
ダプタを接続することで、そのままで様々な通信媒体に
よる通信網を構築できる。
置は図示の如く各データリンクコントローラに様々なア
ダプタを接続することで、そのままで様々な通信媒体に
よる通信網を構築できる。
【0032】なお、上記実施例では図5のステップS7
に係る処理において、自局宛の電文でない場合は以降は
その電文に関知しないようにしたが、関知するようにし
ても良い。関知するようにしても、受信電文の転送に遅
れを生じないばかりか、本パケット通信端末装置はルー
プ状、格子状又はメッシュ状に接続した通信網の一部に
あって回線の監視装置の役目を果たせることになり、障
害の切り分けに有効な情報や異常電文の無効等を親局又
は転送先のパケット通信端末装置に迅速に知らせること
ができる。
に係る処理において、自局宛の電文でない場合は以降は
その電文に関知しないようにしたが、関知するようにし
ても良い。関知するようにしても、受信電文の転送に遅
れを生じないばかりか、本パケット通信端末装置はルー
プ状、格子状又はメッシュ状に接続した通信網の一部に
あって回線の監視装置の役目を果たせることになり、障
害の切り分けに有効な情報や異常電文の無効等を親局又
は転送先のパケット通信端末装置に迅速に知らせること
ができる。
【0033】また、上記実施例では格子状のネットワー
クについて述べたが、他にループ状、メッシュ状等の様
々なネットワークも構成でき、その場合にパケット通信
端末装置は色々な数のデータリンクコントローラを持つ
ことができる。
クについて述べたが、他にループ状、メッシュ状等の様
々なネットワークも構成でき、その場合にパケット通信
端末装置は色々な数のデータリンクコントローラを持つ
ことができる。
【0034】また、本発明によるパケット通信端末装置
と従来の蓄積転送型のパケット通信端末装置とを混在さ
せて通信網を構築しても良い。
と従来の蓄積転送型のパケット通信端末装置とを混在さ
せて通信網を構築しても良い。
【0035】
【発明の効果】以上述べた如く本発明によれば、複数の
送受信部1000〜100n における最先の着信を検
出することにより、ルーティング部300をして該最先
に着信した送受信部からの受信電文を残りの送受信部へ
の送信電文として分配するように構成したので、少ない
メモリで、かつループ状、格子状又はメッシュ状に接続
してパケット情報を高速かつ効率よく送受できるパケッ
ト通信端末装置を提供できる。
送受信部1000〜100n における最先の着信を検
出することにより、ルーティング部300をして該最先
に着信した送受信部からの受信電文を残りの送受信部へ
の送信電文として分配するように構成したので、少ない
メモリで、かつループ状、格子状又はメッシュ状に接続
してパケット情報を高速かつ効率よく送受できるパケッ
ト通信端末装置を提供できる。
【図1】図1は本発明の原理的構成図である。
【図2】図2は本発明による実施例のパケット通信端末
装置のブロック図である。
装置のブロック図である。
【図3】図3は実施例のデータリンクコントローラの詳
細を示すブロック図である。
細を示すブロック図である。
【図4】図4は実施例の検出部の詳細を示すブロック図
である。
である。
【図5】図5は実施例の受信・転送処理のフロチャート
である。
である。
【図6】図6は実施例のフラグ検出割込処理のフロチャ
ートである。
ートである。
【図7】図7は実施例のルーティングテーブルを説明す
る図である。
る図である。
【図8】図8は実施例のパケット通信網の動作を説明す
る図である。
る図である。
【図9】図9は他の実施例のパケット通信網の構成を示
す図である。
す図である。
【図10】図10は従来のパケット通信方式を説明する
図である。
図である。
1000 〜100n 送受信部
200 検出部
300 ルーティング部
400 主制御部
Claims (3)
- 【請求項1】 パケット電文を送受信する複数の送受
信部(1000 〜100n )と、前記複数の送受信
部(1000 〜100n )における最先の着信を検
出する検出部(200)と、前記各送受信部からの受信
電文を残りの送受信部への送信電文として分配可能に構
成されたルーティング部(300)と、前記検出部(2
00)が最先の着信を検出したことにより前記ルーティ
ング部(300)をして該最先に着信した送受信部から
の受信電文を残りの送受信部への送信電文として分配す
るように制御する主制御部(400)とを備えたことを
特徴とするパケット通信端末装置。 - 【請求項2】 主制御部(400)は、検出部(20
0)が複数の最先の着信を検出したときは、このうちの
何れか1の送受信部の受信電文を選択すると共に該受信
電文を残りの送受信部のうち前記最先の着信を検出され
た送受信部を除く送受信部への送信電文として分配する
ように制御することを特徴とする請求項1のパケット通
信端末装置。 - 【請求項3】 主制御部(400)は、最先に着信し
た送受信部からの受信電文を取り込むと共に自局宛の受
信電文を検出して記憶することを特徴とする請求項1の
パケット通信端末装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3023229A JPH04262644A (ja) | 1991-02-18 | 1991-02-18 | パケット通信端末装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3023229A JPH04262644A (ja) | 1991-02-18 | 1991-02-18 | パケット通信端末装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04262644A true JPH04262644A (ja) | 1992-09-18 |
Family
ID=12104797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3023229A Pending JPH04262644A (ja) | 1991-02-18 | 1991-02-18 | パケット通信端末装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04262644A (ja) |
-
1991
- 1991-02-18 JP JP3023229A patent/JPH04262644A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000222 |