JPH04260958A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04260958A JPH04260958A JP3001809A JP180991A JPH04260958A JP H04260958 A JPH04260958 A JP H04260958A JP 3001809 A JP3001809 A JP 3001809A JP 180991 A JP180991 A JP 180991A JP H04260958 A JPH04260958 A JP H04260958A
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- JP
- Japan
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- slave device
- external
- internal
- bus
- signal
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 230000002401 inhibitory effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に外部スレーブデバイスを含むシステムにおい
て、その消費電力を低減できるマイクロコンピュータに
関する。
関し、特に外部スレーブデバイスを含むシステムにおい
て、その消費電力を低減できるマイクロコンピュータに
関する。
【０００２】
【従来の技術】図４は従来のマイクロコンピュータを含
むシステム構成を示すブロック図である。図において１
はマイクロコンピュータであり、該マイクロコンピュー
タ１は制御信号バス、アドレスバス、データバスを含む
外部バス１０を介して外部スレーブデバイス２及び外部
バスマスタ３と接続されている。マイクロコンピュータ
１内部には外部スレーブデバイス２及び内部スレーブデ
バイス５に各種制御信号を出力する内部バスマスタ４及
び内部スレーブデバイス５が制御信号バス、アドレスバ
ス、データバスを含む内部バス６を介して接続されてお
り、内部バスマスタ４から出力された各種制御信号は内
部バス６を介して出力バッファ８に一旦蓄えられ、外部
バス１０のバス権をマイクロコンピュータ１が獲得した
場合に出力ピン９を介して外部バス１０に出力される。 出力バッファ８には内部バスマスタ４から出力バッファ
アクティブ信号ＯＢＡ が与えられ、マイクロコンピュ
ータ１がバス権を獲得した場合に前記信号ＯＢＡ がア
サートされ、その間出力バッファ８がアクティブになる
。
むシステム構成を示すブロック図である。図において１
はマイクロコンピュータであり、該マイクロコンピュー
タ１は制御信号バス、アドレスバス、データバスを含む
外部バス１０を介して外部スレーブデバイス２及び外部
バスマスタ３と接続されている。マイクロコンピュータ
１内部には外部スレーブデバイス２及び内部スレーブデ
バイス５に各種制御信号を出力する内部バスマスタ４及
び内部スレーブデバイス５が制御信号バス、アドレスバ
ス、データバスを含む内部バス６を介して接続されてお
り、内部バスマスタ４から出力された各種制御信号は内
部バス６を介して出力バッファ８に一旦蓄えられ、外部
バス１０のバス権をマイクロコンピュータ１が獲得した
場合に出力ピン９を介して外部バス１０に出力される。 出力バッファ８には内部バスマスタ４から出力バッファ
アクティブ信号ＯＢＡ が与えられ、マイクロコンピュ
ータ１がバス権を獲得した場合に前記信号ＯＢＡ がア
サートされ、その間出力バッファ８がアクティブになる
。
【０００３】次にこのように構成された従来のマイクロ
コンピュータ１のアクセス動作について説明する。外部
バス１０のバス権が外部バスマスタ３からマイクロコン
ピュータ１に移ると、マイクロコンピュータ１は外部ス
レーブデバイス２へのアクセスが可能になる。マイクロ
コンピュータ１が外部スレーブデバイス２をアクセスす
る場合、まず出力バッファアクティブ信号ＯＢＡ がア
サートされ、出力バッファ８がアクティブとなり、次に
内部バスマスタ４からの各種制御信号がアサートされ、
内部バス６、出力バッファ８、出力ピン９、外部バス１
０を介して外部スレーブデバイス２に出力され、外部ス
レーブデバイス２が活性化される。一方、マイクロコン
ピュータ１が内部スレーブデバイス５をアクセスする場
合は、内部バスマスタ４からの各種制御信号がアサート
され、内部バス６を介して内部スレーブデバイス５に出
力され、内部スレーブデバイス５が活性化される。この
とき出力バッファアクティブ信号ＯＢＡ は前述した外
部スレーブデバイス２へのアクセス時と同様にアサート
される。従って外部スレーブデバイス２にも各種制御信
号が出力される。但し、この場合、各種制御信号は外部
スレーブデバイス２に対して有効にならないようになっ
ている。
コンピュータ１のアクセス動作について説明する。外部
バス１０のバス権が外部バスマスタ３からマイクロコン
ピュータ１に移ると、マイクロコンピュータ１は外部ス
レーブデバイス２へのアクセスが可能になる。マイクロ
コンピュータ１が外部スレーブデバイス２をアクセスす
る場合、まず出力バッファアクティブ信号ＯＢＡ がア
サートされ、出力バッファ８がアクティブとなり、次に
内部バスマスタ４からの各種制御信号がアサートされ、
内部バス６、出力バッファ８、出力ピン９、外部バス１
０を介して外部スレーブデバイス２に出力され、外部ス
レーブデバイス２が活性化される。一方、マイクロコン
ピュータ１が内部スレーブデバイス５をアクセスする場
合は、内部バスマスタ４からの各種制御信号がアサート
され、内部バス６を介して内部スレーブデバイス５に出
力され、内部スレーブデバイス５が活性化される。この
とき出力バッファアクティブ信号ＯＢＡ は前述した外
部スレーブデバイス２へのアクセス時と同様にアサート
される。従って外部スレーブデバイス２にも各種制御信
号が出力される。但し、この場合、各種制御信号は外部
スレーブデバイス２に対して有効にならないようになっ
ている。
【０００４】
【発明が解決しようとする課題】このように従来のマイ
クロコンピュータでは、内部バスマスタが内部スレーブ
デバイスをアクセスする場合であっても各種制御信号が
アサートされ変化し、活性化される。つまり信号を変化
させることにより、不必要な外部バスのドライブを行う
ために余分な電力を消費するという問題点があった。本
発明はこのような問題点を解消するためになされたもの
であり、内部スレーブデバイスをアクセスするときは外
部への制御信号の状態変化を禁止し、外部バスにおける
信号変化による不必要な電力消費を削減し、システム全
体の消費電力を低減できるマイクロコンピュータを提供
することを目的とする。
クロコンピュータでは、内部バスマスタが内部スレーブ
デバイスをアクセスする場合であっても各種制御信号が
アサートされ変化し、活性化される。つまり信号を変化
させることにより、不必要な外部バスのドライブを行う
ために余分な電力を消費するという問題点があった。本
発明はこのような問題点を解消するためになされたもの
であり、内部スレーブデバイスをアクセスするときは外
部への制御信号の状態変化を禁止し、外部バスにおける
信号変化による不必要な電力消費を削減し、システム全
体の消費電力を低減できるマイクロコンピュータを提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、バスマスタが外部スレーブデバイスをア
クセスするか内部スレーブデバイスをアクセスするかを
アクセス判定手段が判定すると共に、バスマスタが内部
スレーブデバイスをアクセスすると判定した場合に外部
スレーブデバイスを制御する信号の状態変化を禁止する
ようにしたものである。
ンピュータは、バスマスタが外部スレーブデバイスをア
クセスするか内部スレーブデバイスをアクセスするかを
アクセス判定手段が判定すると共に、バスマスタが内部
スレーブデバイスをアクセスすると判定した場合に外部
スレーブデバイスを制御する信号の状態変化を禁止する
ようにしたものである。
【０００６】
【作用】本発明においては、バスマスタが内部スレーブ
デバイスをアクセスするとアクセス判定手段が判定する
と、状態変化禁止手段が外部スレーブデバイスを制御す
る信号の状態変化を禁止し、信号の状態をそのままにし
、電力の消費を抑える。
デバイスをアクセスするとアクセス判定手段が判定する
と、状態変化禁止手段が外部スレーブデバイスを制御す
る信号の状態変化を禁止し、信号の状態をそのままにし
、電力の消費を抑える。
【０００７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るマイクロコンピュー
タを含むシステム構成を示すブロック図である。図にお
いて１は本発明のマイクロコンピュータであり、該マイ
クロコンピュータ１は制御信号バス、アドレスバス、デ
ータバスを含む外部バス１０を介して外部スレーブデバ
イス２及び外部バスマスタ３と接続されている。マイク
ロコンピュータ１内部には外部スレーブデバイス２及び
内部スレーブデバイス５に各種制御信号を出力する内部
バスマスタ４及び内部スレーブデバイス５が制御信号バ
ス、アドレスバス、データバスを含む内部バス６を介し
て接続されており、内部バスマスタ４から出力された各
種制御信号は内部バス６、本発明の要旨たるアクセス判
定手段及び状態変化禁止手段であるアサート禁止部１３
を介して出力バッファ８に一旦蓄えられ、外部バス１０
のバス権をマイクロコンピュータ１が獲得した場合に出
力ピン９を介して外部バス１０に出力される。出力バッ
ファ８には内部バスマスタ４から出力バッファアクティ
ブ信号ＯＢＡ が与えられ、マイクロコンピュータ１が
バス権を獲得した場合に前記信号ＯＢＡがアサートされ
、その間出力バッファ８がアクティブになる。
いて詳述する。図１は本発明に係るマイクロコンピュー
タを含むシステム構成を示すブロック図である。図にお
いて１は本発明のマイクロコンピュータであり、該マイ
クロコンピュータ１は制御信号バス、アドレスバス、デ
ータバスを含む外部バス１０を介して外部スレーブデバ
イス２及び外部バスマスタ３と接続されている。マイク
ロコンピュータ１内部には外部スレーブデバイス２及び
内部スレーブデバイス５に各種制御信号を出力する内部
バスマスタ４及び内部スレーブデバイス５が制御信号バ
ス、アドレスバス、データバスを含む内部バス６を介し
て接続されており、内部バスマスタ４から出力された各
種制御信号は内部バス６、本発明の要旨たるアクセス判
定手段及び状態変化禁止手段であるアサート禁止部１３
を介して出力バッファ８に一旦蓄えられ、外部バス１０
のバス権をマイクロコンピュータ１が獲得した場合に出
力ピン９を介して外部バス１０に出力される。出力バッ
ファ８には内部バスマスタ４から出力バッファアクティ
ブ信号ＯＢＡ が与えられ、マイクロコンピュータ１が
バス権を獲得した場合に前記信号ＯＢＡがアサートされ
、その間出力バッファ８がアクティブになる。
【０００８】なお、内部スレーブデバイス５と外部スレ
ーブデバイス２とのアドレス領域は同一のメモリ空間に
あるものとする。図２はアサート禁止部１３の構成例を
示すブロック図である。アサート禁止部１３には内部バ
スマスタ４から各種制御信号ごとに定められているタイ
ミング信号ＴＳ及び該タイミング信号ＴＳよりも以前に
決定されているアドレス信号 （以下源アドレス信号と
いう） ＡＤＤ が入力され、アサート禁止部１３は源
アドレス信号ＡＤＤ により内部スレーブデバイス５を
アクセスするのか外部スレーブデバイス２をアクセスす
るのかを判定し、その半径結果により内部バスマスタ４
からの制御信号のアサートを禁止するものである。この
源アドレス信号ＡＤＤ は内部バスマスタ４が外部スレ
ーブデバイス２又は内部スレーブデバイス５をアクセス
する場合、いずれをアクセスするのかに応じてアドレス
を異ならせて出力される。源アドレス信号ＡＤＤ はア
クセス判定手段であるアドレスデコーダ１４に入力され
てデコードされ、ＡＮＤ ゲート１５の一端に入力され
る。ＡＮＤ ゲート１５の他端にはタイミング信号ＴＳ
が入力されており、その出力は出力ラッチ１６のトリガ
信号としてトリガ端子Ｔに与えられる。また、出力ラッ
チ１６のデータ端子Ｄには前記制御信号が与えられ、Ａ
ＮＤ ゲート１５の出力の立ち上がりのタイミングでそ
れが出力端子Ｑから出力される。このＡＮＤ ゲート１
５及び出力ラッチ１６により状態変化禁止手段が構成さ
れる。
ーブデバイス２とのアドレス領域は同一のメモリ空間に
あるものとする。図２はアサート禁止部１３の構成例を
示すブロック図である。アサート禁止部１３には内部バ
スマスタ４から各種制御信号ごとに定められているタイ
ミング信号ＴＳ及び該タイミング信号ＴＳよりも以前に
決定されているアドレス信号 （以下源アドレス信号と
いう） ＡＤＤ が入力され、アサート禁止部１３は源
アドレス信号ＡＤＤ により内部スレーブデバイス５を
アクセスするのか外部スレーブデバイス２をアクセスす
るのかを判定し、その半径結果により内部バスマスタ４
からの制御信号のアサートを禁止するものである。この
源アドレス信号ＡＤＤ は内部バスマスタ４が外部スレ
ーブデバイス２又は内部スレーブデバイス５をアクセス
する場合、いずれをアクセスするのかに応じてアドレス
を異ならせて出力される。源アドレス信号ＡＤＤ はア
クセス判定手段であるアドレスデコーダ１４に入力され
てデコードされ、ＡＮＤ ゲート１５の一端に入力され
る。ＡＮＤ ゲート１５の他端にはタイミング信号ＴＳ
が入力されており、その出力は出力ラッチ１６のトリガ
信号としてトリガ端子Ｔに与えられる。また、出力ラッ
チ１６のデータ端子Ｄには前記制御信号が与えられ、Ａ
ＮＤ ゲート１５の出力の立ち上がりのタイミングでそ
れが出力端子Ｑから出力される。このＡＮＤ ゲート１
５及び出力ラッチ１６により状態変化禁止手段が構成さ
れる。
【０００９】アドレスデコーダ１４は源アドレス信号Ａ
ＤＤ が外部スレーブデバイス２をアクセスするもので
ある場合、 ■Ｈ” を出力し、逆に内部スレーブデバ
イス５をアクセスするものである場合、 ■Ｌ” を出
力する。次にこのように構成された本発明のマイクロコ
ンピュータのスレーブデバイスのアクセス動作について
説明する。 図３はアサート禁止部１３の各部信号変化を示すタイミ
ングチャートである。外部バス１０のバス権が外部バス
マスタ３からマイクロコンピュータ１に移り、内部バス
マスタ４がバスサイクルを開始すると、アサート禁止部
１３に対し源アドレス信号ＡＤＤ とタイミング信号Ｔ
Ｓとが送られる。
ＤＤ が外部スレーブデバイス２をアクセスするもので
ある場合、 ■Ｈ” を出力し、逆に内部スレーブデバ
イス５をアクセスするものである場合、 ■Ｌ” を出
力する。次にこのように構成された本発明のマイクロコ
ンピュータのスレーブデバイスのアクセス動作について
説明する。 図３はアサート禁止部１３の各部信号変化を示すタイミ
ングチャートである。外部バス１０のバス権が外部バス
マスタ３からマイクロコンピュータ１に移り、内部バス
マスタ４がバスサイクルを開始すると、アサート禁止部
１３に対し源アドレス信号ＡＤＤ とタイミング信号Ｔ
Ｓとが送られる。
【００１０】マイクロコンピュータ１内の各種制御信号
は一般に出力タイミング用基準クロックがこれに先立っ
て確定される制御信号を同期化することによって作られ
る。このアサート禁止部１３においても出力タイミング
用基準クロックを用いて制御信号を作るためにアドレス
デコーダ１４の出力はタイミング信号ＴＳの立ち上がり
エッジよりも前に確定されるようになっている。従って
バスサイクルが内部スレーブデバイス５へのアクセスサ
イクルの場合、源アドレス信号ＡＤＤ のデコード結果
が■Ｌ” となり、その後にタイミング信号ＴＳが ■
Ｈ” になり、活性化されてもＡＮＤ ゲート１５の出
力は ■Ｌ” となり、出力ラッチ１６のトリガ端子Ｔ
にはトリガ信号が入力されないため、内部バスマスタ４
からの制御信号は外部バス１０に出力されない。つまり
、内部バスマスタ４から出力バッファアクティブ信号Ｏ
ＢＡ が出力されても、出力バッファ８の状態は変化し
ないので外部バス１０の信号変化が発生しない。従って
無駄な電力消費がなされないことになる。
は一般に出力タイミング用基準クロックがこれに先立っ
て確定される制御信号を同期化することによって作られ
る。このアサート禁止部１３においても出力タイミング
用基準クロックを用いて制御信号を作るためにアドレス
デコーダ１４の出力はタイミング信号ＴＳの立ち上がり
エッジよりも前に確定されるようになっている。従って
バスサイクルが内部スレーブデバイス５へのアクセスサ
イクルの場合、源アドレス信号ＡＤＤ のデコード結果
が■Ｌ” となり、その後にタイミング信号ＴＳが ■
Ｈ” になり、活性化されてもＡＮＤ ゲート１５の出
力は ■Ｌ” となり、出力ラッチ１６のトリガ端子Ｔ
にはトリガ信号が入力されないため、内部バスマスタ４
からの制御信号は外部バス１０に出力されない。つまり
、内部バスマスタ４から出力バッファアクティブ信号Ｏ
ＢＡ が出力されても、出力バッファ８の状態は変化し
ないので外部バス１０の信号変化が発生しない。従って
無駄な電力消費がなされないことになる。
【００１１】一方、バスサイクルが外部スレーブデバイ
ス２へのアクセスサイクルの場合、源アドレス信号ＡＤ
Ｄ のデコード結果が ■Ｈ” となり、その後にタイ
ミング信号ＴＳが ■Ｈ” になり、活性化されると、
ＡＮＤ ゲート１５の出力が ■Ｈ” となり、出力ラ
ッチ１０のトリガ端子Ｔにトリガ信号が入力され、内部
バスマスタ４からの制御信号が活性化され、出力バッフ
ァ８から外部バス１０を介して外部スレーブデバイス２
に出力される。なお、本実施例ではアクセス判定手段を
アドレスデコーダ１４で、また状態変化禁止手段をＡＮ
Ｄ ゲート１５と出力ラッチ１６とで構成したが、この
構成は一例であり、他の構成でもよいことは言うまでも
ない。
ス２へのアクセスサイクルの場合、源アドレス信号ＡＤ
Ｄ のデコード結果が ■Ｈ” となり、その後にタイ
ミング信号ＴＳが ■Ｈ” になり、活性化されると、
ＡＮＤ ゲート１５の出力が ■Ｈ” となり、出力ラ
ッチ１０のトリガ端子Ｔにトリガ信号が入力され、内部
バスマスタ４からの制御信号が活性化され、出力バッフ
ァ８から外部バス１０を介して外部スレーブデバイス２
に出力される。なお、本実施例ではアクセス判定手段を
アドレスデコーダ１４で、また状態変化禁止手段をＡＮ
Ｄ ゲート１５と出力ラッチ１６とで構成したが、この
構成は一例であり、他の構成でもよいことは言うまでも
ない。
【００１２】
【発明の効果】以上説明したとおり、本発明によれば内
部バスマスタがアクセスするスレーブデバイスが内部か
外部かをアクセス判定手段が判定し、アクセスするスレ
ーブデバイスが内部のときは、内部のバスマスタから出
力される外部スレーブデバイスを制御する信号の状態変
化を禁止するようにしたので、内部スレーブデバイスを
アクセスしているときは、外部バスにおける不要な信号
変化がなくなり、この信号変化による電力消費が削減さ
れ、システム全体の消費電力を低減できる等優れた効果
を奏する。
部バスマスタがアクセスするスレーブデバイスが内部か
外部かをアクセス判定手段が判定し、アクセスするスレ
ーブデバイスが内部のときは、内部のバスマスタから出
力される外部スレーブデバイスを制御する信号の状態変
化を禁止するようにしたので、内部スレーブデバイスを
アクセスしているときは、外部バスにおける不要な信号
変化がなくなり、この信号変化による電力消費が削減さ
れ、システム全体の消費電力を低減できる等優れた効果
を奏する。
【図１】本発明に係るマイクロコンピュータを含むシス
テム構成を示すブロック図である。
テム構成を示すブロック図である。
【図２】アサート禁止部の構成を示すブロック図である
。
。
【図３】アサート禁止部の各信号の状態変化を示すタイ
ミングチャートである。
ミングチャートである。
【図４】従来のマイクロコンピュータを含むシステム構
成を示すブロック図である。
成を示すブロック図である。
１ マイクロコンピュータ
２ 外部スレーブデバイス
４ 内部バスマスタ
５ 内部スレーブデバイス
１０ 外部バス
１３ アサート禁止部
Claims (1)
- 【請求項１】 外部バスを介して外部スレーブデバイ
スと接続され、内部スレーブデバイスと、該内部スレー
ブデバイス及び前記外部スレーブデバイスを制御する信
号を出力するバスマスタとを備えたマイクロコンピュー
タにおいて、前記バスマスタの前記外部スレーブデバイ
スへのアクセス又は内部スレーブデバイスへのアクセス
の別を判定するアクセス判定手段と、この判定結果に基
づき、前記外部スレーブデバイスを制御する信号の状態
変化を禁止する状態変化禁止手段とを備えることを特徴
とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001809A JPH04260958A (ja) | 1991-01-11 | 1991-01-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001809A JPH04260958A (ja) | 1991-01-11 | 1991-01-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260958A true JPH04260958A (ja) | 1992-09-16 |
Family
ID=11511905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001809A Pending JPH04260958A (ja) | 1991-01-11 | 1991-01-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287029A (ja) * | 2006-04-19 | 2007-11-01 | Freescale Semiconductor Inc | バス制御システム |
-
1991
- 1991-01-11 JP JP3001809A patent/JPH04260958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287029A (ja) * | 2006-04-19 | 2007-11-01 | Freescale Semiconductor Inc | バス制御システム |
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