JPH04256393A - 混成集積回路基板の製造方法 - Google Patents
混成集積回路基板の製造方法Info
- Publication number
- JPH04256393A JPH04256393A JP1765491A JP1765491A JPH04256393A JP H04256393 A JPH04256393 A JP H04256393A JP 1765491 A JP1765491 A JP 1765491A JP 1765491 A JP1765491 A JP 1765491A JP H04256393 A JPH04256393 A JP H04256393A
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- JP
- Japan
- Prior art keywords
- photoresist
- exposed
- patterning
- plating
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜の導体パターン形成
方法を改良した混成集積回路基板の製造方法に関する。
方法を改良した混成集積回路基板の製造方法に関する。
【０００２】
【従来の技術】従来の薄膜の導体パターン形成方法を図
５の導体パターン形成の完成図を参照して説明する。ま
ず、基板のアルミナセラミックに金属膜２を付着後、１
回のフォトレジスト３の塗布を行ない、乾燥後にパター
ン化されたフォトマスクでフォトレジスト処理を施し、
部分めっき７及びフォトレジスト除去後めっき７以外の
金属膜をエッチングし導体パターンを形成していた。
５の導体パターン形成の完成図を参照して説明する。ま
ず、基板のアルミナセラミックに金属膜２を付着後、１
回のフォトレジスト３の塗布を行ない、乾燥後にパター
ン化されたフォトマスクでフォトレジスト処理を施し、
部分めっき７及びフォトレジスト除去後めっき７以外の
金属膜をエッチングし導体パターンを形成していた。
【０００３】
【発明が解決しようとする課題】上述した従来の導体パ
ターン形成方法は、図５に示すように、基板面に金属被
膜付着させた後にフォトレジスト１〜２ミクロン厚で塗
布し、フォトマスクにより露光，現像と導体パターン化
し、そのパターン部に４〜５ミクロンのめっきを施して
いる。その後にフォトレジスト除去及びめっきをレジス
ト替りに下地の金属被膜を除去し、導体パターンを形成
するが、導体めっき厚がフォトレジスト厚み以上必要の
ために、めっきが２ミクロンを越えると、パターン以外
の部分にもめっきが広がって導体パターン精度にバラツ
キが生じる欠点がある。この導体精度のバラツキは電気
特性上悪影響がある。
ターン形成方法は、図５に示すように、基板面に金属被
膜付着させた後にフォトレジスト１〜２ミクロン厚で塗
布し、フォトマスクにより露光，現像と導体パターン化
し、そのパターン部に４〜５ミクロンのめっきを施して
いる。その後にフォトレジスト除去及びめっきをレジス
ト替りに下地の金属被膜を除去し、導体パターンを形成
するが、導体めっき厚がフォトレジスト厚み以上必要の
ために、めっきが２ミクロンを越えると、パターン以外
の部分にもめっきが広がって導体パターン精度にバラツ
キが生じる欠点がある。この導体精度のバラツキは電気
特性上悪影響がある。
【０００４】
【課題を解決するための手段】本発明の混成集積回路基
板の製造方法は基板面に金属被膜を付着後、ポジ型フォ
トレジストを塗布，乾燥し前記フォトレジスト全面に露
光を施す第１の工程と、前記露光したフォトレジスト面
にフォトレジスト塗布しパターン化されたフォトマスク
で被覆した後に露光し、現像する第２の工程と、パター
ン部を電気めっき法で部分めっきする第３の工程と、フ
ォトレジストを除去後前記部分めっき部以外の金属被膜
をエッチングする第４の工程とを有する。
板の製造方法は基板面に金属被膜を付着後、ポジ型フォ
トレジストを塗布，乾燥し前記フォトレジスト全面に露
光を施す第１の工程と、前記露光したフォトレジスト面
にフォトレジスト塗布しパターン化されたフォトマスク
で被覆した後に露光し、現像する第２の工程と、パター
ン部を電気めっき法で部分めっきする第３の工程と、フ
ォトレジストを除去後前記部分めっき部以外の金属被膜
をエッチングする第４の工程とを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。図１〜図４は本発明の一実施例の各製造工程における
導体パターンの断面図である。図１（ａ）は基板である
アルミナセラミック１にスパッタ及び蒸着で金属被膜２
を付着したものである。図１（ｂ）は一方面にポジ型フ
ォトレジスト３を２ミクロン塗布し、紫外光６で全面露
光したものである。図２（ａ）は露光したフォトレジス
ト３の面に、さらにフォトレジスト４を２ミクロン厚に
塗布し、導体パターン化されたフォトマスク５でマスク
アライニングし露光したものである。図２（ｂ）は上部
フォトレジスト４及びフォトレジスト５がパターン部の
み現像されたものである。図３（ａ）はパターン化され
た部分が下地金属２で導通されていて、電気めっきによ
りパターン部にパターンレジスト厚を超えることなく４
ミクロンのめっき７を施した状態である。図３（ｂ）は
めっき７後に、フォトレジスト３，４を除去したのもで
ある。図４はめっき７をレジスト替りにし被金属２をエ
ッチングし精度のよい導体パターンを形成した完成図で
ある。
。図１〜図４は本発明の一実施例の各製造工程における
導体パターンの断面図である。図１（ａ）は基板である
アルミナセラミック１にスパッタ及び蒸着で金属被膜２
を付着したものである。図１（ｂ）は一方面にポジ型フ
ォトレジスト３を２ミクロン塗布し、紫外光６で全面露
光したものである。図２（ａ）は露光したフォトレジス
ト３の面に、さらにフォトレジスト４を２ミクロン厚に
塗布し、導体パターン化されたフォトマスク５でマスク
アライニングし露光したものである。図２（ｂ）は上部
フォトレジスト４及びフォトレジスト５がパターン部の
み現像されたものである。図３（ａ）はパターン化され
た部分が下地金属２で導通されていて、電気めっきによ
りパターン部にパターンレジスト厚を超えることなく４
ミクロンのめっき７を施した状態である。図３（ｂ）は
めっき７後に、フォトレジスト３，４を除去したのもで
ある。図４はめっき７をレジスト替りにし被金属２をエ
ッチングし精度のよい導体パターンを形成した完成図で
ある。
【０００６】
【発明の効果】以上説明したように本発明は導体パター
ン形成のフォトレジスト処理時にフォトレジストを塗布
して、露光した後に、再度フォトレジストを塗布し、パ
タニングすることで厚みのあるフォトレジストパタニン
グが可能となりフォトレジスト厚を超える横へのメッキ
のひろがりを防止でき、導体パターン精度が良くして電
気特性の向上をはかることができる効果がある。
ン形成のフォトレジスト処理時にフォトレジストを塗布
して、露光した後に、再度フォトレジストを塗布し、パ
タニングすることで厚みのあるフォトレジストパタニン
グが可能となりフォトレジスト厚を超える横へのメッキ
のひろがりを防止でき、導体パターン精度が良くして電
気特性の向上をはかることができる効果がある。
【図１】本発明の一実施例の第１の工程の断面図である
。
。
【図２】本実施例の第２の工程の断面図である。
【図３】本実施例の第３の工程の断面図である。
【図４】本実施例の第４の工程を完了した完成図である
。
。
【図５】従来の混成集積回路基板の製造方法である。
１ アルミナセラミック
２ 金属被膜
３，４ フォトレジスト
７ めっき
Claims (1)
- 【請求項１】 基板面に金属被膜を付着後、ポジ型フ
ォトレジストを塗布，乾燥し前記フォトレジスト全面に
露光を施す第１の工程と、前記露光したフォトレジスト
面にフォトレジスト塗布しパターン化されたフォトマス
クで被覆した後に露光し、現像する第２の工程と、パタ
ーン部を電気めっき法で部分めっきする第３の工程と、
フォトレジストを除去後前記部分めっき部以外の金属被
膜をエッチングする第４の工程とを有することを特徴と
する混成集積回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1765491A JPH04256393A (ja) | 1991-02-08 | 1991-02-08 | 混成集積回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1765491A JPH04256393A (ja) | 1991-02-08 | 1991-02-08 | 混成集積回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256393A true JPH04256393A (ja) | 1992-09-11 |
Family
ID=11949844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1765491A Pending JPH04256393A (ja) | 1991-02-08 | 1991-02-08 | 混成集積回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028970A1 (fr) * | 2001-09-28 | 2003-04-10 | Kuraray Co., Ltd. | Procede de production d'un produit moule en resine |
-
1991
- 1991-02-08 JP JP1765491A patent/JPH04256393A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028970A1 (fr) * | 2001-09-28 | 2003-04-10 | Kuraray Co., Ltd. | Procede de production d'un produit moule en resine |
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