JPH04256017A - Multiplying circuit - Google Patents

Abstract

PURPOSE:To obtain the multiplying circuit of a small scale having operation speed corresponding to the data rate of a system in the system in which input data is supplied by the way of time division by using one or plural signal lines. CONSTITUTION:This multiplication circuit us provided with a basic unit 6 which sums cumulatively the multiplied result of the data a0 of each bit of a number of one side inputted serially and the preset number of the other side as feeding back carried output successively, and outputs serially the data q0 of a minimum digit, parallel/serial conversion circuits 7, 8 which serial-convert the summed result of this basic unit 6 excepting the minimum digit, and addition circuits 9, 10 which sum cumulatively the data b0, b1 outputted serially from these parallel/serial conversion circuits 7, 8 as feeding back the carried output successively, and output serially the data q1 of the minimum digit.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、例えばシリアルに入力
されるデータに所定の係数を乗算して得られた結果をシ
リアルに出力する乗算回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplication circuit that multiplies, for example, serially input data by a predetermined coefficient and serially outputs the obtained result.

【０００２】0002

【従来の技術】例えば第１の語長の入力数（‥‥，Ｉｉ
＋１　，Ｉｉ　，‥‥）と第２の語長の係数との積を求
める乗算回路として、従来は図１５に示すように夫々キ
ャリセイブアダー構造の加算器１Ａ，１Ｂ，‥‥をその
入力数の語長の個数だけ重ねた構造の乗算回路が知られ
ている。例えば、加算器１Ａの最小桁の和出力Ｓｉ０は
そのままその積の一部となり、その最小桁より上の和出
力Ｓｉ１〜Ｓｉｎ及び全ての桁上げ出力ＣＡｉ０〜ＣＡ
ｉｎは夫々上段の加算器１Ｂに供給され、この加算器１
Ｂでは加算器１Ａから供給されたデータに入力数のビッ
トＩｉ＋１　と係数との部分積を加算することにより、
その積の１桁上の値が求められる。しかしながら、図１
５の乗算回路では入力語長が長ければ長い程に加算器１
Ａ，１Ｂ，‥‥の段数が増加して、動作速度が遅くなる
。[Prior art] For example, the number of inputs of the first word length (..., Ii
+1, Ii, ...) and the coefficient of the second word length, conventionally, adders 1A, 1B, ..., each having a carry save adder structure, are used as shown in FIG. A multiplier circuit is known in which the number of multiplication circuits is stacked by the number of words corresponding to the word length. For example, the sum output Si0 of the minimum digit of the adder 1A becomes part of the product as it is, and the sum outputs Si1 to Sin above the minimum digit and all carry outputs CAi0 to CA
in are respectively supplied to the upper stage adder 1B, and this adder 1
In B, by adding the partial product of bit Ii+1 of the input number and the coefficient to the data supplied from adder 1A,
The value one digit higher than the product is found. However, Figure 1
In the multiplication circuit No. 5, the longer the input word length, the more the adder 1
The number of stages A, 1B, . . . increases, and the operation speed becomes slower.

【０００３】これに対して、図１６は動作速度を向上す
るため図１５例をパイプライン化した乗算回路を示し、
この図１６において、例えば加算器１Ａ，１Ｂ，‥‥の
入出力部には夫々パイプライン用のレジスタ群３，４，
５，‥‥が接続されている。この構造により１回の乗算
時間は全加算器１個分程度の処理時間となり、動作速度
は極めて高速化される。ただし、パイプライン化したこ
とにより入力データの上位ビットほど入力を遅らせて前
段の加算器出力との同期をとる必要がある。On the other hand, FIG. 16 shows a multiplier circuit in which the example shown in FIG. 15 is pipelined in order to improve the operating speed.
In FIG. 16, for example, the input/output portions of adders 1A, 1B, etc. include pipeline register groups 3, 4, respectively.
5,... are connected. With this structure, the time required for one multiplication is approximately the time required for one full adder, and the operation speed is extremely high. However, due to the pipeline structure, it is necessary to delay the input of the more significant bits of the input data to synchronize with the output of the adder in the previous stage.

【０００４】0004

【発明が解決しようとする課題】また、システムによっ
ては入力データが１個又は複数の信号ラインを介して時
分割的に伝送され、そのデータレートが全加算器の数個
分程度の処理時間と同等の場合がある。しかしながら、
図１６の乗算回路において、入力データレートが例えば
全加算器３個分程度の処理時間と同等とすると、この乗
算回路では演算速度が必要な仕様の３倍になるため、処
理能力が充分に活かされないと共に回路構成に無駄があ
る不都合がある。即ち、演算速度をその入力データレー
トに応じて低くすれば、回路規模をより小型化できる見
込みがある。[Problems to be Solved by the Invention] Also, in some systems, input data is transmitted in a time-division manner via one or more signal lines, and the data rate is equivalent to the processing time of several full adders. There are cases where they are equivalent. however,
In the multiplication circuit shown in Fig. 16, if the input data rate is equivalent to the processing time of three full adders, for example, the calculation speed of this multiplication circuit will be three times the required specification, so the processing capacity will not be fully utilized. In addition, there is a disadvantage that the circuit configuration is wasteful. That is, if the calculation speed is lowered according to the input data rate, there is a possibility that the circuit scale can be further reduced.

【０００５】入力データを時分割的に伝送するシステム
の一例につき図１７を参照して説明する。先ず図１７Ａ
の例は、１本の信号線で語長が３ビットのデータ列Ａ，
Ｂ，Ｃ，‥‥を順次伝送するものである。即ち、３ビッ
トのデータを夫々Ａ＝（Ａ２，Ａ１，Ａ０），Ｂ＝（Ｂ
２，Ｂ１，Ｂ０），Ｃ＝（Ｃ２，Ｃ１，Ｃ０），‥‥と
すると、その１本の信号線を１サイクルに１ビットずつ
の伝送速度でＡ０，Ａ１，Ａ２，Ｂ０，Ｂ１，Ｂ２，Ｃ
０，‥‥の順序でデータが伝送される。An example of a system for time-divisionally transmitting input data will be described with reference to FIG. 17. First, Figure 17A
In this example, a data string A with a word length of 3 bits is generated using one signal line.
B, C, . . . are transmitted sequentially. That is, 3 bits of data are respectively A=(A2, A1, A0), B=(B
2, B1, B0), C=(C2, C1, C0),..., then one signal line is A0, A1, A2, B0, B1, B2 at a transmission rate of 1 bit per cycle. ,C
Data is transmitted in the order of 0, . . . .

【０００６】また、図１７Ｂの例は、語長６ビットのデ
ータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビットと下位３ビット
とに分けて２本の信号線で伝送するものである。即ち、
６ビットのデータを夫々Ａ＝（Ａ５，Ａ４，Ａ３，Ａ２
，Ａ１，Ａ０），Ｂ＝（Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１
，Ｂ０），Ｃ＝（Ｃ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０
），‥‥とすると、その２本の内の第１の信号線を１サ
イクルに１ビットずつの伝送速度でＡ０，Ａ１，Ａ２，
Ｂ０，Ｂ１，Ｂ２，Ｃ０，‥‥の順序でデータが伝送さ
れ、第２の信号線をその第１の信号線に対して３サイク
ル遅れてＡ３，Ａ４，Ａ５，Ｂ３，Ｂ４，Ｂ５，Ｃ３，
‥‥の順序でデータが伝送される。Further, in the example shown in FIG. 17B, a data string A, B, C, . . . with a word length of 6 bits is divided into upper 3 bits and lower 3 bits and transmitted over two signal lines. That is,
Each 6-bit data is A=(A5, A4, A3, A2
, A1, A0), B=(B5, B4, B3, B2, B1
, B0), C=(C5, C4, C3, C2, C1, C0
),..., then the first signal line of the two is A0, A1, A2, A0, A1, A2, at a transmission rate of 1 bit per cycle.
Data is transmitted in the order of B0, B1, B2, C0,..., and the second signal line is transmitted 3 cycles later than the first signal line, A3, A4, A5, B3, B4, B5, C3. ，
Data is transmitted in the order of...

【０００７】同様に、図１７Ｃの例は夫々が語長９ビッ
トのデータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビット、中位３
ビット及び下位３ビットに分けて３本の信号線で伝送す
るものである。例えば、データＡを（Ａ８，‥‥，Ａ１
，Ａ０）とすると、下位３ビット（Ａ０，Ａ１，Ａ２）
が第１の信号線で伝送され、それから３サイクル遅れて
中位３ビット（Ａ３，Ａ４，Ａ５）が第２の信号線で伝
送され、それから更に３サイクル遅れて上位３ビット（
Ａ６，Ａ７，Ａ８）が第３の信号線で伝送される。 また、データＢを（Ｂ８，‥‥，Ｂ１，Ｂ０）とすると
、データ（Ａｊ，Ａｊ＋１，Ａｊ＋２）に続いて各信号
線でデータ（Ｂｊ，Ｂｊ＋１，Ｂｊ＋２）が伝送され、
それに続いてデータＣの各ビットが伝送される。Similarly, in the example shown in FIG. 17C, data strings A, B, C, .
The data is divided into bits and lower three bits and transmitted through three signal lines. For example, data A is (A8,...,A1
, A0), the lower 3 bits (A0, A1, A2)
is transmitted on the first signal line, then the middle three bits (A3, A4, A5) are transmitted on the second signal line with a delay of three cycles, and then the upper three bits (A3, A4, A5) are transmitted on the second signal line with a further three cycles delay.
A6, A7, A8) are transmitted on the third signal line. Furthermore, if data B is (B8, . . . , B1, B0), then data (Aj, Aj+1, Aj+2) is transmitted followed by data (Bj, Bj+1, Bj+2) on each signal line,
Subsequently, each bit of data C is transmitted.

【０００８】図１７の伝送方式を一般化すると、ｎを３
の整数倍として、語長ｎのデータ列Ａ，Ｂ，Ｃ，‥‥を
ｎ／３本の信号線で時分割的に伝送することができる。 この場合のデータ列のデータ構造は次の数１のようにな
っている。ただし、Ａｎ−１，Ｂｎ−１等が最大桁（Ｍ
ＳＢ）であり、Ａ０，Ｂ０等が最小桁（ＬＳＢ）である
。[0008] Generalizing the transmission system shown in FIG. 17, n is 3
Data strings A, B, C, . . . of word length n can be transmitted in a time-division manner over n/3 signal lines as an integral multiple of n. The data structure of the data string in this case is as shown in Equation 1 below. However, An-1, Bn-1, etc. are the maximum digit (M
SB), and A0, B0, etc. are the least significant digits (LSB).

【０００９】[0009]

【数１】 Ａ＝（Ａｎ−１，Ａｎ−２，‥‥，Ａ１，Ａ０）Ｂ＝（
Ｂｎ−１，Ｂｎ−２，‥‥，Ｂ１，Ｂ０）Ｃ＝（Ｃｎ−
１，Ｃｎ−２，‥‥，Ｃ１，Ｃ０）‥‥‥‥‥‥[Equation 1] A=(An-1, An-2,..., A1, A0) B=(
Bn-1, Bn-2,..., B1, B0)C=(Cn-
1, Cn-2,..., C1, C0)...

【００１０】また、数１のデータ列を図１８に示すよう
に、２×ｎ／６本の信号線を用いて時分割的に伝送する
こともできる。図１８Ａは、語長６ビットのデータ列Ａ
，Ｂ，Ｃ，‥‥を２本の信号線を用いて伝送する場合を
示し、図１８Ｂは、語長１２ビットのデータ列Ａ，Ｂ，
Ｃ，‥‥を４本の信号線で伝送する場合を示し、図１８
Ｃは、語長１８ビットのデータ列Ａ，Ｂ，Ｃ，‥‥を６
本の信号線で伝送する場合を示す。この外にも例えばｎ
を４の整数倍として、語長ｎビットのデータ列をｎ／４
本の信号線で伝送するような方式等も考えることができ
る。[0010] Furthermore, as shown in FIG. 18, the data string of Equation 1 can be transmitted in a time-division manner using 2×n/6 signal lines. FIG. 18A shows a data string A with a word length of 6 bits.
, B, C, ... are transmitted using two signal lines, and FIG. 18B shows a case in which data strings A, B,
Figure 18 shows the case where C,... is transmitted using four signal lines.
C consists of 6 data strings A, B, C, etc. with a word length of 18 bits.
This shows the case of transmission using a main signal line. In addition to this, for example, n
is an integer multiple of 4, and the data string with a word length of n bits is n/4.
It is also possible to consider a method of transmitting signals using actual signal lines.

【００１１】本発明は斯かる点に鑑み、図１７及び図１
８に示すように入力データが１本又は複数の信号線を用
いて時分割的に供給されるようなシステムにおいて、こ
のシステムのデータレートに応じた演算速度を有する回
路規模の小さな乗算回路を提供することを目的とする。[0011] In view of this point, the present invention
As shown in 8, in a system where input data is supplied in a time-sharing manner using one or more signal lines, we provide a small-scale multiplication circuit that has an operation speed that corresponds to the data rate of this system. The purpose is to

【００１２】0012

【課題を解決するための手段】本発明による乗算回路は
、例えば図１及び図２に示す如く、シリアルに入力され
る一方の数の各ビットのデータａ０と予め設定されてい
る他方の数（Ｃｊ＋２，Ｃｊ＋１，Ｃｊ）との乗算結果
を順次桁上げ出力をフィードバックしながら累加算して
最小桁のデータｑ０をシリアルに出力する１段又は並列
接続された複数段の演算ユニット（６）と、この１段又
は複数段の演算ユニット（６）の最小桁を除く累加算結
果をシリアル変換するパラレル／シリアル変換回路（７
，８）と、このパラレル／シリアル変換回路（７，８）
よりシリアルに出力されるデータｂ０，ｂ１を順次桁上
げ出力をフィードバックしながら累加算して最小桁のデ
ータｑ１をシリアルに出力する加算回路（９，１０）と
を有するものである。[Means for Solving the Problems] A multiplication circuit according to the present invention, as shown in FIGS. 1 and 2, has data a0 of each bit of one number serially input and the other number ( Cj+2, Cj+1, Cj), and a one-stage or parallel-connected multi-stage arithmetic unit (6) that cumulatively adds the multiplication results with Cj+2, Cj+1, Cj) while sequentially feeding back the carry output, and serially outputs the minimum digit data q0; A parallel/serial conversion circuit (7) that serially converts the cumulative addition result excluding the minimum digit of this one-stage or multiple-stage arithmetic unit (6).
, 8) and this parallel/serial conversion circuit (7, 8)
It has an adder circuit (9, 10) that cumulatively adds the data b0 and b1 that are serially output while sequentially feeding back the carry output, and serially outputs the minimum digit data q1.

【００１３】[0013]

【作用】斯かる本発明によれば、シリアルに入力される
一方の数の語長がｍビット、予め設定されている他方の
数の語長がｎビットであるとすると、その一方の数が１
ビット入力される毎にｎ個の部分積（ａ０・Ｃｊ等）が
発生すると共に、その部分積の桁は前のサイクルの部分
積よりも１桁高い。そこで、その演算ユニット（６）で
各部分積を１ビット下側にシフトしたデータを新たに得
られた部分積に順次加算することにより、全体の積の下
位ビット側が計算される。この場合、その演算ユニット
（６）は（ｎ−１）ビットの数同士をパイプライン方式
で加算するだけでよいため、例えば（ｎ−１）個の全加
算器で構成することができる。[Operation] According to the present invention, if the word length of one serially input number is m bits and the word length of the other preset number is n bits, then the one number is 1
Every time a bit is input, n partial products (a0, Cj, etc.) are generated, and the digit of the partial product is one digit higher than the partial product of the previous cycle. Therefore, the lower bit side of the entire product is calculated by sequentially adding data obtained by shifting each partial product downward by one bit to the newly obtained partial product in the arithmetic unit (6). In this case, since the arithmetic unit (6) only needs to add (n-1) bits together in a pipeline manner, it can be configured with, for example, (n-1) full adders.

【００１４】また、そのシリアルに入力される一方の数
の入力が完了した後に全体の積の上位ビット側がその加
算回路（９，１０）により順次計算されるが、この加算
回路は例えば１個の全加算器で構成することができ、全
体として例えばｎ個の全加算器で乗算回路を構成するこ
とができる。これに対して従来の図１６の回路構成では
ｎ×ｍ個の全加算器が必要であり、本発明によれば時分
割されて伝送される入力データをそのままのデータレー
トで処理できると共に、回路規模を略１／ｍ程度にする
ことができる。[0014] Furthermore, after the input of one of the serially input numbers is completed, the high-order bit side of the entire product is calculated sequentially by the adder circuit (9, 10). It can be configured with full adders, and the multiplication circuit can be configured with, for example, n full adders as a whole. On the other hand, the conventional circuit configuration shown in FIG. 16 requires n×m full adders, but according to the present invention, input data transmitted in a time-divided manner can be processed at the same data rate, and the circuit configuration shown in FIG. The scale can be approximately 1/m.

【００１５】[0015]

【実施例】以下、本発明の第１実施例につき図１〜図６
を参照して説明しよう。この第１実施例は、順次シリア
ルに供給される語長３ビットの入力データと語長３ビッ
トの係数データとを乗算して語長６ビットの積を得て、
この積をその入力データに同期して順次シリアルに出力
するものであり、その入力データは図１７Ａに示す形式
で時分割されて供給されるものとする。[Embodiment] The following is a first embodiment of the present invention shown in FIGS. 1 to 6.
Let's explain with reference to. In this first embodiment, input data with a word length of 3 bits, which are serially supplied, is multiplied by coefficient data with a word length of 3 bits to obtain a product with a word length of 6 bits,
This product is sequentially output serially in synchronization with the input data, and the input data is time-divided and supplied in the format shown in FIG. 17A.

【００１６】図１は本例の乗算回路を示し、この図１に
おいて、６は基本ユニットであり、この基本ユニット６
の入力端子ＩＮに各３ビットの入力データａ０をシリア
ルに順次供給し、この基本ユニット６の入力端子Ｑ０，
Ｒ０，Ｑ１及びＲ１に値が“０”のデータを供給する。 この基本ユニット６の出力端子ＯＵよりその６ビットの
積の下位３ビットのデータｑ０がシリアルに出力される
と共に、出力端子Ｕ１，Ｔ１，Ｕ２及びＴ２より夫々中
間データｄ０，ｄ１，ｄ２及びｄ３が出力される。これ
ら中間データの内、データｄ０及びｄ２を３入力の第１
のパラレル／シリアル（Ｐ／Ｓ）変換器７の上位側の２
ビットの入力部に供給し、データｄ１及びｄ３を第２の
パラレル／シリアル（Ｐ／Ｓ）変換器８の上位側の２ビ
ットの入力部に供給し、それらＰ／Ｓ変換器７及び８の
最小桁の入力部に夫々“０”のデータを供給する。これ
らＰ／Ｓ変換器７及び８は、夫々入力部に供給されたデ
ータを上位ビット側からシリアルにデータｂ０及びｂ１
として出力する。FIG. 1 shows the multiplication circuit of this example. In FIG. 1, 6 is a basic unit;
Each 3-bit input data a0 is serially supplied to the input terminal IN of the basic unit 6, and the input terminals Q0,
Data with a value of "0" is supplied to R0, Q1, and R1. Data q0 of the lower 3 bits of the 6-bit product is serially output from the output terminal OU of this basic unit 6, and intermediate data d0, d1, d2 and d3 are output from the output terminals U1, T1, U2 and T2, respectively. Output. Among these intermediate data, data d0 and d2 are input to the first of three inputs.
2 on the upper side of the parallel/serial (P/S) converter 7
data d1 and d3 are supplied to the upper 2-bit input part of the second parallel/serial (P/S) converter 8, Data of "0" is supplied to each input section of the minimum digit. These P/S converters 7 and 8 serially convert the data supplied to the input section into data b0 and b1 from the upper bit side.
Output as .

【００１７】９は全加算器（Ｆｕｌｌ　Ａｄｄｅｒ）を
示し、この全加算器９の２個の入力端子にそれら２個の
データｂ０及びｂ１を供給し、この全加算器９の桁上げ
出力ｂ２を１クロック遅延用のレジスタ１０を介してこ
の全加算器９の残りの１個の入力端子にデータｂ３とし
て帰還する。この全加算器９の和出力端子Ｓよりその積
の上位３ビットのデータｑ１がシリアルに出力される。Reference numeral 9 denotes a full adder, which supplies the two input terminals with these two data b0 and b1, and receives the carry output b2 of the full adder 9. The data is fed back to the remaining input terminal of the full adder 9 as data b3 via the one-clock delay register 10. The sum output terminal S of the full adder 9 serially outputs data q1 of the upper three bits of the product.

【００１８】図２は図１で使用されている基本ユニット
６の構成例を示し、この図６において、Ｃｊ，Ｃｊ＋１
及びＣｊ＋２は夫々本例の３ビットの係数データＣの１
桁目，２桁目及び３桁目のビットに対応する。これら各
ビットデータは予め設定されているものであり、これら
各ビットデータＣｊ，Ｃｊ＋１及びＣｊ＋２を夫々アン
ドゲート１１，１２及び１３の一方の入力端子に供給し
、これらアンドゲート１１〜１３の他方の入力端子に入
力端子ＩＮを共通に接続する。これらアンドゲート１１
〜１３より夫々入力データａ０と係数データＣの各ビッ
トとの積であるａ０・Ｃｊ〜ａ０・Ｃｊ＋２が出力され
る。FIG. 2 shows an example of the configuration of the basic unit 6 used in FIG. 1. In FIG. 6, Cj, Cj+1
and Cj+2 are 1 of the 3-bit coefficient data C in this example, respectively.
Corresponds to the bits in the 1st, 2nd, and 3rd digits. Each of these bit data is set in advance, and each of these bit data Cj, Cj+1 and Cj+2 is supplied to one input terminal of AND gates 11, 12 and 13, respectively, and the other input terminal of these AND gates 11 to 13 is supplied. Commonly connect the input terminals IN to the input terminals. These and gates 11
.about.13 outputs a0.Cj to a0.Cj+2, which are the products of input data a0 and each bit of coefficient data C, respectively.

【００１９】１４〜１７は夫々２入力のデータセレクタ
を示し、アンドゲート１１及びデータセレクタ１４，１
５の出力端子を夫々一方の全加算器１８の３個の入力端
子に接続し、データセレクタ１４及び１５の一方の入力
端子に夫々入力端子Ｑ０及びＲ０を接続し、アンドゲー
ト１２及びデータセレクタ１６，１７の出力端子を夫々
他方の全加算器１９の３個の入力端子に接続し、データ
セレクタ１６及び１７の一方の入力端子に入力端子Ｑ１
及びＲ１を接続する。また、一方の全加算器１８の桁上
げ出力ｃ０をレジスタ２０Ａを介して中間データｄ０と
して出力端子Ｕ１及びデータセレクタ１４の他方の入力
端子に供給し、この全加算器１８の和出力を出力端子Ｏ
Ｕに供給し、他方の全加算器１９の和出力ｃ１をレジス
タ２０Ｂを介して中間データｄ１として出力端子Ｔ１及
びデータセレクタ１５の他方の入力端子に供給する。そ
して、この全加算器１９の桁上げ出力ｃ２をレジスタ２
０Ｃを介して中間データｄ２として出力端子Ｕ２及びデ
ータセレクタ１６の他方の入力端子に供給し、アンドゲ
ート１３の出力データｃ３をレジスタ２０Ｄを介して中
間データｄ３として出力端子Ｔ２及びデータセレクタ１
７の他方の入力端子に供給する。Reference numerals 14 to 17 each indicate two-input data selectors, and the AND gate 11 and the data selectors 14 and 1
5 are connected to three input terminals of one full adder 18, input terminals Q0 and R0 are connected to one input terminal of data selectors 14 and 15, respectively, and AND gate 12 and data selector 16 are connected. , 17 are respectively connected to the three input terminals of the other full adder 19, and one input terminal of the data selectors 16 and 17 is connected to the input terminal Q1.
and R1 are connected. Further, the carry output c0 of one full adder 18 is supplied as intermediate data d0 to the output terminal U1 and the other input terminal of the data selector 14 via the register 20A, and the sum output of this full adder 18 is supplied to the output terminal O
The sum output c1 of the other full adder 19 is supplied to the output terminal T1 and the other input terminal of the data selector 15 as intermediate data d1 via the register 20B. Then, the carry output c2 of this full adder 19 is sent to the register 2.
0C as intermediate data d2 to output terminal U2 and the other input terminal of data selector 16, and output data c3 of AND gate 13 as intermediate data d3 via register 20D to output terminal T2 and data selector 1.
7 to the other input terminal.

【００２０】入力データａ０として３ビットの入力デー
タＩ（＝（Ｉ２，Ｉ１，Ｉ０））を供給し、３ビットの
係数Ｃとして係数（Ｃ２，Ｃ１，Ｃ０）を設定した場合
の本例の乗算回路における計算過程につき説明するに、
その乗算で得られる積Ｏは次のような６ビットの数とな
る。Multiplication in this example when 3-bit input data I (=(I2, I1, I0)) is supplied as input data a0 and coefficients (C2, C1, C0) are set as 3-bit coefficient C. To explain the calculation process in the circuit,
The product O obtained by this multiplication is a 6-bit number as shown below.

【００２１】[0021]

【数２】 Ｏ＝Ｃ×Ｉ＝（Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）
その入力データＩと係数Ｃとの乗算は図３のように３個
の部分積の和で表すことができる。また、本例では、図
４Ａに示すように入力データａ０として３ビットの入力
データＩがシリアルに供給され、図４Ｂに示すように下
位３ビットの出力データｑ０として積Ｏの下位３ビット
がシリアルに出力され、それに続いて図４Ｃに示すよう
に上位３ビットの出力データｑ１として積Ｏの上位３ビ
ットがシリアルに出力される。本例では図３の計算を図
５Ａ〜Ｆに示す計算に分解して実行するが、先ず、図３
の計算が図５Ａ〜Ｆに示す計算と等価であることを示す
。[Math. 2] O=C×I=(O5, O4, O3, O2, O1, O0)
The multiplication of the input data I and the coefficient C can be expressed as the sum of three partial products as shown in FIG. In addition, in this example, as shown in FIG. 4A, 3-bit input data I is serially supplied as input data a0, and as shown in FIG. 4B, the lower 3 bits of product O are serially supplied as output data q0 of lower 3 bits. Subsequently, as shown in FIG. 4C, the upper three bits of the product O are serially output as the upper three bits of output data q1. In this example, the calculation in Figure 3 is broken down into the calculations shown in Figures 5A to 5F.
shows that the calculations are equivalent to those shown in FIGS. 5A-F.

【００２２】即ち、図５Ａの計算は図３の最初の部分積
（Ｃ２・Ｉ０，Ｃ１・Ｉ０，Ｃ０・Ｉ０）に単に（０，
０）と（０，０）とを加算したものである。この場合に
は値は変化しないが、形式的に３ビット目及び２ビット
目への桁上げの対を（Ｚ２，Ｘ１）とする。また、桁上
げを除いた和の最小桁が積Ｏの最小桁（ＬＳＢ）である
Ｏ０であるため、その和を（Ｃ２・Ｉ０，Ｙ１，Ｏ０）
と置くことができる。このように加算結果を桁上げと和
とに分離して表現することを冗長な表現という。そして
、その冗長な表現の上位２ビットを、図５Ｂに示すよう
に図３の中間の部分積（Ｃ２・Ｉ１，Ｃ１・Ｉ１，Ｃ０
・Ｉ１）に加算して、この加算結果も桁上げ（Ｚ３，Ｘ
２）と和（Ｃ２・Ｉ１，Ｙ２，Ｏ１）とで冗長に表現す
る。この和のＬＳＢは積Ｏの２ビット目のデータに等し
い。That is, the calculation in FIG. 5A simply adds (0,
0) and (0,0). In this case, the value does not change, but formally the pair of carries to the third and second bits is (Z2, X1). Also, since the minimum digit of the sum excluding carry is O0, which is the least digit (LSB) of the product O, the sum is (C2・I0, Y1, O0)
You can put it as Expressing the addition result separately into a carry and a sum in this way is called redundant expression. Then, as shown in FIG. 5B, the upper two bits of the redundant expression are converted into the intermediate partial product (C2・I1, C1・I1, C0
・I1), and this addition result is also carried (Z3,
2) and the sum (C2・I1, Y2, O1). The LSB of this sum is equal to the second bit data of the product O.

【００２３】また、この冗長な表現の上位２ビットを、
図５Ｃに示すように図３の最後の部分積（Ｃ２・Ｉ２，
Ｃ１・Ｉ２，Ｃ０・Ｉ２）に加算して、この加算結果も
桁上げ（Ｚ４，Ｘ３）と和（Ｃ２・Ｉ２，Ｙ３，Ｏ２）
とで冗長に表現する。この和のＬＳＢが積Ｏの３ビット
目であるが、積Ｏの上位３ビットが冗長に表現されてい
るため、この冗長な表現を通常の表現に戻す必要がある
。そこで、図５Ｃの桁上げのＬＳＢであるＸ３と和の２
ビット目であるＹ３とを抜きだして、図５Ｄに示すよう
に“０”に加算して、２ビットの和（Ｗ４，Ｏ３）を得
る。更に、この２ビットの和の２ビット目であるＷ４と
図５ＣのデータＣ２・Ｉ２及びＺ４とを、図５Ｅに示す
ように加算して２ビットの和（Ｗ５，Ｏ４）を得た後に
、この和の２ビット目であるＷ５に形式的に図５Ｆに示
すように２個の“０”を加算することにより和（０，Ｏ
５）を得る。最後の和の２ビット目の“０”はダミービ
ットである。図５Ｄ〜Ｆで得られた和のＬＳＢが夫々積
Ｏの４ビット目〜６ビット目である。[0023] Furthermore, the upper two bits of this redundant expression are
As shown in FIG. 5C, the last partial product (C2・I2,
C1・I2, C0・I2), and this addition result is also carried (Z4, X3) and sum (C2・I2, Y3, O2)
It is expressed redundantly. The LSB of this sum is the third bit of product O, but since the upper three bits of product O are expressed redundantly, it is necessary to return this redundant expression to normal expression. Therefore, X3, which is the LSB of the carry in Figure 5C, and 2 of the sum
The bit Y3 is extracted and added to "0" as shown in FIG. 5D to obtain a 2-bit sum (W4, O3). Furthermore, after adding W4, which is the second bit of this 2-bit sum, and data C2, I2, and Z4 of FIG. 5C as shown in FIG. 5E to obtain a 2-bit sum (W5, O4), By adding two “0”s to W5, which is the second bit of this sum, as formally shown in FIG. 5F, the sum (0, O
5) is obtained. The second bit “0” in the final sum is a dummy bit. The LSBs of the sums obtained in FIGS. 5D to 5F are the 4th to 6th bits of the product O, respectively.

【００２４】図６を参照して図１及び図２の乗算回路が
図５に示す計算を実行する動作について説明するに、図
２の係数Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ０，Ｃ
１，Ｃ２を設定する。先ず１サイクル目に入力データａ
０（図６Ａ）としてデータＩ０が基本ユニット６に供給
され、アンドゲート１１，１２，１３より夫々Ｃ０・Ｉ
０，Ｃ１・Ｉ０，Ｃ２・Ｉ０が出力される。２入力のデ
ータセレクタ１４〜１７には夫々外部からコントロール
信号を与えて入力端子Ｑ０〜Ｒ１側を選択するようにす
る。入力端子Ｑ０〜Ｒ１には夫々“０”が供給されてい
るので、全加算器１８及び１９では図５Ａの加算が実行
され、図６Ｂ〜Ｆに示すように基本ユニット６の出力デ
ータｑ０，全加算器１８の桁上げ出力ｃ０，全加算器１
９の和出力ｃ１，全加算器１９の桁上げ出力ｃ２及びア
ンドゲート１３の出力ｃ３は夫々Ｏ０，Ｘ１，Ｙ１，Ｚ
２，Ｃ２・Ｉ０になる。Referring to FIG. 6, the operation of the multiplication circuits of FIGS. 1 and 2 to execute the calculations shown in FIG. 5 will be described.
1, set C2. First, in the first cycle, input data a
0 (FIG. 6A), data I0 is supplied to the basic unit 6, and the AND gates 11, 12, and 13 output C0 and I
0, C1·I0, and C2·I0 are output. A control signal is applied to each of the two-input data selectors 14-17 from the outside to select the input terminals Q0-R1. Since "0" is supplied to the input terminals Q0 to R1, the full adders 18 and 19 execute the addition shown in FIG. 5A, and the output data q0 of the basic unit 6, the total Carry output c0 of adder 18, full adder 1
9, the carry output c2 of the full adder 19, and the output c3 of the AND gate 13 are O0, X1, Y1, Z, respectively.
2, becomes C2・I0.

【００２５】２サイクル目には、出力ｃ０〜ｃ３が夫々
レジスタ２０Ａ〜２０Ｄに保持されて出力ｄ０〜ｄ３と
なり、入力データａ０としてデータＩ１が基本ユニット
６に供給され、アンドゲート１１，１２，１３より夫々
Ｃ０・Ｉ１，Ｃ１・Ｉ１，Ｃ２・Ｉ１が出力される。こ
れ以後のサイクルでは２入力のデータセレクタ１４〜１
７には夫々外部からコントロール信号を与えてレジスタ
２０Ａ〜２０Ｄの出力を選択するようにする。これによ
り全加算器１８及び１９では図５Ｂの加算が実行され、
出力データｑ０として積Ｏの２ビット目であるＯ１が出
力され、出力ｃ０〜ｃ３は夫々Ｘ２，Ｙ２，Ｚ３，Ｃ２
・Ｉ１になる。同様に３サイクル目には、出力データｑ
０として積Ｏの３ビット目であるＯ２が出力され、出力
ｃ０〜ｃ３は夫々Ｘ３，Ｙ３，Ｚ４，Ｃ２・Ｉ２になる
。In the second cycle, the outputs c0 to c3 are held in the registers 20A to 20D and become the outputs d0 to d3, and the data I1 is supplied to the basic unit 6 as the input data a0, and the AND gates 11, 12, 13 C0.I1, C1.I1, and C2.I1 are output from each of them. In subsequent cycles, 2-input data selectors 14 to 1
A control signal is applied to each of the registers 7 from the outside to select the output of the registers 20A to 20D. As a result, the addition shown in FIG. 5B is executed in the full adders 18 and 19,
O1, which is the second bit of product O, is output as output data q0, and outputs c0 to c3 are X2, Y2, Z3, and C2, respectively.
・It becomes I1. Similarly, in the third cycle, output data q
The third bit O2 of the product O is output as 0, and the outputs c0 to c3 become X3, Y3, Z4, and C2·I2, respectively.

【００２６】４サイクル目には、Ｐ／Ｓ変換器７及び８
の入力部の上位２ビットにレジスタ２０Ａ〜２０Ｄを介
してＸ３，Ｙ３，Ｚ４，Ｃ２・Ｉ２が供給され、Ｐ／Ｓ
変換器７及び８の入力部のＬＳＢに“０”が供給される
（図６Ｇ〜Ｉ及び図６Ｋ〜Ｍ参照）。従って、Ｐ／Ｓ変
換器７からの出力データｂ０は図６Ｊに示すように、４
サイクル目，５サイクル目及び６サイクル目に夫々Ｘ３
，Ｚ４及び“０”となり、Ｐ／Ｓ変換器８からの出力デ
ータｂ１は図６Ｎに示すように、４サイクル目，５サイ
クル目及び６サイクル目に夫々Ｙ３，Ｃ２・Ｉ２及び“
０”となる。そして、その４サイクル目には出力データ
ｂ０及びｂ１が夫々Ｘ３及びＹ３になると共に、レジス
タ１０の保持値は“０”であるため、全加算器９では図
５Ｄの計算が実行され、全加算器９の和出力ｑ１として
積Ｏの４ビット目のデータＯ３が得られる。In the fourth cycle, P/S converters 7 and 8
X3, Y3, Z4, C2 and I2 are supplied to the upper two bits of the input section of P/S via registers 20A to 20D.
A "0" is applied to the LSB of the inputs of converters 7 and 8 (see FIGS. 6G-I and 6K-M). Therefore, the output data b0 from the P/S converter 7 is 4 as shown in FIG. 6J.
X3 in each cycle, 5th cycle, and 6th cycle
.
Then, in the fourth cycle, the output data b0 and b1 become X3 and Y3, respectively, and the value held in the register 10 is "0", so the full adder 9 performs the calculation in FIG. 5D. This is executed, and the fourth bit data O3 of the product O is obtained as the sum output q1 of the full adder 9.

【００２７】同様に、全加算器９においては５サイクル
目及び６サイクル目に夫々図５Ｅ及びＦに示す計算が実
行され、出力ｂ１，ｂ３，ｑ１，ｂ２は図６Ｎ〜Ｑに示
すように変化する。なお、６サイクル目には全加算器９
において、（Ｗ５＋０＋０）が実行されるが、この計算
では桁上げは発生しないので、桁上げ出力ｂ２は乗算が
終了した時点で常に“０”にリセットされている。従っ
て、次の乗算の４サイクル目ではレジスタ１０に常に“
０”が保持されることになる。Similarly, in the full adder 9, the calculations shown in FIGS. 5E and F are executed in the 5th and 6th cycles, respectively, and the outputs b1, b3, q1, and b2 change as shown in FIGS. 6N to Q. do. In addition, in the 6th cycle, the full adder 9
, (W5+0+0) is executed, but since no carry occurs in this calculation, the carry output b2 is always reset to "0" when the multiplication is completed. Therefore, in the fourth cycle of the next multiplication, register 10 is always “
0'' will be held.

【００２８】本例の乗算回路の動作で注目すべき点は、
基本ユニット６は１〜３サクル目でのみ使用され、全加
算器９は４〜６サイクル目でのみ使用されていることで
ある。これにより、図１７Ａに示すように連続的に入力
されて来る語長３ビットの入力データに次々と語長３ビ
ットの係数Ｃを乗算し、この乗算結果である６ビットの
積Ｏを２本の信号ラインを介して連続的に出力すること
ができる。The points to note in the operation of the multiplication circuit of this example are as follows:
The basic unit 6 is used only in the 1st to 3rd cycles, and the full adder 9 is used only in the 4th to 6th cycles. As a result, as shown in FIG. 17A, input data with a word length of 3 bits that is input continuously is multiplied one after another by a coefficient C with a word length of 3 bits, and the 6-bit product O, which is the result of this multiplication, is It can be output continuously through the signal line.

【００２９】次に、本発明の第２実施例につき図７〜図
１０を参照して説明する。この第２実施例は、順次２本
の入力ラインを介してシリアルに供給される語長６ビッ
トの入力データＩ（Ｉ５，Ｉ４，‥‥，Ｉ０）と語長３
ビットの係数データＣ（Ｃ２，Ｃ１，Ｃ０）とを乗算し
て語長９ビットの積Ｏ（Ｏ８，Ｏ７，‥‥，Ｏ０）を得
て、この積をその入力データに同期して３本の出力ライ
ンを介して順次シリアルに出力するものであり、その入
力データは図１７Ｂに示す形式で２本の信号ラインを介
して時分割されて供給されるものとする。また、図７に
おいて図１と対応する部分には同一符号を付してその詳
細説明を省略する。Next, a second embodiment of the present invention will be explained with reference to FIGS. 7 to 10. This second embodiment consists of input data I (I5, I4, . . . , I0) with a word length of 6 bits that is serially supplied via two input lines, and
Multiply the bit coefficient data C (C2, C1, C0) to obtain the product O (O8, O7,..., O0) with a word length of 9 bits, and synchronize this product with the input data to create three lines. It is assumed that the input data is sequentially output serially through the output lines of , and the input data is time-divided and supplied through two signal lines in the format shown in FIG. 17B. Further, in FIG. 7, parts corresponding to those in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted.

【００３０】図７は本例の乗算回路を示し、この図７に
おいて、６Ａ及び６Ｂは夫々図１の基本ユニット６と同
一構成の基本ユニットである。そして、基本ユニット６
Ａ及び６Ｂの入力端子ＩＮに夫々入力データａ０及びａ
１を供給し、第１の基本ユニット６Ａの入力端子Ｑ０，
Ｒ０，Ｑ１，Ｒ１に“０”のデータを供給し、この基本
ユニット６Ａの出力端子Ｕ１，Ｔ１，Ｕ２，Ｔ２を夫々
第２の基本ユニット６Ｂの入力端子Ｑ０，Ｒ０，Ｑ１，
Ｒ１に接続し、この基本ユニット６Ｂの出力端子Ｕ１及
びＵ２を第１のＰ／Ｓ変換器７の上位２ビットの入力端
子に接続し、この基本ユニット６Ｂの出力端子Ｔ１及び
Ｔ２を第２のＰ／Ｓ変換器８の上位２ビットの入力端子
に接続する。他の構成は図１と同じである。FIG. 7 shows the multiplication circuit of this example. In FIG. 7, 6A and 6B are basic units having the same configuration as the basic unit 6 of FIG. 1, respectively. And basic unit 6
Input data a0 and a to input terminals A and 6B, respectively.
1 to the input terminals Q0, of the first basic unit 6A,
"0" data is supplied to R0, Q1, R1, and the output terminals U1, T1, U2, T2 of this basic unit 6A are connected to the input terminals Q0, R0, Q1, of the second basic unit 6B, respectively.
R1, the output terminals U1 and U2 of this basic unit 6B are connected to the upper 2 bit input terminals of the first P/S converter 7, and the output terminals T1 and T2 of this basic unit 6B are connected to the second Connect to the input terminal of the upper 2 bits of the P/S converter 8. The other configurations are the same as in FIG.

【００３１】図８Ａ〜Ｅに示すように、本例では最初の
３サイクルにデータａ０として入力データＩの下位３ビ
ット（Ｉ０，Ｉ１，Ｉ２）が供給され、それに続く３サ
イクルにデータａ１として入力データＩの上位３ビット
（Ｉ３，Ｉ４，Ｉ５）が供給され、最初の３サイクルに
基本ユニット６Ａの出力端子ＯＵよりデータｑ０として
積Ｏの下位３ビット（Ｏ０，Ｏ１，Ｏ２）が出力され、
それに続く３サイクルに基本ユニット６Ｂの出力端子Ｏ
Ｕよりデータｑ１として積Ｏの中位３ビット（Ｏ３，Ｏ
４，Ｏ５）が出力され、それに続く３サイクルに全加算
器９の和出力端子Ｓよりデータｑ２として積Ｏの上位３
ビット（Ｏ６，Ｏ７，Ｏ８）が出力される。この積Ｏは
、図９に示すように、入力データＩと係数Ｃとを乗算す
ることにより求められるものである。As shown in FIGS. 8A to 8E, in this example, the lower three bits (I0, I1, I2) of input data I are supplied as data a0 in the first three cycles, and are input as data a1 in the following three cycles. The upper three bits (I3, I4, I5) of data I are supplied, and in the first three cycles, the lower three bits (O0, O1, O2) of the product O are output as data q0 from the output terminal OU of the basic unit 6A.
In the following three cycles, the output terminal O of the basic unit 6B
The middle 3 bits of the product O (O3, O
4, O5) is output, and in the following three cycles, the top 3 of the product O is output as data q2 from the sum output terminal S of the full adder 9.
Bits (O6, O7, O8) are output. This product O is obtained by multiplying the input data I and the coefficient C, as shown in FIG.

【００３２】本例でも、図９の演算が図１０Ａ〜Ｉに示
す部分積の加算に分解されて実行される。この場合、図
１０Ａ〜Ｆまでの加算結果は和と桁上げとにより冗長に
表現され、その和のＬＳＢが夫々その積ＯのビットＯ０
〜Ｏ５になり、図１０Ｇ〜Ｉに示す演算により積Ｏのビ
ットＯ６〜Ｏ８が求められる。具体的に、１サイクル目
〜３サイクル目までは第１の基本ユニット６Ａにおいて
図１０Ａ等に示す加算が実行され、４サイクル目には基
本ユニット６Ａの出力端子Ｕ１，Ｔ１，Ｕ２，Ｔ２を介
して基本ユニット６Ｂに中間データＸ３，Ｙ３，Ｚ４，
Ｃ２・Ｉ２が供給される。この中間データを初期値とし
て４サイクル目〜６サイクル目までは基本ユニット６Ｂ
において図１０Ｆ等に示す加算が実行される。そして、
６サイクル目の終わりには基本ユニット６Ｂの出力端子
Ｕ１，Ｔ１，Ｕ２，Ｔ２より夫々図１０Ｆの計算結果で
あるＸ６，Ｙ６，Ｚ７，Ｃ２・Ｉ５が出力されるので、
それに続く７サイクル目〜９サイクル目において、全加
算器９は図１０Ｇ〜Ｉの加算を実行する。In this example as well, the calculation in FIG. 9 is decomposed and executed into the addition of partial products shown in FIGS. 10A to 10I. In this case, the addition results in FIGS. 10A to 10F are redundantly expressed by a sum and a carry, and the LSB of the sum is the bit O0 of the product O, respectively.
~O5, and bits O6 to O8 of the product O are determined by the operations shown in FIGS. 10G to I. Specifically, from the first cycle to the third cycle, the addition shown in FIG. 10A etc. is executed in the first basic unit 6A, and in the fourth cycle, the addition shown in FIG. and send the intermediate data X3, Y3, Z4, to the basic unit 6B.
C2 and I2 are supplied. Using this intermediate data as the initial value, from the 4th cycle to the 6th cycle, the basic unit 6B
In this step, the addition shown in FIG. 10F etc. is executed. and,
At the end of the 6th cycle, the calculation results of FIG. 10F, X6, Y6, Z7, C2 and I5, are output from the output terminals U1, T1, U2, and T2 of the basic unit 6B, respectively.
In the subsequent 7th to 9th cycles, the full adder 9 executes the additions shown in FIGS. 10G to 10I.

【００３３】次に、本発明の第３実施例につき図１１〜
図１３を参照して説明する。この第３実施例は、図１２
Ａに示すようにシリアルにデータａ０として供給される
語長３ビットの入力データＩ（Ｉ２，Ｉ１，Ｉ０）と語
長６ビットの係数データＣ（Ｃ５，Ｃ４，‥‥，Ｃ０）
とを乗算して語長９ビットの積Ｏ（Ｏ８，Ｏ７，‥‥，
Ｏ０）を得て、図１２Ｂ〜Ｄに示すように、この積をそ
の入力データに同期して３本の出力ラインを介してデー
タｑ０〜ｑ２として順次シリアルに出力するものである
。また、図１１において図７と対応する部分には同一符
号を付してその詳細説明を省略する。Next, regarding the third embodiment of the present invention, FIGS.
This will be explained with reference to FIG. This third embodiment is shown in FIG.
As shown in A, input data I (I2, I1, I0) with a word length of 3 bits and coefficient data C (C5, C4, ..., C0) with a word length of 6 bits are serially supplied as data a0.
and the product of word length 9 bits O(O8, O7, . . .
O0), and as shown in FIGS. 12B to 12D, this product is serially output as data q0 to q2 via three output lines in synchronization with the input data. Further, in FIG. 11, parts corresponding to those in FIG. 7 are given the same reference numerals, and detailed explanation thereof will be omitted.

【００３４】図１１は本例の乗算回路を示し、この図１
１において、２２は２入力のデータセレクタであり、第
１の基本ユニット６Ａの入力端子ＩＮとそのデータセレ
クタ２２の一方の入力端子とを３個のレジスタ２１Ａ〜
２１Ｃを介して接続し、そのデータセレクタ２２の出力
端子を第２の基本ユニット６Ｂの入力端子に接続する。FIG. 11 shows the multiplication circuit of this example.
1, 22 is a two-input data selector, and the input terminal IN of the first basic unit 6A and one input terminal of the data selector 22 are connected to three registers 21A to 21A.
21C, and the output terminal of the data selector 22 is connected to the input terminal of the second basic unit 6B.

【００３５】そして、その第１の基本ユニット６Ａの入
力端子ＩＮ及び先頭のレジスタ２１Ａに共通に入力デー
タａ０を供給し、データセレクタ２２の他方の入力端子
に入力データａ１を供給する。他の構成は図７と同様で
ある。この場合、データセレクタ２２で入力データａ１
を選択すると、図１１の乗算回路は図７の乗算回路と同
じ動作を実行する。以下ではデータセレクタ２２でレジ
スタ２１Ｃの出力を選択する場合の動作につき説明する
。Input data a0 is commonly supplied to the input terminal IN of the first basic unit 6A and the first register 21A, and input data a1 is supplied to the other input terminal of the data selector 22. The other configurations are the same as those in FIG. 7. In this case, the data selector 22 selects the input data a1.
, the multiplication circuit of FIG. 11 performs the same operation as the multiplication circuit of FIG. The operation when the data selector 22 selects the output of the register 21C will be described below.

【００３６】３ビットの入力データＩと６ビットの係数
Ｃとの乗算は、図１３に示すように３個の部分積Ｎ１〜
Ｎ３の加算で表すことができるが、本例ではその３個の
部分積の加算を更に６個の部分積の加算で表す。即ち、
図１３に示すように、最初の６ビットの部分積Ｎ１を３
ビットの小部分積Ｎ５とＮ６とに分け、同様に他の６ビ
ットの部分積Ｎ２及びＮ３も夫々２個の３ビットの小部
分積に分け、（０，０）と（０，０）とよりなるデータ
Ｎ４を初期値としてこれら６個の小部分積を桁の小さい
順序で加算する。この図１３の下段の演算は図９の演算
と同じであるため、この図１３の演算は実質的に図７の
乗算回路で実行することができる。Multiplication of 3-bit input data I and 6-bit coefficient C is performed using three partial products N1 to 6 as shown in FIG.
Although it can be expressed as an addition of N3, in this example, the addition of those three partial products is further expressed as an addition of six partial products. That is,
As shown in FIG. 13, the partial product N1 of the first 6 bits is
Divide into bit partial products N5 and N6, and similarly divide other 6-bit partial products N2 and N3 into two 3-bit partial products, (0,0) and (0,0). These six partial products are added in descending order of digits using data N4 consisting of as an initial value. Since the calculations in the lower part of FIG. 13 are the same as those in FIG. 9, the calculations in FIG. 13 can be substantially executed by the multiplication circuit in FIG.

【００３７】ただし、図１３の演算では入力データＩｉ
は３サイクル遅れて繰り返して使用されているので、図
１１の乗算回路では入力データａ０をレジスタ２１Ａ〜
２１Ｃを介して３サイクル遅らせてなるデータを第２の
基本ユニット６Ｂに供給するようにしている。また、図
１１の乗算回路では、第１の基本ユニット６Ａの内部の
係数Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ０，Ｃ１，
Ｃ２が設定され、第２の基本ユニット６Ｂの内部の係数
Ｃｊ，Ｃｊ＋１，Ｃｊ＋２として夫々Ｃ３，Ｃ４，Ｃ５
が設定される。However, in the calculation of FIG. 13, the input data Ii
is used repeatedly with a delay of 3 cycles, so the multiplier circuit in FIG.
The data delayed by three cycles is supplied to the second basic unit 6B via 21C. In addition, in the multiplication circuit of FIG. 11, the internal coefficients Cj, Cj+1 and Cj+2 of the first basic unit 6A are C0, C1, Cj+2, respectively.
C2 is set, and C3, C4, C5 are set as internal coefficients Cj, Cj+1, Cj+2 of the second basic unit 6B, respectively.
is set.

【００３８】また、入力データＩの語長が６ビットで係
数データＣの語長が６ビットである場合には、その係数
データを上位３ビットと下位３ビットとに分けて、６ビ
ット×６ビットの演算を６ビット×上位３ビットの小演
算と６ビット×下位３ビットの小演算とに分解する。そ
して、これら２個の小演算を夫々図７の乗算回路で実行
して、夫々の演算結果を加算するようにすればよい。Furthermore, when the word length of the input data I is 6 bits and the word length of the coefficient data C is 6 bits, the coefficient data is divided into the upper 3 bits and the lower 3 bits, and is divided into 6 bits x 6 bits. A bit operation is divided into a small operation of 6 bits x upper 3 bits and a small operation of 6 bits x lower 3 bits. Then, these two small operations may be executed by the multiplication circuit shown in FIG. 7, respectively, and the respective operation results may be added.

【００３９】上述の実施例は入力データが図１７の形式
で伝送されるシステムに本発明を適用したものであるが
、入力データが図１８の形式で伝送されるシステムに本
発明を適用した場合には、図１４に示す基本ユニットを
使用する。この図１４において、入力端子ＩＮ１及びＩ
Ｎ２には夫々入力データの偶数ビット及び奇数ビットの
データをシリアルに供給し、第１の入端子ＩＮ１をアン
ドゲート２３〜２６の一方の入力端子に共通に接続し、
これらアンドゲート２３〜２６の他方の入力端子に夫々
係数データＣｊ〜Ｃｊ＋３を供給する。また、２入力の
データセレクタ２７〜３２の一方の入力端子に夫々入力
端子Ｑ０，Ｒ０，Ｑ１，Ｒ１，Ｑ２，Ｒ２を接続し、デ
ータセレクタ２７，２８及びアンドゲート２３の出力を
全加算器３３の入力部に供給し、データセレクタ２９，
３０及びアンドゲート２４の出力を全加算器３４の入力
部に供給し、データセレクタ３１，３２及びアンドゲー
ト２５の出力を全加算器３５の入力部に供給する。In the above embodiment, the present invention is applied to a system in which input data is transmitted in the format shown in FIG. 17, but when the present invention is applied to a system in which input data is transmitted in the format shown in FIG. For this purpose, the basic unit shown in FIG. 14 is used. In this FIG. 14, input terminals IN1 and I
Even bits and odd bits of input data are serially supplied to N2, and the first input terminal IN1 is commonly connected to one input terminal of AND gates 23 to 26.
Coefficient data Cj to Cj+3 are supplied to the other input terminals of these AND gates 23 to 26, respectively. Further, the input terminals Q0, R0, Q1, R1, Q2, and R2 are connected to one input terminal of the two-input data selectors 27 to 32, respectively, and the outputs of the data selectors 27 and 28 and the AND gate 23 are connected to the full adder 33. data selector 29,
The outputs of the data selectors 31 and 32 and the AND gate 25 are supplied to the input part of the full adder 34, and the outputs of the data selectors 31, 32 and the AND gate 25 are supplied to the input part of the full adder 35.

【００４０】また、第２の入力端子ＩＮ２をアンドゲー
ト３６〜３９の一方の入力端子に共通に接続し、これら
アンドゲート３６〜３９の他方の入力端子に夫々係数デ
ータＣｊ〜Ｃｊ＋３を供給する。そして、全加算器３３
の桁上げ出力，全加算器３４の和出力及びアンドゲート
３６の出力を全加算器４０の入力部に供給し、全加算器
３４の桁上げ出力，全加算器３５の和出力及びアンドゲ
ート３７の出力を全加算器４１の入力部に供給し、全加
算器３５の桁上げ出力，アンドゲート２６の出力及びア
ンドゲート３８の出力を全加算器４２の入力部に供給し
、全加算器３３及び４０の和出力を夫々第１の出力端子
ＯＵ１及び第２の出力端子ＯＵ２に供給する。また、全
加算器４０の桁上げ出力，全加算器４１の和出力及び桁
上げ出力，全加算器４２の和出力及び桁上げ出力並びに
アンドゲート３９の出力を夫々レジスタ４３Ａ〜４３Ｆ
を介して出力端子Ｕ２，Ｔ２，Ｕ３，Ｔ３，Ｕ４及びＴ
４に供給し、これら出力端子Ｕ２〜Ｔ４を夫々データセ
レクタ２７〜３２の他方の入力端子にも接続する。Further, the second input terminal IN2 is commonly connected to one input terminal of AND gates 36 to 39, and coefficient data Cj to Cj+3 are supplied to the other input terminals of these AND gates 36 to 39, respectively. And full adder 33
The carry output of the full adder 34, the sum output of the full adder 34, and the output of the AND gate 36 are supplied to the input section of the full adder 40, and the carry output of the full adder 34, the sum output of the full adder 35, and the AND gate 37 The output of the full adder 35 is supplied to the input part of the full adder 41, the carry output of the full adder 35, the output of the AND gate 26, and the output of the AND gate 38 are supplied to the input part of the full adder 42. and 40 are supplied to the first output terminal OU1 and the second output terminal OU2, respectively. Further, the carry output of the full adder 40, the sum output and carry output of the full adder 41, the sum output and carry output of the full adder 42, and the output of the AND gate 39 are input to registers 43A to 43F, respectively.
via output terminals U2, T2, U3, T3, U4 and T
4, and these output terminals U2 to T4 are also connected to the other input terminals of data selectors 27 to 32, respectively.

【００４１】この図１４の基本ユニットも初段では入力
端子Ｑ０〜Ｒ２に夫々“０”のデータを供給し、２段目
以降では入力端子Ｑ０〜Ｒ２に夫々前段の基本ユニット
の出力端子Ｕ２〜Ｔ４を接続するようにする。この図１
４の基本ユニットは、加算器２段毎にパイプライン化し
た乗算回路を時分割多重したものである。また、図１４
の乗算回路を一般化すると、ｋ段の加算器毎にパイプラ
イン化した乗算回路を時分割多重した回路を使用するこ
とにより、ｌｎ／ｋ本の信号線を使用して語長ｎビット
のデータが伝送されて来るシステム用の乗算回路も容易
に構成することができる。The basic unit in FIG. 14 also supplies "0" data to the input terminals Q0 to R2 at the first stage, and from the second stage onwards, the output terminals U2 to T4 of the previous stage basic unit are supplied to the input terminals Q0 to R2, respectively. to connect. This figure 1
The basic unit No. 4 is one in which pipelined multiplication circuits are time-division multiplexed for every two stages of adders. Also, Figure 14
Generalizing the multiplier circuit, by using a time-division multiplexed circuit of pipelined multiplier circuits for each k-stage adder, data with a word length of n bits can be processed using ln/k signal lines. A multiplier circuit for a system in which the signal is transmitted can also be easily constructed.

【００４２】このように、本発明は上述実施例に限定さ
れず本発明の要旨を逸脱しない範囲で種々の構成を取り
得ることは勿論である。As described above, it goes without saying that the present invention is not limited to the above-described embodiments, but can take various configurations without departing from the gist of the present invention.

【００４３】[0043]

【発明の効果】本発明によれば、予め演算ユニット内に
設定されている他方の数のビット数を調整することによ
り、演算速度をそのシステムに合う最適の速度に設定で
きると共に、演算ユニットを繰り返して使用するように
しているので、回路規模を小さくすることができる利益
がある。According to the present invention, by adjusting the number of bits of the other number set in advance in the arithmetic unit, the arithmetic speed can be set to the optimum speed suitable for the system, and the arithmetic unit can be Since it is used repeatedly, there is an advantage that the circuit scale can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明による乗算回路の第１実施例を示す構成
図である。FIG. 1 is a configuration diagram showing a first embodiment of a multiplication circuit according to the present invention.

【図２】第１実施例中の基本ユニットを示す構成図であ
る。FIG. 2 is a configuration diagram showing a basic unit in the first embodiment.

【図３】第１実施例の３ビット×３ビットの乗算の一例
を示す線図である。FIG. 3 is a diagram showing an example of 3-bit×3-bit multiplication in the first embodiment.

【図４】第１実施例の入出力データの一例を示すタイミ
ングチャート図である。FIG. 4 is a timing chart diagram showing an example of input/output data of the first embodiment.

【図５】図３の計算を分解した計算の流れを示す線図で
ある。FIG. 5 is a diagram illustrating the flow of calculations in which the calculations in FIG. 3 are broken down;

【図６】図５の計算を実行するときの第１実施例の動作
の説明に供するタイミングチャート図である。6 is a timing chart diagram for explaining the operation of the first embodiment when executing the calculation of FIG. 5; FIG.

【図７】本発明による乗算回路の第２実施例を示す構成
図である。FIG. 7 is a configuration diagram showing a second embodiment of a multiplication circuit according to the present invention.

【図８】第２実施例の入出力データの一例を示すタイミ
ングチャート図である。FIG. 8 is a timing chart diagram showing an example of input/output data of the second embodiment.

【図９】第２実施例の６ビット×３ビットの乗算の一例
を示す線図である。FIG. 9 is a diagram illustrating an example of 6-bit×3-bit multiplication in the second embodiment.

【図１０】図９の乗算を分解した計算の流れを示す線図
である。FIG. 10 is a diagram showing the flow of computation in which the multiplication in FIG. 9 is broken down;

【図１１】本発明による乗算回路の第３実施例を示す構
成図である。FIG. 11 is a configuration diagram showing a third embodiment of a multiplication circuit according to the present invention.

【図１２】第３実施例の入出力データの一例を示す線図
である。FIG. 12 is a diagram showing an example of input/output data of the third embodiment.

【図１３】第３実施例の３ビット×６ビットの乗算の一
例を示す線図である。FIG. 13 is a diagram showing an example of 3 bits x 6 bits multiplication in the third embodiment.

【図１４】基本ユニットの他の例を示す構成図である。FIG. 14 is a configuration diagram showing another example of the basic unit.

【図１５】従来の乗算回路の一例の要部を示す構成図で
ある。FIG. 15 is a configuration diagram showing a main part of an example of a conventional multiplication circuit.

【図１６】従来の乗算回路の他の例の要部を示す構成図
である。FIG. 16 is a configuration diagram showing a main part of another example of a conventional multiplication circuit.

【図１７】信号を時分割的に伝送するシステムの一例を
示すタイミングチャート図である。FIG. 17 is a timing chart diagram illustrating an example of a system that transmits signals in a time-division manner.

【図１８】信号を時分割的に伝送するシステムの他の例
を示すタイミングチャート図である。FIG. 18 is a timing chart diagram showing another example of a system that transmits signals in a time-division manner.

【符号の説明】[Explanation of symbols]

６　　基本ユニット ７，８　　パラレル／シリアル変換器 ９　　全加算器 １０　　レジスタ １１〜１３　　アンドゲート １８，１９　　全加算器 ２０Ａ〜２０Ｄ　　レジスタ ａ０　　入力データ ｑ０，ｑ１　　出力データ 6 Basic unit 7, 8 Parallel/serial converter 9 Full adder 10 Register 11-13 And Gate 18, 19 Full adder 20A-20D register a0 Input data q0, q1　Output data

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　シリアルに入力される一方の数の各ビ
ットのデータと予め設定されている他方の数との乗算結
果を順次桁上げ出力をフィードバックしながら累加算し
て最小桁のデータをシリアルに出力する１段又は並列接
続された複数段の演算ユニットと、該１段又は複数段の
演算ユニットの最小桁を除く累加算結果をシリアル変換
するパラレル／シリアル変換回路と、該パラレル／シリ
アル変換回路よりシリアルに出力されるデータを順次桁
上げ出力をフィードバックしながら累加算して最小桁の
データをシリアルに出力する加算回路とを有する乗算回
路。Claim 1: Multiplying the data of each bit of one number input serially by the other number set in advance, and cumulatively adding the result while feeding back the carry output, and serially inputting the data of the smallest digit. one stage or multiple stages of arithmetic units connected in parallel, a parallel/serial converter circuit that serially converts the cumulative addition result excluding the minimum digit of the one stage or multiple stages of arithmetic units, and the parallel/serial converter. A multiplication circuit that includes an adder circuit that cumulatively adds data serially output from the circuit while feeding back carry outputs and serially outputs data of the minimum digit.