JPH0330877B2 - - Google Patents
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- JPH0330877B2 JPH0330877B2 JP57154519A JP15451982A JPH0330877B2 JP H0330877 B2 JPH0330877 B2 JP H0330877B2 JP 57154519 A JP57154519 A JP 57154519A JP 15451982 A JP15451982 A JP 15451982A JP H0330877 B2 JPH0330877 B2 JP H0330877B2
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Description
【発明の詳細な説明】 この発明は楽音発生装置に関する。[Detailed description of the invention] The present invention relates to a musical tone generator.
デイジタルフイルタによつて実現される振幅周
波数特性は、そのフイルタ型式及び係数の与え方
もさることながら、段数（次数）によつても大き
な影響を受ける。一般に、段数が多いほど、多く
の極（及に零点）を実現することができ、複雑な
振幅周波数特性制御が可能となる。従つて、電子
楽器の音色回路としてデイジタルフイルタを使用
する場合、豊かな音色制御を可能にするために
は、デイジタルフイルタの段数を出来るだけ多く
するのが好ましい。反面、フイルタ段数を多くす
ることは、コストを増大させると共に回路構成規
模の拡大を余儀なくさせるという不利をもたら
す。 The amplitude-frequency characteristics achieved by a digital filter are greatly influenced by the filter type and the way the coefficients are given, as well as the number of stages (order). Generally, the greater the number of stages, the more poles (and zeros) can be realized, and the more complex amplitude-frequency characteristic control becomes possible. Therefore, when using a digital filter as a timbre circuit of an electronic musical instrument, it is preferable to increase the number of stages of the digital filter as much as possible in order to enable rich timbre control. On the other hand, increasing the number of filter stages has the disadvantages of increasing cost and forcing an increase in the scale of the circuit configuration.
この発明は上述の点に鑑みてなされたもので、
移動フオルマント型の音色、固定フオルマント型
の音色、移動フオルマント型の音色と固定フオル
マント型の音色を混合した音色、等の各種の音色
を持つ楽音信号を、極めて簡単な構成で、かつ容
易に発生することができるようにした楽音発生装
置を提供しようとするものである。 This invention was made in view of the above points,
To easily generate musical tone signals having various tones such as a moving formant type tone, a fixed formant type tone, a mixed tone of a moving formant type tone and a fixed formant type tone, etc., with an extremely simple configuration. It is an object of the present invention to provide a musical tone generating device that is capable of generating musical tones.
この発明に係る楽音発生装置は、発生すべき楽
音の音色を選択する音色選択手段と、複数系列の
デイジタル楽音信号を移動フオルマント型の音色
特性で発生する楽音信号発生手段と、所定数のフ
イルタ演算段を含むデイジタルフイルタ基礎回
路、及び各サンプル点のデイジタル楽音信号を前
記基礎回路において所定回繰返し巡回させ、この
巡回に対応して、前記基礎回路の各演算段に対し
て複数のフイルタ係数を時分割的に供給し、これ
により前記基礎回路を前記演算段の数よりも多段
のデイジタルフイルタとして時分割動作させる制
御手段を有し、固定フオルマント型の音色形成を
行なうデイジタルフイルタ装置と、前記楽音信号
発生手段から発生された複数系列のデイジタル楽
音信号の一部または全部を前記デイジタルフイル
タ装置を介して送出するかまたは該デイジタルフ
イルタ装置を介さないで送出するかを選択する選
択手段と、前記音色選択手段で選択された音色に
対応して、前記楽音信号発生手段から発生される
各系列毎のデイジタル楽音信号の特性をそれぞれ
設定するためのパラメータ情報、前記デイジタル
フイルタ装置における各演算段に供給するフイル
タ係数を指定するためのパラメータ情報および前
記選択手段の選択動作を設定するためのパラメー
タ情報を、前記楽音信号発生手段、前記制御手段
および前記選択手段にそれぞれ供給するパラメー
タ情報発生手段と、前記選択手段で前記デイジタ
ルフイルタ装置を介さないで送出することが選択
されたデイジタル楽音信号および前記デイジタル
フイルタ装置でフイルタ処理されたデイジタル楽
音信号を混合する混合手段とを具備することを特
徴とする。 A musical tone generation device according to the present invention includes a tone selection means for selecting the tone of a musical tone to be generated, a musical tone signal generation means for generating a plurality of series of digital musical tone signals with moving formant type tone characteristics, and a predetermined number of filter operations. A digital filter basic circuit including a digital filter stage, and a digital musical tone signal at each sample point are repeatedly circulated in the basic circuit a predetermined number of times, and a plurality of filter coefficients are timed for each operation stage of the basic circuit in accordance with the circulation. a digital filter device which performs fixed formant type tone formation and has a control means for time-divisionally operating the basic circuit as a digital filter with more stages than the number of arithmetic stages; selection means for selecting whether to send out part or all of the plurality of series of digital musical tone signals generated from the generation means through the digital filter device or not through the digital filter device; and the timbre selection means. Parameter information for setting the characteristics of the digital musical tone signal for each series generated from the musical tone signal generating means in accordance with the timbre selected by the musical tone signal generating means, and filters supplied to each calculation stage in the digital filter device. Parameter information generation means for supplying parameter information for specifying a coefficient and parameter information for setting a selection operation of the selection means to the musical tone signal generation means, the control means, and the selection means, respectively; and the selection means. The present invention is characterized by comprising a mixing means for mixing the digital musical tone signal selected to be transmitted without going through the digital filter device and the digital musical tone signal filtered by the digital filter device.
選択された音色に対応して前記パラメータ情報
が発生され、これに応じて、楽音信号発生手段
から発生される各系列毎のデイジタル楽音信号の
特性、デイジタルフイルタ装置における各演算
段に供給するフイルタ係数、選択手段の選択動
作、が夫々設定若しくは指定される。楽音信号発
生手段から発生される各系列毎のデイジタル楽音
信号の特性を設定することにより、各系列毎に任
意の音色を持つ楽音信号が移動フオルマント型の
音色特性で発生される。また、デイジタルフイル
タにおいては、各演算段のフイルタ係数が所望音
色に応じて指定されることにより、固定フオルマ
ント型の音色制御がなされる。また、複数系列の
デイジタル楽音信号の一部または全部について所
望の選択動作を行なうよう選択手段の選択動作を
設定することにより、デイジタルフイルタを通し
た一部または全部の系列の楽音信号について固定
フオルマント型の音色が付与され、デイジタルフ
イルタを通さない一部または全部の系列の楽音信
号について固定フオルマント型の音色が付与され
ないようにすることができる。 The parameter information is generated in accordance with the selected timbre, and the characteristics of the digital musical tone signal for each series generated from the musical tone signal generating means and the filter coefficients supplied to each calculation stage in the digital filter device are determined accordingly. , and the selection operation of the selection means are respectively set or designated. By setting the characteristics of the digital musical tone signal for each series generated by the musical tone signal generating means, a musical tone signal having an arbitrary tone color is generated for each series with moving formant type tone characteristics. Furthermore, in the digital filter, fixed formant type timbre control is performed by specifying the filter coefficients of each calculation stage according to the desired timbre. Furthermore, by setting the selection operation of the selection means to perform a desired selection operation for some or all of the digital musical tone signals of multiple series, it is possible to select a fixed formant type for some or all of the musical tone signals that have passed through the digital filter. It is possible to prevent fixed formant tone from being imparted to some or all series of musical tone signals that are not passed through the digital filter.
こうして、例えば音色選択手段により選択され
た音色が必要な複数系列で発生された楽音信号を
混合することにより完成する場合、必要な複数系
列全部の楽音信号をデイジタルフイルタに通さな
い場合は最終的に移動フオルマント型の音色特性
の楽音が得られ、また、必要な複数系列全部の楽
音信号をデイジタルフイルタに通した場合は最終
的に固定フオルマント型の音色特性の楽音が得ら
れ、また、必要な複数系列の一部の楽音信号をデ
イジタルフイルタに通し、他の系列の楽音信号を
デイジタルフイルタに通さずに両者を混合した場
合は、最終的に移動フオルマント型の音色特性と
固定フオルマント型の音色特性を混合した特性の
楽音が得られる。 In this way, for example, when the timbre selected by the timbre selection means is completed by mixing the musical tone signals generated in the necessary plurality of sequences, and when the musical tone signals of all the necessary plurality of sequences are not passed through the digital filter, the final A musical tone with moving formant type timbre characteristics can be obtained, and if all the necessary multiple series of musical tone signals are passed through a digital filter, a musical tone with fixed formant type timbre characteristics can be obtained. If you pass some musical tone signals of a series through a digital filter and mix the two without passing the musical tone signals of other series through a digital filter, the final result is a moving formant type timbre characteristic and a fixed formant type timbre characteristic. A musical tone with mixed characteristics can be obtained.
このように、選択された音色に応じた上記パラ
メータ情報による設定・制御により、移動フオル
マント型の音色特性、固定フオルマント型の音色
特性、移動フオルマント型の音色特性と固定フオ
ルマント型の音色特性を混合した音色特性、等の
各種の音色特性を持つ楽音信号を、極めて簡単な
構成で、かつ容易に発生することができるように
なる。 In this way, by setting and controlling the above parameter information according to the selected timbre, the timbre characteristics of the moving formant type, the timbre characteristics of the fixed formant type, the timbre characteristics of the moving formant type and the timbre characteristics of the fixed formant type are mixed. Musical tone signals having various timbre characteristics, such as timbre characteristics, can be easily generated with an extremely simple configuration.
デイジタルフイルタ装置の制御手段の実施例と
して、前記基礎回路を時分割動作させるための所
定の演算タイミングに対応して、前記基礎回路の
各演算段に対して複数のフイルタ係数を時分割的
に供給する係数供給手段と、入力楽音信号及び前
記基礎回路の出力楽音信号の一方を該基礎回路に
おける前記演算タイミングに対応して選択的に該
基礎回路に入力する入力選択手段と、前記基礎回
路の出力楽音信号を所定のタイミングでサンプリ
ングして出力するゲート手段とを具え、各サンプ
ル点の楽音信号を入力選択手段を介して基礎回路
で繰返し巡回させることにより各フイルタ係数と
の時分割演算を行ない、例えば或るサンプル点の
楽音信号に関して全フイルタ係数との演算が終了
したときその楽音信号をゲート手段を介してサン
プリングして出力する。各サンプル点に対応する
入力楽音信号は、基礎回路の出力楽音信号の巡回
を可能にするために、間欠的に与えられる。 As an embodiment of the control means of the digital filter device, a plurality of filter coefficients are supplied to each calculation stage of the basic circuit in a time-division manner in response to a predetermined calculation timing for operating the basic circuit in a time-division manner. input selection means for selectively inputting one of an input musical tone signal and an output musical tone signal of the basic circuit to the basic circuit in accordance with the calculation timing in the basic circuit; and an output of the basic circuit. comprising a gate means for sampling and outputting a musical tone signal at a predetermined timing, and performing time-division calculations with each filter coefficient by repeatedly circulating the musical tone signal at each sample point in a basic circuit via an input selection means; For example, when the calculation of the musical tone signal at a certain sample point with all the filter coefficients is completed, that musical tone signal is sampled through the gate means and output. The input musical tone signal corresponding to each sample point is provided intermittently to enable circulation of the output musical tone signal of the basic circuit.
以下添付図面を参照してこの発明の一実施例を
詳細に説明しよう。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the accompanying drawings.
第１図において、鍵盤部１０は例えば上鍵盤、
下鍵盤及びペダル鍵盤を含んでいる。楽音信号発
生部１１は鍵盤部１０で押圧された鍵に対応する
楽音信号を発生するもので、鍵盤種類及び音色等
に応じて楽音信号を発生し得るものである。音色
選択装置１２は各鍵盤毎の音色及び各種効果等を
選択するための多数のスイツチを含んでいる。音
色選択装置１２の出力のうち所定の出力が楽音信
号発生部１１に与えられており、該発生部１１に
おける楽音信号発生動作を制御する。楽音信号発
生部１１は鍵盤種類及び音色等に応じた複数系列
の楽音信号を各系列毎に並列的にかつデイジタル
形式で出力する。勿論、各系列の楽音信号は音色
選択装置１２における音色選択に応じて楽音信号
発生部１１で所定の音色が付与されるが、系列に
よつては音色付与が完了していないものもあり、
それらは後段のデイジタルフイルタ部１４で音色
制御が施される。例えば、音高にかかわりなく常
に同じスペクトル分布をもつ音色（いわば移動フ
オルマント型の音色）は楽音信号発生部１１で付
与し、固定フオルマント型の音色はデイジタルフ
イルタ部１４で付与する。尚、移動フオルマント
型の音色にあつても、例えばプラス系の低域特性
やストリング系の複雑な特製など、固定フオルマ
ント型のフイルタ制御を更に施すことによつてス
ペクトル補正を行なうのが好ましいものがあり、
これらの音色に関してもデイジタルフイルタ部１
４が利用される。 In FIG. 1, the keyboard section 10 includes, for example, an upper keyboard,
It includes a lower keyboard and a pedal keyboard. The musical tone signal generating section 11 generates a musical tone signal corresponding to a key pressed on the keyboard section 10, and can generate a musical tone signal according to the type of keyboard, tone color, etc. The timbre selection device 12 includes a large number of switches for selecting timbres and various effects for each keyboard. A predetermined output of the output of the timbre selection device 12 is given to the musical tone signal generating section 11, and controls the musical tone signal generating operation in the generating section 11. The musical tone signal generating section 11 outputs a plurality of series of musical tone signals corresponding to the type of keyboard, timbre, etc., in parallel and in digital format for each series. Of course, each series of musical tone signals is given a predetermined tone by the musical tone signal generator 11 in accordance with the tone selection in the tone selection device 12, but depending on the series, the tone imparting may not be completed.
These are subjected to timbre control in the digital filter section 14 at the subsequent stage. For example, a tone that always has the same spectral distribution regardless of the pitch (a so-called moving formant tone) is generated by the musical tone signal generator 11, and a fixed formant tone is generated by the digital filter section 14. It should be noted that even for moving formant tones, it is preferable to perform spectral correction by further applying fixed formant filter control, such as positive low-frequency characteristics or complex string-type specials. can be,
Regarding these tones, the digital filter section 1
4 is used.
楽音信号発生部１１から出力されたデイジタル
楽音信号は、楽音信号振分け及び累算及びシリア
ル変換制御回路１３に与えられる。この制御回路
１３には音色選択装置１２の出力のうち所定の出
力が与えられている。制御回路１３は、音色選択
装置１２から与えられる音色選択情報に応じて、
デイジタルフイルタ部１４を通すべきものとそう
でないものとを振分け、フイルタ部１４に通さな
いものはそれらの楽音信号を累算（ミツクス）し
てライン１５に出力し、デイジタルフイルタ部１
４を通すべきものはその並列デイジタル楽音信号
を夫々シリアル化し更にそのシリアルデイジタル
楽音信号を１本の信号ライン１６に出力する。デ
イジタル楽音信号をシリアル化した上でデイジタ
ルフイルタ部１４に与えることは、該フイルタ部
１４内部の演算回路をシリアル演算回路とするこ
とができ、該フイルタ部１４の構成縮小に寄与す
る。 The digital musical tone signal outputted from the musical tone signal generating section 11 is given to a musical tone signal distribution, accumulation and serial conversion control circuit 13. This control circuit 13 is supplied with a predetermined output from among the outputs of the timbre selection device 12. The control circuit 13, in accordance with the tone color selection information given from the tone color selection device 12,
Those that should be passed through the digital filter section 14 and those that are not are sorted, and those musical tone signals that are not allowed to pass through the filter section 14 are accumulated (mixed) and output to the line 15.
4 serializes the parallel digital tone signals and further outputs the serial digital tone signals to one signal line 16. By serializing the digital tone signal and applying it to the digital filter section 14, the arithmetic circuit inside the filter section 14 can be made into a serial arithmetic circuit, which contributes to the reduction of the structure of the filter section 14.
ライン１５の楽音信号は混合回路１７に与えら
れ、ライン１６のシリアル楽音信号はデイジタル
フイルタ部１４を経由して混合回路１７に与えら
れる。混合回路１７はデイジタルフイルタ部１４
でフイルタ制御された楽音信号とフイルタ制御さ
れなかつたライン１５の楽音信号とをミキシング
（デイジタル加算）するためのもので、フイルタ
制御された楽音信号はシリアル化されているた
め、これらのシリアル楽音信号を各系列毎にパラ
レル化した後上記ミキシングを行なうようになつ
ている。尚、制御回路１３における「振分け」及
び「累算」及び「シリアル変換」の動作、並びに
混合回路１７における「シリアル／パラレル変
換」の動作は、公知のデイジタル技術によつて容
易に実施し得るので、その詳細説明は省略する。
混合回路１７から出力されたデイジタル楽音信号
はデイジタル／アナログ変換器１８でアナログ信
号に変換され、サウンドシステム１９に与えられ
る。 The musical tone signal on line 15 is applied to a mixing circuit 17, and the serial musical tone signal on line 16 is applied to mixing circuit 17 via digital filter section 14. The mixing circuit 17 is a digital filter section 14
This is for mixing (digital addition) the filter-controlled musical tone signal with the musical tone signal of line 15 that is not filter-controlled.Since the filter-controlled musical tone signal is serialized, these serial musical tone signals After parallelizing each series, the above-mentioned mixing is performed. Note that the operations of "distribution", "accumulation", and "serial conversion" in the control circuit 13, and the operation of "serial/parallel conversion" in the mixing circuit 17 can be easily performed using known digital technology. , detailed explanation thereof will be omitted.
The digital musical tone signal outputted from the mixing circuit 17 is converted into an analog signal by a digital/analog converter 18 and is applied to a sound system 19.
尚、制御回路１３は、ライン１６に対する楽音
信号のシリアル送出の基準タイミングに対応して
同期パルスSYNCを出力するようになつている。
この同期パルスSYNCは、デイジタルフイルタ部
１４に与えられ、シリアル演算タイミングの同期
制御のため、に利用される。 The control circuit 13 is adapted to output a synchronization pulse SYNC in response to a reference timing for serial transmission of musical tone signals to the line 16.
This synchronization pulse SYNC is given to the digital filter unit 14 and used for synchronization control of serial calculation timing.
デイジタルフイルタ部１４の一例を第２図に示
す。デイジタルフイルタ部１４は、デイジタルフ
イルタ基礎回路２０と、この基礎回路２０にフイ
ルタ係数Ｋを供給するための係数供給回路２１
と、このデイジタルフイルタ部１４における演算
その他動作を制御するためのタイミング信号を発
生するタイミング信号発生回路２２と、デイジタ
ルフイルタ基礎回路２０の入出力側に設けられた
セレクタ２３及びゲート２４とを含んでいる。基
礎回路２０は、比較的少ない段数のデイジタルフ
イルタ回路から成るものであり、ライン１６を介
してこのデイジタルフイルタ部１４に入力された
デイジタル楽音信号がセレクタ２３を介して該回
路２０に入力される。また、基礎回路２０の出力
信号がセレクタ２３を介して入力側に戻されるよ
うになつている。タイミング信号発生回路２２か
ら発生された選択制御信号SELによつてセレクタ
２３の２つの入力のどちらか一方が所定の時間関
係で選択される。或るサンプル点のデイジタル楽
音信号を処理する場合、初め、セレクタ２３はラ
イン１６を介して入力される該サンプル点のデイ
ジタル楽音信号を選択してデイジタルフイルタ基
礎回路２０に入力し、次に、この入力楽音信号に
対応する基礎回路２０の出力信号をセレクタ２３
で選択して基礎回路２０の入力側に戻す。こうし
てライン１６を介して入力されたデイジタル楽音
信号（それに対応する信号）をデイジタルフイル
タ基礎回路２０で何度か巡回させ、これにより基
礎回路２０に実際に設けられているフイルタ段数
の何倍かの段数をもつデイジタルフイルタ回路で
処理したのと同等の機能を実現させる。 An example of the digital filter section 14 is shown in FIG. The digital filter unit 14 includes a digital filter basic circuit 20 and a coefficient supply circuit 21 for supplying filter coefficients K to the basic circuit 20.
, a timing signal generation circuit 22 that generates timing signals for controlling calculations and other operations in the digital filter section 14 , and a selector 23 and a gate 24 provided on the input/output side of the digital filter basic circuit 20 . There is. The basic circuit 20 is composed of a digital filter circuit with a relatively small number of stages, and the digital tone signal inputted to the digital filter section 14 via the line 16 is inputted to the circuit 20 via the selector 23. Further, the output signal of the basic circuit 20 is returned to the input side via the selector 23. Depending on the selection control signal SEL generated from the timing signal generation circuit 22, one of the two inputs of the selector 23 is selected in a predetermined time relationship. When processing a digital musical tone signal at a certain sample point, the selector 23 first selects the digital musical tone signal at the sample point input via the line 16 and inputs it to the digital filter basic circuit 20. Selector 23 selects the output signal of basic circuit 20 corresponding to the input musical tone signal.
to select it and return it to the input side of the basic circuit 20. In this way, the digital musical tone signal (signal corresponding to it) inputted via the line 16 is circulated several times in the digital filter basic circuit 20, and as a result, the number of filter stages actually provided in the basic circuit 20 is increased. Achieves the same function as that processed by a digital filter circuit with a number of stages.
或るサンプル点に対応するデイジタル楽音信号
に関して定数回数の巡回を終了すると、ゲート制
御信号GEがタイミング信号発生回路２２からゲ
ート２４に与えられ、フイルタ処理が完了した該
楽音信号を該ケート２４で選択して出力する。 When the digital musical tone signal corresponding to a certain sample point has been cycled a constant number of times, the gate control signal GE is applied from the timing signal generation circuit 22 to the gate 24, and the musical tone signal for which the filter processing has been completed is selected by the gate 24. and output it.
タイミング信号発生回路２２は、更に、係数供
給回路２１における各係数の供給タイミングを制
御するための真相Ｋ・SYNCと、デイジタルフイ
ルタ基礎回路２０における各段への係数分配を制
御するための信号KL及びLDとを発生する。この
タイミング信号発生回路２２における各信号の発
生タイミングは、同期パルスSYNCにもとづき、
ライン１６のデイジタル楽音信号の供給タイミン
グに同期して制御される。 The timing signal generation circuit 22 further generates a signal K.SYNC for controlling the supply timing of each coefficient in the coefficient supply circuit 21, and a signal KL and SYNC for controlling the distribution of coefficients to each stage in the digital filter basic circuit 20. Generates LD. The generation timing of each signal in this timing signal generation circuit 22 is based on the synchronization pulse SYNC.
It is controlled in synchronization with the supply timing of the digital tone signal on line 16.
上述の通り、デイジタルフイルタ基礎回路２０
は実際に設けられているフイルタ段数の何倍かの
段数をもつデイジタルフイルタとして実質的に機
能するが、これは言い換えれば、基礎回路２０に
おける各段の機能が時間的に切換わることを意味
する。係数供給回路２１では、時間的な機能切換
わりに応じて夫々の機能上のフイルタ段に対応す
る係数を基礎回路２０に供給する。例えば、基礎
回路２０の１段目が１段目として機能している時
間では１段目に対応するフイルタ係数を供給し、
ｎ段目として機能している時間ではｎ段目に対応
するフイルタ係数を供給する。このように、係数
供給回路２１は、機能上の各フイルタ段に対応す
る１組の係数における各係数を所定の時間関係で
出力する。尚、音色選択装置１２（第１図）から
与えられた音色選択情報が係数供給回路２１に加
えられており、選択された音色に対応する１組の
係数が該回路２１から出力されるようになつてい
る。 As mentioned above, the digital filter basic circuit 20
actually functions as a digital filter having several times the number of filter stages actually provided, but in other words, this means that the function of each stage in the basic circuit 20 changes over time. . The coefficient supply circuit 21 supplies coefficients corresponding to each functional filter stage to the basic circuit 20 in response to temporal function switching. For example, when the first stage of the basic circuit 20 is functioning as the first stage, a filter coefficient corresponding to the first stage is supplied,
During the time when the n-th stage is functioning, the filter coefficients corresponding to the n-th stage are supplied. In this manner, the coefficient supply circuit 21 outputs each coefficient in a set of coefficients corresponding to each functional filter stage in a predetermined time relationship. Note that the timbre selection information given from the timbre selection device 12 (FIG. 1) is applied to the coefficient supply circuit 21 so that a set of coefficients corresponding to the selected timbre is output from the circuit 21. It's summery.
デイジタルフイルタ基礎回路２０として用いる
デイジタルフイルタの型式は如何なるものでもよ
い。デイジタルフイルタの基本型式を大別する
と、有限インパルス応答フイルタ（以下FIRフイ
ルタという）と無限インパルス応答フイルタ（以
下IIRフイルタという）が有るが、中でもIIRフ
イルタの一種であるラテイス型フイルタは音声合
成に適したフイルタであることが知られている。
しかも、このラテイス型フイルタは、他の型式に
比べて乗算器の数が少なくて済み、ハードウエア
を小型化できるという利点があると共に、フイル
タ係数のビツト数が少なくて済み、かつ望みのフ
イルタ特性に対して係数の設定の仕方が確立され
ているという利点がある。そこで、この実施例で
は好ましい一例として、デイジタルフイルタ基礎
回路２０にラテイス型フイルタを使用するものと
する。 Any type of digital filter may be used as the digital filter basic circuit 20. The basic types of digital filters can be roughly divided into finite impulse response filters (hereinafter referred to as FIR filters) and infinite impulse response filters (hereinafter referred to as IIR filters), but among them, the latex filter, which is a type of IIR filter, is suitable for speech synthesis. It is known that the filter is
Moreover, compared to other types, this Lattice filter requires fewer multipliers and has the advantage of being able to downsize the hardware. It also requires fewer bits for the filter coefficients and can achieve the desired filter characteristics. It has the advantage that the method for setting coefficients has been established. Therefore, in this embodiment, as a preferable example, a Latisse filter is used for the digital filter basic circuit 20.
ラテイス型フイルタの基本型式は第３図ａに示
すようであり、同図ｂ，ｃはその基本型式を等価
的に変換した型式を夫々示すものである。同図に
おいて、符号２８乃至３４は加算器または引算器
であり、３５乃至４１は乗算器であり、４２乃至
４７は遅延回路である。図では１つのフイルタユ
ニツトが示されており、これらのユニツトを適宜
個数縦続接続してフイルタ回路を構成する。Ko，
−Ko，１−Ko，１＋Koは各乗算器で乗算される
べきフイルタ係数であり、添字ｎはｎ段目のフイ
ルタユニツトの係数であることを示す。尚、出力
側に設けられた遅延回路４３，４５，４７は最終
段のフイルタユニツトの出力とその逆向入力との
間に楽音信号の１サンプリング時間に相当する時
間遅れを設定するものである。各フイルタユニツ
ト内の遅延回路４２，４４，４６も１サンプリン
グ時間に相当する時間遅れを設定するものであ
る。この遅延回路４２，４４，４６は、１サンプ
リング時間前の信号を前段のフイルタユニツトに
フイードバツクするためのものであるので、実際
回路においては１サンプリング時間から演算回路
における時間遅れ分を引いた時間がその遅延時間
として設定されることになる。第３図に示すラテ
イス型フイルタにおいて、ｃに示す型式が乗算器
の数が最も少なくて済む。 The basic model of the Lattice filter is as shown in FIG. In the figure, numerals 28 to 34 are adders or subtracters, 35 to 41 are multipliers, and 42 to 47 are delay circuits. In the figure, one filter unit is shown, and a suitable number of these units are connected in cascade to form a filter circuit. K o ,
-K o , 1-K o , and 1+K o are filter coefficients to be multiplied by each multiplier, and the subscript n indicates the coefficient of the n-th stage filter unit. Note that the delay circuits 43, 45, and 47 provided on the output side set a time delay corresponding to one sampling time of the musical tone signal between the output of the final stage filter unit and its reverse input. Delay circuits 42, 44, and 46 in each filter unit also set a time delay corresponding to one sampling time. These delay circuits 42, 44, and 46 are for feeding back the signal from one sampling time ago to the filter unit at the previous stage, so in the actual circuit, the time is calculated by subtracting the time delay in the arithmetic circuit from one sampling time. This will be set as the delay time. In the Latisse type filter shown in FIG. 3, the type shown in c requires the least number of multipliers.
第２図のフイルタ基礎回路２０を第３図ｃに示
す型式によつて２段ラテイス型フイルタとして構
成した一例を第４図に示す。以下述べる実施例で
は、この２段ラテイス型フイルタから成るデイジ
タルフイルタ基礎回路２０が、２段ラテイス型フ
イルタを４個縦続接続したのと同等の機能を果た
すようになつている。つまり、ライン１６からセ
レクタ２３を介して取入れられた入力信号に対応
する信号が基礎回路２０を４巡することによりフ
イルタ処理が完了するようになつている。 FIG. 4 shows an example in which the basic filter circuit 20 of FIG. 2 is constructed as a two-stage latex filter of the type shown in FIG. 3c. In the embodiment described below, the digital filter basic circuit 20 consisting of this two-stage latex filter is designed to perform the same function as four two-stage latex filters connected in cascade. In other words, the filter processing is completed by the signal corresponding to the input signal taken in from the line 16 via the selector 23 passing through the basic circuit 20 four times.
第４図において、デイジタルフイルタ基礎回路
２０は第１のラテイス型フイルタユニツトＬ１と
第２のラテイス型フイルタユニツトＬ２とを縦続
に接続して成るもので、第１のユニツトＬ１の順
向入力端子FI1にはセレクタ２３の出力が与えら
れ、第２のユニツトＬ２の順向出力端子FO2がゲ
ート２４に接続されている。各ユニツトＬ１，Ｌ
２では夫々１段分のフイルタ演算を行なう。第１
のユニツトＬ１において、加算器４８（機能とし
ては引算器）は、順向入力端子FI1から入力され
た楽音信号を、逆向入力端子BI1及び遅延回路５
６を介して次段のユニツトＬ２から戻された楽音
信号から引算する。この加算器４８の出力が乗算
器５３に入力され、フイルタ係数Kiが乗算され
る。係数Kiの添字ｉはｉ段目（ｉ次）の係数で
あることを示す。乗算器５３の出力は加算器４９
に与えられ、入力端子FI1から入力された楽音信
号を遅延回路５５で所定時間遅延したものと加算
される。この遅延回路５５に相当するものは第３
図ｃには示されていないが、これは乗算器４１に
演算時間遅れが存在しないと仮定したためであ
る。実際回路においてはデイジタル乗算器に演算
時間遅れが存在するため、第４図では乗算器５３
の時間遅れに合わせるために遅延回路５５が設け
られている。第２のユニツトＬ２の遅延回路５７
も同じ理由による。 In FIG. 4, the digital filter basic circuit 20 is constructed by connecting a first latex type filter unit L1 and a second latex type filter unit L2 in series, and the forward input terminal FI of the first unit L1 is connected in series. 1 is given the output of the selector 23, and the forward output terminal FO2 of the second unit L2 is connected to the gate 24. Each unit L1, L
In step 2, filter calculations for each stage are performed. 1st
In the unit L1, the adder 48 (functionally a subtracter) converts the musical tone signal input from the forward input terminal FI 1 to the reverse input terminal BI 1 and the delay circuit 5.
6 from the musical tone signal returned from the next stage unit L2. The output of this adder 48 is input to a multiplier 53, where it is multiplied by a filter coefficient Ki. The subscript i of the coefficient Ki indicates that it is an i-th stage (i-th order) coefficient. The output of the multiplier 53 is sent to the adder 49
is added to the musical tone signal input from the input terminal FI 1 delayed by a predetermined time in the delay circuit 55. The one corresponding to this delay circuit 55 is the third one.
Although not shown in FIG. c, this is because it is assumed that there is no calculation time delay in the multiplier 41. In an actual circuit, there is a calculation time delay in the digital multiplier, so in FIG. 4, the multiplier 53
A delay circuit 55 is provided to match the time delay. Delay circuit 57 of second unit L2
is also for the same reason.
遅延回路５５〜６０のブロツク内に記された数
字は遅延時間を示すもので、「３２Ｄ」は32タイ
ムスロツト遅延、「５６Ｄ」は56タイムスロツト
遅延、「８Ｄ」は８タイムスロツト遅延を夫々示
す。一例として、乗算器５３，５４の演算時間遅
れが32タイムスロツトとなるように設計されてお
り、この遅れに合わせるために遅延回路５５，５
７では32タイムスロツト分の遅延を行なうのであ
る。尚、１タイムスロツトはデイジタルデータの
最小時間単位である。 The numbers written in the blocks of delay circuits 55 to 60 indicate the delay times; "32D" indicates a 32 time slot delay, "56D" indicates a 56 time slot delay, and "8D" indicates an 8 time slot delay. . As an example, the calculation time delay of the multipliers 53 and 54 is designed to be 32 time slots, and the delay circuits 55 and 5 are designed to match this delay.
7, a delay of 32 time slots is performed. Note that one time slot is the minimum time unit of digital data.
加算器４９の出力は順向出力端子FO1を介して
第２のフイルタユニツトＬ２の順向入力端子FI2
に加わる。第２のユニツトＬ２は、前述の４８，
４９，５３，５５と同様に接続された加算器５
０，５１、乗算器５４、遅延回路５７を含んでい
る。乗算器５４に加わる係数Ki＋１の添字ｉ＋
１はｉ＋１段目（ｉ＋１次）の係数であることを
示す。加算器５１の出力は順向出力端子FO2を介
してゲート２４に入力されると共に遅延回路６０
を介して自らの逆向入力端子BI2に入力される。
逆向入力端子BI2に与えられた信号は遅延回路５
８を介して加算器５０に入力されると共に更に遅
延回路５９を介して加算器５２に入力される。加
算器５２の他の入力には乗算器５４の出力が与え
られる。加算器５２の出力は逆向出力端子BO2を
介して第１のユニツトＬ１の逆向入力端子BI1に
与えられ、それから遅延回路５６を介して加算器
４８に与えられる。 The output of the adder 49 is connected via the forward output terminal FO 1 to the forward input terminal FI 2 of the second filter unit L2.
join. The second unit L2 includes the above-mentioned 48,
Adder 5 connected in the same way as 49, 53, 55
0,51, a multiplier 54, and a delay circuit 57. Subscript i+ of coefficient Ki+1 added to multiplier 54
1 indicates a coefficient of the i+1st stage (i+1st order). The output of the adder 51 is input to the gate 24 via the forward output terminal FO 2 and also to the delay circuit 60.
is input to its own reverse input terminal BI 2 via.
The signal given to the reverse input terminal BI 2 is sent to the delay circuit 5.
The signal is inputted to the adder 50 via the delay circuit 8 and further inputted to the adder 52 via the delay circuit 59. The output of the multiplier 54 is applied to the other input of the adder 52. The output of adder 52 is applied via reverse output terminal BO 2 to reverse input terminal BI 1 of first unit L 1 and then through delay circuit 56 to adder 48 .
この実施例では、ライン１６を介して入力され
るデイジタル楽音信号（これをFSで示す）の１
サンプリング時間が96タイムスロツトであるとし
ており、それ故に、逆向信号を遅延する各遅延回
路５６，５８，５９，６０の遅延時間が図示のよ
うに設定されている。すなわち第１のユニツトＬ
１の加算器４８に対して次段のユニツトＬ２から
逆向端子BO2，BI1及び遅延回路５６を介してフ
イードバツクされる信号は、順向入力端子FI1か
ら与えられる信号に対して１サンプリング時間の
遅れがなければならないわけであるが、この目的
のため遅延回路５６の遅延時間が32タイムスロツ
トに設定されている。加算器４８の出力が乗算器
５３，５４、加算器４９，５０，５２、遅延回路
５６を経由する間に、乗算器５３，５４で夫々32
タイムスロツト遅延され、遅延回路５６で32タイ
ムスロツト遅延されて合計96タイムスロツトすな
わち１サンプリング時間の遅延が得られる。第２
のユニツトＬ２の加算器５０には遅延回路６０，
５８を介して自己の順向出力端子FO2の出力信号
が与えられる。このループで１サンプリング時間
の遅延を確保するために、遅延回路６０と５８で
合計64タイムスロツトの遅延が設定されており、
乗算器５４の時間遅れ分32タイムスロツトと合わ
せて96タイムスロツト（１サンプリング時間）の
遅延が得られる。 In this embodiment, one of the digital musical tone signals (denoted as FS) input via line 16
It is assumed that the sampling time is 96 time slots, and therefore the delay time of each delay circuit 56, 58, 59, 60 for delaying the backward signal is set as shown. That is, the first unit L
The signal fed back to the adder 48 from the next stage unit L2 via the reverse terminals BO 2 , BI 1 and the delay circuit 56 takes one sampling time with respect to the signal applied from the forward input terminal FI 1 . For this purpose, the delay time of the delay circuit 56 is set to 32 time slots. While the output of the adder 48 passes through the multipliers 53, 54, the adders 49, 50, 52, and the delay circuit 56, the multipliers 53, 54 output 32
The signal is delayed by 32 time slots in delay circuit 56, resulting in a total of 96 time slots, or a delay of one sampling time. Second
The adder 50 of unit L2 includes a delay circuit 60,
The output signal of its forward output terminal FO 2 is provided via 58. In order to ensure a delay of one sampling time in this loop, a total of 64 time slots of delay is set in delay circuits 60 and 58.
In combination with the time delay of the multiplier 54 of 32 time slots, a delay of 96 time slots (one sampling time) is obtained.
加算器５２は乗算器５４の出力と遅延回路５
８，５９を介して逆向入力端子BI2から与えられ
る逆向入力信号とを加算し、その出力を逆向出力
端子BO2に与えるためのものである。遅延回路５
８の出力に対応する乗算器５４の出力は遅延回路
５８の出力タイミングよりも32タイムスロツト遅
れている。この遅れに見合つた時間遅れを設定す
るために遅延回路５９が設けられている。 The adder 52 connects the output of the multiplier 54 and the delay circuit 5.
8 and 59 from the reverse input terminal BI 2 , and the output thereof is applied to the reverse output terminal BO 2 . Delay circuit 5
The output of the multiplier 54 corresponding to the output of the delay circuit 58 is delayed by 32 time slots than the output timing of the delay circuit 58. A delay circuit 59 is provided to set a time delay commensurate with this delay.
デイジタルフイルタ基礎回路２０の出力すなわ
ち第２のユニツトＬ２の順向出力端子FO2の出力
を巡回させるためのルートに遅延回路６０が挿入
されており、ここで８タイムスロツト遅延される
ようになつている。これは巡回タイミングの同期
をとるために設けられたものである。この遅延回
路６０の出力信号（これをBSで示す）がセレク
タ２３の入力Ｂに与えられる。セレクタ２３の入
力Ａにはライン１６から入力楽音信号FSが与え
られる。 A delay circuit 60 is inserted in the route for circulating the output of the digital filter basic circuit 20, that is, the output of the forward output terminal FO2 of the second unit L2, and is delayed by 8 time slots. There is. This is provided to synchronize the cycle timing. The output signal of this delay circuit 60 (denoted by BS) is applied to input B of the selector 23. The input musical tone signal FS from the line 16 is applied to the input A of the selector 23.
詳しい動作説明の前に、デイジタル楽音信号
FSのデータ形式について説明する。一例として、
１サンプル点の楽音信号は24ビツトのデイジタル
データから成る。ライン１６のシリアル楽音信号
FSにおいては、この24ビツトのデータが24タイ
ムスロツトを使用してシリアル化されており、か
つ１サンプリング時間が96タイムスロツトとなつ
ている。この１サンプリング時間内の順次タイム
スロツトに１乃至96の番号を付けて図示したもの
が第５図ａであり、同図ｂに示すようにライン１
６のシリアル楽音信号FSは第１乃至第24タイム
スロツトにおいて供給される。シリアル楽音信号
FSの供給タイムスロツトにおいて最初のタイム
スロツト（第１タイムスロツト）には最下位ビツ
トLSBが割当てられており、以下遅いタイムス
ロツトになるほど重みが増し、第23タイムスロツ
トに最上位ビツトMSBが割当てられ、第24タイ
ムスロツトにはサインビツトSBが割当てられる。 Before explaining the detailed operation, let us explain the digital musical tone signal.
The FS data format will be explained. As an example,
A musical tone signal at one sample point consists of 24-bit digital data. Serial musical tone signal on line 16
In FS, this 24-bit data is serialized using 24 time slots, and one sampling time is 96 time slots. Figure 5a shows the sequential time slots within one sampling time numbered from 1 to 96, and as shown in Figure 5b, line 1
6 serial musical tone signals FS are supplied in the first to 24th time slots. serial musical tone signal
Among the FS supply time slots, the least significant bit LSB is assigned to the first time slot (1st time slot), the weight increases as time slots become later, and the most significant bit MSB is assigned to the 23rd time slot. , the sign bit SB is assigned to the 24th time slot.
タイムスケールを縮小してシリアル楽音信号
FSのタイミングを示すと第６図ａのようになる。
選択制御信号SELは同図ｂに示すようにライン１
６に楽音信号FSが現われるタイミングに一致し
て、つまり第１乃至第24タイムスロツト毎に、信
号“１”となり、それ以外の第25乃至第96タイム
スロツトでは“０”である。ゲート制御信号GE
は同図ｃに示すように、或るサンプリング時間の
第89タイムスロツトから次のサンプリング時間の
第16タイムスロツトまでの24タイムスロツト間
“１”となり、それ以外の第17乃至第88タイムス
ロツトでは“０”である。尚、第６図において信
号波形の上側に記入した数字は、信号の立上りま
たは立下りのタイミングに対応するタイムスロツ
トの番号を示すものである。 Serial musical tone signal by reducing the time scale
The timing of FS is shown in Figure 6a.
The selection control signal SEL is connected to line 1 as shown in Figure b.
The signal becomes "1" in accordance with the timing at which the musical tone signal FS appears at No. 6, that is, in each of the first to 24th time slots, and is "0" in the other 25th to 96th time slots. Gate control signal GE
As shown in Figure c, it is "1" for 24 time slots from the 89th time slot of a certain sampling time to the 16th time slot of the next sampling time, and is "1" for the other 17th to 88th time slots. It is “0”. In FIG. 6, the numbers written above the signal waveforms indicate the time slot numbers corresponding to the rising or falling timings of the signals.
次に第６図を参照して第４図の動作につき説明
する。第６図ｄには、第１のフイルタユニツトＬ
１の順向出力端子FO1から出力される信号のタイ
ミングが示されており、同図ｅには第２のフイル
タユニツトＬ２の順向出力端子FO2から出力され
る信号のタイミングが示されている。同図ｆには
第２のフイルタユニツトＬ２の順向出力信号を遅
延回路６０で８タイムスロツト遅延した信号、つ
まりセレクタ２３の入力Ｂに加わる信号BS、の
タイミングが示されている。第１サンプリング時
間において初めて楽音信号FSが入力されたと仮
定して第６図が描かれている。第６図ａの信号発
生タイミング内に記入された丸印で囲んだ数字
、、、……は、夫々、第１サンプル点、
第２サンプル点、第３サンプル点、第４サンプル
点……の楽音信号FSが与えられるタイミングで
あることを示している。第６図ｄ，ｅ，ｆの信号
発生タイミング内に記入された丸印で囲んだ数字
とそれにハイフオンで結ばれた数字は、前記各サ
ンプル点の楽音信号に対して何段目の機能上のフ
イルタ段の処理が施されたかを示すものである。
丸印で囲んだ数字がサンプル点を特定するもの
で、第６図ａに記入されたものに対応しており、
ハイフオンで結ばれた数字が機能上のフイルタ段
を示す。例えば「−３」は、第１サンプル点の
楽音信号FSに対して３段目の機能上のフイルタ
段の処理が施されたことを示す。 Next, the operation shown in FIG. 4 will be explained with reference to FIG. 6. FIG. 6d shows the first filter unit L
The timing of the signal output from the forward output terminal FO 1 of the second filter unit L2 is shown in FIG. There is. FIG. 2F shows the timing of a signal obtained by delaying the forward output signal of the second filter unit L2 by eight time slots in the delay circuit 60, that is, a signal BS applied to the input B of the selector 23. FIG. 6 is drawn assuming that the musical tone signal FS is input for the first time at the first sampling time. The numbers enclosed in circles written within the signal generation timing in FIG. 6a are the first sample point,
This indicates the timing at which the musical tone signal FS at the second sample point, third sample point, fourth sample point, etc. is given. The numbers enclosed in circles and the numbers connected with hyphens in the signal generation timings of d, e, and f in Figure 6 indicate the functional level of the musical tone signal at each sample point. This indicates whether filter stage processing has been performed.
The numbers enclosed in circles identify the sample points and correspond to those written in Figure 6a.
The numbers connected by hyphens indicate the functional filter stages. For example, "-3" indicates that the musical tone signal FS at the first sample point has been processed by the third functional filter stage.
選択制御信号SELはセレクタ２３のＡ選択制御
入力SAに入力され、これをインバータ６１で反
転した信号がＢ選択制御入力SBに入力される。
従つて、ライン１６に新しいサンプル点のシリア
ル楽音信号FSが与えられる毎にセレクタ２３は
入力Ａを選択し、この楽音信号FSを第１のフイ
ルタユニツトＬ１に入力する。それ以外のとき、
セレクタ２３は入力Ｂを選択し、デイジタルフイ
ルタ基礎回路２０の出力信号BSを巡回させる。 The selection control signal SEL is input to the A selection control input SA of the selector 23, and the signal obtained by inverting this signal at the inverter 61 is input to the B selection control input SB.
Therefore, every time the serial musical tone signal FS of a new sample point is applied to the line 16, the selector 23 selects the input A and inputs this musical tone signal FS to the first filter unit L1. At other times,
The selector 23 selects the input B and circulates the output signal BS of the digital filter basic circuit 20.
第１サンプル点の楽音信号FSがライン１６
に与えられると、この信号FSは信号SELによつ
てセレクタ２３で選択され、第１のフイルタユニ
ツトＬ１に入力される。ユニツトＬ１ではこの入
力信号を32タイムスロツトの時間をかけて処理す
るので、信号FSのタイミングの32タイムスロツ
ト後の第33乃至第56タイムスロツト区間において
第１サンプル点に関する１段目のフイルタ処理を
終えた信号がユニツトＬ１の順向出力端子FO1か
ら出力される（第６図ｄの−１参照）。第２の
フイルタユニツトＬ２は第１のユニツトＬ１の出
力信号を32タイムスロツトの時間をかけて処理す
るので、第65乃至第88タイムスロツト区間におい
て第１サンプル点に関する２段目のフイルタ処理
を終えた信号がユニツトＬ２の順向出力端子FO2
から出力される（第６図ｅの−２参照）。この
第２のユニツトＬ２の出力信号を遅延回路６０で
８タイムスロツト遅延したものが信号BSとして
セレクタ２３に戻される。従つて、第１サンプル
点に関する２段目のフイルタ処理を終えた信号が
信号BSとしてセレクタ２３に入力されるのは第
73乃至第96タイムスロツト区間においてである
（第６図ｆの−２参照）。この−２に相当する
信号BSがセレクタ２３に入力されるとき、選択
制御信号SELは“０”であるので、該信号BSが
セレクタ２３で選択され、第１のフイルタユニツ
トＬ１に与えられる。 The musical tone signal FS at the first sample point is line 16
This signal FS is selected by the selector 23 by the signal SEL and input to the first filter unit L1. Since unit L1 processes this input signal over a period of 32 time slots, the first stage filter processing regarding the first sample point is performed in the 33rd to 56th time slot section after 32 time slots of the timing of the signal FS. The completed signal is output from the forward output terminal FO 1 of unit L1 (see -1 in FIG. 6d). Since the second filter unit L2 processes the output signal of the first unit L1 over a period of 32 time slots, it finishes the second stage filter processing regarding the first sample point in the 65th to 88th time slot section. The output signal is sent to the forward output terminal FO 2 of unit L2.
(See -2 in Fig. 6e). The output signal of the second unit L2 is delayed by eight time slots in the delay circuit 60 and is returned to the selector 23 as the signal BS. Therefore, the signal that has undergone the second stage filter processing regarding the first sample point is input to the selector 23 as the signal BS at the first sample point.
This is in the 73rd to 96th time slot section (see -2 in FIG. 6f). When the signal BS corresponding to -2 is input to the selector 23, the selection control signal SEL is "0", so the signal BS is selected by the selector 23 and applied to the first filter unit L1.
−２に相当する信号BSをセレクタ２３で選
択した直後の第２サンプリング時間の第１乃至第
24タイムスロツトにおいて選択制御信号SELが
“１”となり、ライン１６に与えられた第２サン
プル点の楽音信号FSをセレクタ２３で選択す
る。こうして、第１のユニツトＬ１には、第１サ
ンプリング時間の第73乃至第96タイムスロツト区
間と第２サンプリング時間の第１乃至第24タイム
スロツトにおいて、第１サンプル点の２段目のフ
イルタ処理を終えた信号BSとまだ何のフイルタ
処理もしていない信号FSとが相次いで入力され
る。第１のフイルタユニツトＬ１は、前者の信号
BSを処理しているときは３段目のフイルタ段と
して機能し、後者の信号FSを処理しているとき
は１段目のフイルタ段として機能する。後者の信
号FSが第１のユニツトＬ１の加算器４８に入力
されるとき（第１乃至第２タイムスロツト）、第
６図ｅの−２と同じタイミングで第２のユニツ
トＬ２の乗算器５４から出力された第１サンプル
点に関する信号が、加算器５２及び遅延回路５６
を介して３２タイムスロツト遅延されて丁度同じ
第１乃至第24タイムスロツトで該加算器４８に入
力される。従つて、第２サンプル点の楽音信号と
その１サンプリング時間前の第１サンプル点に対
応する信号とが加算器４８で確実に演算される。
入力タイミングから32タイムスロツト後の第２サ
ンプリング時間の第９乃至第32及び第33乃至第56
タイムスロツトにおいて、第１サンプル点に関す
る３段目のフイルタ処理を終えた信号及び第２サ
ンプル点に関する１段目のフイルタ処理を終えた
信号が相次いで第１のユニツトＬ１から出力され
（第６図ｄの−３及び−１参照）、第２のユニ
ツトＬ２に入力される。 The first to second sampling times immediately after the selector 23 selects the signal BS corresponding to -2.
At the 24th time slot, the selection control signal SEL becomes "1", and the selector 23 selects the tone signal FS at the second sample point given to the line 16. In this way, the first unit L1 performs the second stage filter processing of the first sample point in the 73rd to 96th time slot sections of the first sampling time and the 1st to 24th time slots of the second sampling time. The finished signal BS and the signal FS that has not yet undergone any filter processing are input one after another. The first filter unit L1 receives the former signal.
When processing BS, it functions as the third filter stage, and when processing the latter signal FS, it functions as the first filter stage. When the latter signal FS is input to the adder 48 of the first unit L1 (first to second time slot), it is input from the multiplier 54 of the second unit L2 at the same timing as -2 in FIG. 6e. The output signal regarding the first sample point is sent to the adder 52 and the delay circuit 56.
are delayed by 32 time slots and input to the adder 48 at exactly the same 1st through 24th time slots. Therefore, the adder 48 reliably calculates the musical tone signal at the second sample point and the signal corresponding to the first sample point one sampling time before the second sample point.
9th to 32nd and 33rd to 56th of the second sampling time 32 time slots after the input timing
In the time slot, the signal after the third stage filter processing regarding the first sample point and the signal after the first stage filter processing regarding the second sample point are output one after another from the first unit L1 (see FIG. 6). (see -3 and -1 in d) are input to the second unit L2.
第２のユニツトＬ２は、−３に相当する信号
を入力してこれを処理しているときは４段目のフ
イルタ段として機能し、−１に相当する信号を
入力してこれを処理しているときは２段目のフイ
ルタ段として機能する。後者の信号−１が加算
器５０に入力されるとき（第33乃至第56タイムス
ロツト）、第６図ｅの−２のタイミングで第２
のユニツトＬ２から出力された第１サンプル点に
関する信号が、遅延回路６０及び５８を介して64
タイムスロツト遅延されて丁度同じ第33乃至第56
タイムスロツトで該加算器５０に入力される。従
つて、第２サンプル点に対応する楽音信号とその
１サンプリング時間前の第１サンプル点に対応す
る楽音信号とが加算器５０で確実に演算される。
第２サンプリング時間の第41乃至第64及び第65乃
至第88タイムスロツトにおいて、第１サンプル点
に関する４段目のフイルタ処理を終えた信号と第
２サンプル点に関する２段目のフイルタ処理を終
えた信号が相次いで第２のユニツトＬ２から出力
され（第６図ｅの−４及び−２参照）、その
８タイムスロツト後に信号BSとしてセレクタ２
３に入力される（第６図ｆの−４，−２参
照）。 The second unit L2 functions as the fourth filter stage when a signal corresponding to -3 is input and processed, and when a signal corresponding to -1 is input and processed. When there is a filter, it functions as the second filter stage. When the latter signal -1 is input to the adder 50 (33rd to 56th time slot), the second signal -1 is input to the adder 50 (33rd to 56th time slot).
The signal related to the first sample point outputted from unit L2 of
Exactly the same 33rd to 56th time slot delayed
It is input to the adder 50 at the time slot. Therefore, the adder 50 reliably calculates the musical tone signal corresponding to the second sample point and the musical tone signal corresponding to the first sample point one sampling time before the musical tone signal.
In the 41st to 64th and 65th to 88th time slots of the second sampling time, the signals that have undergone the fourth stage filter processing regarding the first sample point and the signals that have completed the second stage filter processing regarding the second sample point The signals are output one after another from the second unit L2 (see -4 and -2 in Figure 6e), and after eight time slots they are output as the signal BS to the selector 2.
3 (see -4, -2 in Fig. 6f).
第２サンプリング時間の第49乃至第72及び第73
乃至第96タイムスロツトにおいて、−４に相当
する信号BSと−２に相当する信号BSとが相次
いでセレクタ２３で選択され、第１のユニツトＬ
１に入力される。その直後の第３サンプリング時
間の第１乃至第24タイムスロツトにおいて新たな
第３サンプル点の信号FSがセレクタ２３で選
択されて第１のユニツトＬ１に入力される。これ
らの相次ぐ信号入力にもとづき、第１のフイルタ
ユニツトＬ１は、第１サンプル点に関しては５段
目、第２サンプル点に関しては３段目、第３サン
プル点に関しては１段目のフイルタ段として夫々
時分割的に機能を切換えて機能する。しかして、
各々の入力タイミングから32タイムスロツト後
に、第１サンプル点に関する５段目の処理を終え
た信号及び第２サンプル点に関する３段目の処理
を終えた信号及び第３サンプル点に関する１段目
の処理を終えた信号が第１のユニツトＬ１から順
次出力され（第６図ｄの−５，−３，−１
参照）、第２のユニツトＬ２に入力される。勿論、
加算器４８において夫々の１サンプリング時間前
のサンプル点の信号との演算が確実に行なわれる
のは前述から明らかである。 49th to 72nd and 73rd of the second sampling time
In the 96th time slot to the 96th time slot, the signal BS corresponding to -4 and the signal BS corresponding to -2 are selected one after another by the selector 23, and the first unit L
1 is input. Immediately after that, in the first to 24th time slots of the third sampling time, the signal FS at the new third sampling point is selected by the selector 23 and input to the first unit L1. Based on these successive signal inputs, the first filter unit L1 operates as the fifth stage for the first sample point, as the third stage for the second sample point, and as the first filter stage for the third sample point, respectively. It functions by switching functions in a time-division manner. However,
After 32 time slots from each input timing, the signal that has completed the fifth stage processing for the first sample point, the signal that has completed the third stage processing for the second sample point, and the first stage processing for the third sample point. The signals that have been completed are sequentially output from the first unit L1 (-5, -3, -1 in Fig. 6d).
) is input to the second unit L2. Of course,
It is clear from the foregoing that the adder 48 reliably performs calculations with the signal at the sample point one sampling time before.
第２のユニツトＬ２では、−５，−３，
−１に相当する信号の相次ぐ入力に応答して、第
１サンプル点に関しては６段目、第２サンプル点
に関しては４段目、第３サンプル点に関しては２
段目のフイルタ段として時分割に機能する。しか
して、各々の入力タイミングから32タイムスロツ
ト後に、第１サンプル点に関する６段目の処理を
終えた信号、第２サンプル点に関する４段目の処
理を終えた信号、第３サンプル点に関する２段目
の処理を終えた信号が第２のユニツトＬ２から順
次出力され（第６図ｅの−６，−４，−２
参照）、その８タイムスロツト後に信号BSとして
セレクタ２３に入力される（第６図ｆの−６，
−４，−２参照）。 In the second unit L2, -5, -3,
In response to successive inputs of signals corresponding to −1, the sixth stage for the first sample point, the fourth stage for the second sample point, and the second stage for the third sample point.
It functions in a time-sharing manner as the filter stage of the second stage. Thus, after 32 time slots from each input timing, the signal that has completed the 6th stage processing for the first sample point, the signal that has completed the 4th stage processing for the second sample point, and the 2nd stage signal for the third sample point. The signals that have undergone the eye processing are sequentially output from the second unit L2 (-6, -4, -2 in Fig. 6e).
8 time slots later, it is input to the selector 23 as the signal BS (-6, f in Fig. 6).
-4, -2).
第３サンプリング時間の第25乃至第48、第49乃
至第72及び第73乃至第96タイムスロツトにおい
て、−６，−４，−２に相当する信号BS
が相次いでセレクタ２３で選択されて第１のユニ
ツトＬ１に入力される。その直後の第４サンプリ
ング時間の第１乃至第24タイムスロツトにおいて
新たな第４サンプル点の信号FSがセレクタ２
３で選択されて第１のユニツトＬ１に入力され
る。これらの相次ぐ信号入力にもとづき、第１の
ユニツトＬ１は、第１サンプル点に関しては７段
目、第２サンプル点に関しては５段目、第３サン
プル点に関しては３段目、第４サンプル点に関し
ては１段目のフイルタ段として時分割的に機能す
る。しかして、各々の入力タイミングから32タイ
ムスロツト後に、第１サンプル点に関する７段目
の処理を終えた信号、第２サンプル点に関する５
段目の処理を終えた信号、第３サンプル点に関す
る３段目の処理を終えた信号、第４サンプルに関
する１段目の処理を終えた信号が第１のユニツト
Ｌ１から順次出力され（第６図ｄの−７，−
５，−３，−１参照）、第２のユニツトＬ２
に入力される。 At the 25th to 48th, 49th to 72nd, and 73rd to 96th time slots of the third sampling time, the signals BS corresponding to -6, -4, -2
are successively selected by the selector 23 and input to the first unit L1. In the 1st to 24th time slots of the 4th sampling time immediately after that, the signal FS of the new 4th sampling point is output to the selector 2.
3 and input to the first unit L1. Based on these successive signal inputs, the first unit L1 selects the seventh stage for the first sample point, the fifth stage for the second sample point, the third stage for the third sample point, and the third stage for the fourth sample point. functions as the first filter stage in a time-sharing manner. Therefore, after 32 time slots from each input timing, the signal that has completed the seventh stage processing regarding the first sample point, and the signal that has completed the 7th stage processing regarding the second sample point.
The signal that has completed the first stage processing, the signal that has completed the third stage processing regarding the third sample point, and the signal that has completed the first stage processing regarding the fourth sample are sequentially output from the first unit L1 (the sixth -7,- in figure d
5, -3, -1), second unit L2
is input.
第２のユニツトＬ２では、−７，−５，
−３，−１に相当する信号の相次ぐ入力に応じ
て、第１サンプル点に関しては８段目、第２サン
プル点に関しては６段目、第３サンプル点に関し
ては４段目、第４サンプル点に関しては２段目の
フイルタ段として時分割的に機能する。しかし
て、各々の入力タイミングから32タイムスロツト
後に、第１サンプル点に関する８段目の処理を終
えた信号、第２サンプル点に関する６段目の処理
を終えた信号、第３サンプル点に関する４段目の
処理を終えた信号、第４サンプル点に関する２段
目の処理を終えた信号、が第２のユニツトＬ２か
ら順次出力される（第６図ｅの−８，−６，
−４，−２参照）。 In the second unit L2, -7, -5,
In response to successive inputs of signals corresponding to -3 and -1, the 8th stage for the first sample point, the 6th stage for the second sample point, the 4th stage for the third sample point, and the 4th stage for the third sample point. , it functions in a time-division manner as the second filter stage. Thus, after 32 time slots from each input timing, the signal that has completed the 8th stage processing for the first sample point, the signal that has completed the 6th stage processing for the second sample point, and the 4th stage signal for the third sample point. The signal that has undergone the first stage processing and the signal that has completed the second stage processing regarding the fourth sample point are sequentially output from the second unit L2 (-8, -6, -6 in Fig. 6e).
-4, -2).
第１サンプル点に関する８段目の処理を終えた
信号が第２のユニツトＬ２から出力される第89乃
至第16タイムスロツトにおいて、第６図ｃのよう
にゲート制御信号GEが“１”となり、ゲート２
４が開放される。これにより、８段目の処理を終
えた信号（−８参照）がゲート２４を通過し、
デイジタルフイルタ部１４の出力信号として出力
される。他方、８段目の処理を終えた信号（−
８参照）が遅延回路６０を介して信号BSとして
セレクタ２３に入力されるのは丁度第１乃至第24
タイムスロツトであり、セレクタ２３は入力Ｂを
禁止して入力Ａに加わる新たなサンプル点の信号
FSを選択する。従つて、ゲート２４を介して出
力される最終段の出力信号はセレクタ２３で阻止
され、巡回が終了する。 In the 89th to 16th time slots in which the signal that has completed the 8th stage processing regarding the first sample point is output from the second unit L2, the gate control signal GE becomes "1" as shown in FIG. gate 2
4 is released. As a result, the signal (refer to -8) that has completed the processing in the 8th stage passes through the gate 24,
It is output as an output signal of the digital filter section 14. On the other hand, the signal (−
8) is inputted to the selector 23 as the signal BS via the delay circuit 60 at exactly the 1st to 24th signals.
The selector 23 inhibits input B and selects the signal of the new sample point added to input A.
Select FS. Therefore, the final stage output signal outputted via the gate 24 is blocked by the selector 23, and the circulation is completed.
以下同様に、時分割的なフイルタ処理が繰返さ
れ、８段目の処理を終えた各サンプル点の信号
が、そのサンプリング順序に従つて、所定のサン
プリング周期（96タイムスロツト）毎につまり第
89乃至第16タイムスロツト区間毎に、ゲート２４
を介して順次出力される。各段の時分割的な演算
処理の繰返しにおいて、各段の演算タイミングは
次のように割当てられていることが上述及び第６
図から理解されよう。すなわち、第１のフイルタ
ユニツトＬ１においては、第33乃至第56タイムス
ロツトにおいて最も新しいサンプル点に関する１
段目の演算出力が生じ、その直前の第９乃至第32
タイムスロツトにおいて２番目に新しいサンプル
点に関する３段目の演算出力が生じ、その直前の
第81乃至第８タイムスロツトにおいて３番目に新
しいサンプル点に関する５段目の演算出力が生
じ、その直前の第57乃至第80タイムスロツトにお
いては４番目に新しいつまり最も古いサンプル点
に関する７段目の演算出力が生じるように、演算
タイミングが割当てられている。また、第２のフ
イルタユニツトＬ２においては、第65乃至第88タ
イムスロツトにおいて最も新しいサンプル点に関
する２段目の演算出力が生じ、その直前の第41乃
至第64タイムスロツトにおいて２番目に新ししサ
ンプル点に関する４段目の演算出力が生じ、その
直前の第17乃至第40タイムスロツトにおいて３番
目に新しいサンプル点に関する６番目の演算出力
が生じ、その直前の第89乃至第16タイムスロツト
において４番目に新しいつまり最も古いサンプル
点に関する８段目の演算出力が生じるように、演
算タイミングが割当てられている。 Similarly, the time-sharing filter processing is repeated, and the signal at each sample point that has completed the 8th stage processing is filtered every predetermined sampling period (96 time slots) according to the sampling order.
89 to 16th time slot section, gate 24
are output sequentially via . In the repetition of time-sharing calculation processing at each stage, the calculation timing at each stage is assigned as follows.
This can be understood from the diagram. That is, in the first filter unit L1, one sample point related to the newest sample point in the 33rd to 56th time slot is
The calculation output of the 3rd stage is generated, and the 9th to 32nd stages immediately before that
The third stage calculation output regarding the second newest sample point is generated in the time slot, the fifth stage calculation output regarding the third latest sample point is generated in the 81st to 8th time slots immediately before that, and In the 57th to 80th time slots, computation timings are assigned so that the seventh stage computation output regarding the fourth newest or oldest sample point is generated. In addition, in the second filter unit L2, the second stage calculation output regarding the newest sample point is generated in the 65th to 88th time slots, and the second step calculation output is generated in the 41st to 64th time slots immediately before that. The fourth calculation output regarding the sample point is generated, the sixth calculation output regarding the third newest sample point is generated in the 17th to 40th time slots immediately before that, and the 4th calculation output is generated in the 89th to 16th time slots immediately before that. Calculation timings are assigned so that the calculation output of the eighth stage regarding the newest or oldest sample point is generated.
係数供給回路２１（第２図）は、各フイルタユ
ニツトＬ１，Ｌ２における上述のような各演算段
の時分割的な割当てに対応して、各段のためのフ
イルタ係数Ｋを所定のタイミングで出力し、ユニ
ツトＬ１，Ｌ２の乗算器５３，５４に供給する。
奇数段のフイルタ係数Kiが所定のタイミングで
ユニツトＬ１の乗算器５３に供給され、偶数段の
フイルタ係数Ki＋１が所定のタイミングでユニ
ツトＬ２の乗算器５４に供給されねばならないこ
とは上述から明らかであろう。第４図では、フイ
ルタ係数Ki，Ki＋１が予めパラレル化された状
態で乗算器５３，５４に供給されるようになつて
いるかのように示されている。しかし、各段（１
段目から８段目まで）に対応するフイルタ係数Ｋ
を係数供給回路２１からシリアル形式で出力し、
各ユニツトＬ１，Ｌ２の乗算器５３，５４に付属
して設けた係数分配回路によつてパラレル形態
Ki，Ki＋１に変換するようにしてもよい。第７
図には、そのような係数分配回路２５を具えた第
１のフイルタユニツトＬ１の詳細例が示されてい
る。タイミング信号発生回路２２（第２図）から
発生されたタイミング信号KL，LDはシリアルフ
イルタ係数Ｋのパラレル変換を制御するために係
数分配回路２５で利用される。 The coefficient supply circuit 21 (Fig. 2) outputs the filter coefficient K for each stage at a predetermined timing in accordance with the above-mentioned time-sharing allocation of each calculation stage in each filter unit L1, L2. and supplies it to multipliers 53 and 54 of units L1 and L2.
It is clear from the above that the filter coefficients Ki of the odd stages must be supplied to the multiplier 53 of the unit L1 at a predetermined timing, and the filter coefficients Ki+1 of the even stages must be supplied to the multiplier 54 of the unit L2 at a predetermined timing. Dew. In FIG. 4, the filter coefficients Ki and Ki+1 are shown as being supplied to the multipliers 53 and 54 in a parallelized state. However, each stage (1
(from the 8th stage to the 8th stage)
is output from the coefficient supply circuit 21 in serial format,
A parallel configuration is achieved by the coefficient distribution circuit attached to the multipliers 53 and 54 of each unit L1 and L2.
It may also be converted into Ki, Ki+1. 7th
A detailed example of a first filter unit L1 comprising such a coefficient distribution circuit 25 is shown in the figure. Timing signals KL and LD generated from the timing signal generation circuit 22 (FIG. 2) are used by the coefficient distribution circuit 25 to control parallel conversion of the serial filter coefficient K.
第７図において、第４図の加算器４８，４９及
び遅延回路５５，５６に相当する回路は同一符号
が付してある。また、乗算器５３に相当する回路
部分も同一符号を用いて包括的に示してある。係
数分配回路２５は、８個の１タイムスロツト遅延
回路を縦続接続した遅延回路列６２（すなわち８
ステージの直列シフトレジスタ）と、この遅延回
路列６２の各遅延回路出力を夫々入力した８個の
１ビツトラツチ回路から成るラツチ回路６３と、
８個の１タイムスロツト遅延回路から成る遅延回
路列６４と、８個のラツチ回路から成る係数記憶
回路６５とを含んでいる。尚、図において１タイ
ムスロツトの遅延を行なう遅延回路は「Ｄ」なる
記号を記入したブロツクによつて表示するものと
し、特に説明を要する場合を除き個々の１タイム
スロツト遅延回路の参照番号は省略する。また、
ラツチ回路の出力タイミングは入力をロードした
タイミングから１タイムスロツト遅れるものとす
る。 In FIG. 7, circuits corresponding to adders 48, 49 and delay circuits 55, 56 in FIG. 4 are given the same reference numerals. Further, circuit portions corresponding to the multiplier 53 are also indicated comprehensively using the same reference numerals. The coefficient distribution circuit 25 includes a delay circuit array 62 (i.e., 8 1-time slot delay circuits connected in cascade).
a latch circuit 63 consisting of eight 1-bit latch circuits each receiving the output of each delay circuit of the delay circuit array 62;
It includes a delay circuit array 64 consisting of eight one-time slot delay circuits and a coefficient storage circuit 65 consisting of eight latch circuits. In the figure, delay circuits that provide a one-time slot delay are indicated by blocks marked with the symbol "D", and reference numbers for individual one-time slot delay circuits are omitted unless special explanation is required. do. Also,
The output timing of the latch circuit is assumed to be delayed by one time slot from the timing at which the input is loaded.
遅延回路列６２にはシリアルフイルタ係数Ｋが
入力され、１タイムスロツトずつ順次シフトされ
る。ラツチ回路６３の各ロード制御入力Ｌにはタ
イミング信号KLが共通に与えられる。遅延回路
列６４にはタイミング信号LDが入力され、１タ
イムスロツトずつ順次シフトされる。１つのフイ
ルタ係数Ｋ（ｉ段目の係数Ki）は、一例として８
ビツトのデイジタルデータであり、８タイムスロ
ツトを使用してシリアル化されている。第８図ａ
に拡大して示すように、一例として、１つのシリ
アル係数Ｋの８タイムスロツトにおいて最初のタ
イムスロツトにはサインビツトSBが割当てられ、
次のタイムスロツトには最上位ビツトMSBが割
当てられ、以下順次下位ビツトが割当てられ、８
番目のタイムスロツトに最下位ビツトLSBが割
当てられている。１音色に対応する１組のフイル
タ係数は８個の（８段分の）係数から成り、各段
の係数K1〜K8が第８図ｂに示すようなタイミン
グでシリアル化されている。タイミング信号KL，
LDのパルス発生タイミングは第８図ｂのようで
ある。これらの信号KL，LD及びシリアルフイル
タ係数Ｋは各サンプリング時間毎に第８図ｂと同
じタイムスロツトで繰返し供給される。第８図に
おいて、信号波形の上側に記入した数字は、第６
図と同様に、信号の立上りまた立下りのタイミン
グに対応するタイムスロツト番号を示すものであ
る。 A serial filter coefficient K is input to the delay circuit array 62 and sequentially shifted one time slot at a time. A timing signal KL is commonly applied to each load control input L of the latch circuit 63. A timing signal LD is inputted to the delay circuit array 64 and sequentially shifted one time slot at a time. For example, one filter coefficient K (i-th stage coefficient Ki) is 8.
Bit digital data, serialized using 8 time slots. Figure 8a
As shown in the enlarged diagram, as an example, the first time slot in 8 time slots of one serial coefficient K is assigned a sign bit SB,
The next time slot is assigned the most significant bit MSB, and then the least significant bits are assigned in order.
The least significant bit LSB is assigned to the th time slot. One set of filter coefficients corresponding to one timbre consists of eight coefficients (for eight stages), and the coefficients K 1 to K 8 of each stage are serialized at the timing shown in FIG. 8b. timing signal KL,
The pulse generation timing of the LD is as shown in FIG. 8b. These signals KL, LD and serial filter coefficient K are repeatedly supplied at each sampling time in the same time slot as in FIG. 8b. In Figure 8, the number written above the signal waveform is the 6th
As in the figure, the time slot numbers corresponding to the rising and falling timings of the signal are shown.
第８図ｂを参照すると、シリアルフイルタ係数
Ｋにおいては奇数段の係数K1，K7，K5，K3と偶
数段の係数K4，K2，K8，K6が交互に供給される
ようになつている。タイミング信号KLは奇数段
の係数K1，K7，K5，K3の直後のタイムスロツト
に同期して24タイムスロツト周期でパルス発生す
る。タイミング信号LDはタイミング信号KLの１
タイムスロツト後に同じく24タイムスロツト周期
でパルス発生する。第15乃至第22タイムスロツト
において１段目の係数K1の各ビツトがシリアル
送出されるので、その直後の第23タイムスロツト
でタイミング信号KLが発生したとき、該係数K1
の各ビツトが遅延回路列６２の各遅延回路から丁
度出力されている。従つて、信号KLによつて１
段目の係数K1の各ビツトをラツチ回路６３に同
時にラツチすることができる。こうしてラツチ回
路６３にラツチされた１段目の係数K1の並列デ
ータは、次に信号KLが発生するときまで保持さ
れる。第８図ｂから明らかなように、タイミング
信号KLが第47タイムスロツトで発生したときは
７段目のシリアル係数K7がパラレル変換されて
ラツチ回路６３にラツチされ、該信号KLが第72
タイムスロツトで発生したときは５段目のシリア
ル係数K5がパラレル変換されてラツチされ、第
95タイムスロツトで発生したときは３段目のシリ
アル係数K3がパラレル変換されてラツチされる。
従つて、ラツチ回路６３からパラレル出力される
係数の状態は第８図ｂのKDの欄のようになる。 Referring to FIG. 8b, in the serial filter coefficient K, the coefficients K 1 , K 7 , K 5 , K 3 of the odd stages and the coefficients K 4 , K 2 , K 8 , K 6 of the even stages are alternately supplied. It is becoming more and more common. The timing signal KL generates pulses at a period of 24 time slots in synchronization with the time slots immediately after the odd-numbered coefficients K 1 , K 7 , K 5 , and K 3 . Timing signal LD is 1 of timing signal KL
After the time slot, pulses are generated in the same 24 time slot period. Since each bit of the first stage coefficient K1 is serially transmitted in the 15th to 22nd time slots, when the timing signal KL is generated in the 23rd time slot immediately after, the coefficient K1
are just being output from each delay circuit of the delay circuit array 62. Therefore, by signal KL 1
Each bit of the coefficient K1 of the row can be latched in the latch circuit 63 at the same time. The parallel data of the first stage coefficient K1 thus latched in the latch circuit 63 is held until the next time the signal KL is generated. As is clear from FIG. 8b, when the timing signal KL is generated in the 47th time slot, the serial coefficient K7 in the 7th stage is converted into parallel and latched in the latch circuit 63, and the signal KL is generated in the 72nd time slot.
When it occurs in the time slot, the fifth stage serial coefficient K5 is converted into parallel and latched, and the fifth stage serial coefficient K5 is converted into parallel and latched.
When it occurs in the 95th time slot, the third stage serial coefficient K3 is converted into parallel and latched.
Therefore, the state of the coefficients output in parallel from the latch circuit 63 is as shown in the column KD of FIG. 8b.
ラツチ回路６３からパラレル出力された８ビツ
トの係数は、係数記憶回路６５を構成する各ラツ
チ回路６５−１乃至６５−８のデータ入力KDiに
夫々加えられる。このラツチ回路６５−１のロー
ド制御入力Ｌにはタイミング信号LDが加わり、
ラツチ回路６５−２乃至６５−８のロード制御入
力Ｌには該信号LDを遅延回路列６４で順次遅延
した信号が夫々加えられる。係数記憶回路６５
（ラツチ回路６５−１乃至６５−８）は、乗算器
５３におけるシリアル演算のタイミングに同期さ
せるために、係数の各ビツトを順次時間的にずら
して記憶するためのものである。ラツチ回路６５
−１が係数の最下位ビツトLSBに対応し、６５
−７が最上位ビツトMSBに対応し、６５−８が
サインビツトSBに対応する。尚、８ビツトの係
数データはサイン・マグニチユード形式で表わさ
れているものとし、下位７ビツトで係数の絶対値
を表わし、その上位のサインビツトSBで係数の
正負符号（“０”のとき正、“１”のとき負）を表
わす。尚、係数の最上位ビツトMSBすなわちラ
ツチ回路６５−７に対応するビツトの重みが10進
数の0.5であるとする。 The 8-bit coefficients output in parallel from the latch circuit 63 are applied to data inputs KDi of each of the latch circuits 65-1 to 65-8 constituting the coefficient storage circuit 65, respectively. A timing signal LD is applied to the load control input L of this latch circuit 65-1.
Signals obtained by sequentially delaying the signal LD by the delay circuit array 64 are applied to the load control inputs L of the latch circuits 65-2 to 65-8, respectively. Coefficient storage circuit 65
The latch circuits 65-1 to 65-8 are used to store each bit of the coefficient sequentially shifted in time in order to synchronize with the timing of the serial operation in the multiplier 53. Latch circuit 65
-1 corresponds to the least significant bit LSB of the coefficient, 65
-7 corresponds to the most significant bit MSB, and 65-8 corresponds to the sign bit SB. It is assumed that the 8-bit coefficient data is expressed in sine magnitude format, where the lower 7 bits represent the absolute value of the coefficient, and the upper sine bit SB represents the sign of the coefficient (“0” is positive, When it is “1”, it represents negative). It is assumed that the weight of the most significant bit MSB of the coefficient, that is, the bit corresponding to the latch circuit 65-7, is 0.5 in decimal notation.
最下位ビツトLSBに対応するラツチ回路６５
−１には、ラツチ回路６３にラツチしたデータ
（第８図のKD参照）の最下位ビツトが信号LDの
タイミングで取り込まれる。従つて、ラツチ回路
６５−１から出力される係数の状態は第８図ｂの
６５−１に示すようになる。他のラツチ回路６５
−２乃至６５−８は信号LDを順次１タイムスロ
ツトづつ遅延した信号によつて制御される。従つ
て、各ラツチ回路６５−２乃至６５−８の出力の
状態の変化パターンは第８図ｂの６５−１と同じ
であるが、その変化のタイミングが順次１タイム
スロツトづつずれたものとなる。但し、ラツチ回
路６５−５と６５−６との間には余分の遅延回路
６６が設けられているのでラツチ回路６５−６の
変化タイミングは６５−５のそれよりも２タイム
スロツト遅れる。 Latch circuit 65 corresponding to the least significant bit LSB
-1, the least significant bit of the data latched in the latch circuit 63 (see KD in FIG. 8) is taken in at the timing of the signal LD. Therefore, the state of the coefficients output from the latch circuit 65-1 is as shown at 65-1 in FIG. 8b. Other latch circuit 65
-2 to 65-8 are controlled by signals obtained by sequentially delaying the signal LD by one time slot. Therefore, the pattern of change in the state of the output of each latch circuit 65-2 to 65-8 is the same as that of 65-1 in FIG. 8b, but the timing of the change is sequentially shifted by one time slot. . However, since an extra delay circuit 66 is provided between latch circuits 65-5 and 65-6, the change timing of latch circuit 65-6 is delayed by two time slots than that of latch circuit 65-5.
さて、順向入力端子FI1から入力されたシリア
ル楽音信号FSまたはBSはインバータ８６で反転
されて、加算器４８のＢ入力に与えられる。第６
図の第３サンプリング時間を例にとると、セレク
タ２３では、第１乃至第24タイムスロツトで新た
な第３サンプル点のシリアル楽音信号FSを選
択し、第25乃至第96タイムスロツトではシリアル
楽音信号BSとして第１サンプル点に関する６段
目の処理を終えたもの（−６）及び第２サンプ
ル点に関する４段目の処理を終えたもの（−
４）及び第３サンプル点に関する２段目の処理を
終えたもの（−２）を順次選択する（第６図
ａ，ｆ参照）。従つて、一例として第６図の第３
サンプリング時間においてセレクタ２３から順向
入力端子FI1を介して加算器４８に入力される信
号FSまたはBSの状態を示すと、第８図ｂのFS
（BS）の欄に示すようになる。つまり、第１乃至
第24タイムスロツトではまだ何の処理もしていな
い信号FSが与えられ、第25乃至第48タイムスロ
ツトでは６段目の処理を終えた信号が与えられ、
第49乃至第72タイムスロツトでは４段目の処理を
終えた信号が与えられ、第73乃至第96タイムスロ
ツトでは２段目の処理を終えた信号が与えられ
る。各信号のサンプル点番号は順次変わるにして
も、上述の24タイムスロツトから成る各タイムス
ロツト区間において順向入力端子FI1に与えられ
るシリアル楽音信号が何段目のフイルタ処理を終
えた信号であるのか、という点はどのサンプリン
グ時間においても不変である。 Now, the serial tone signal FS or BS inputted from the forward input terminal FI 1 is inverted by the inverter 86 and applied to the B input of the adder 48 . 6th
Taking the third sampling time in the figure as an example, the selector 23 selects the serial musical tone signal FS of the new third sampling point in the first to 24th time slots, and selects the serial musical tone signal FS of the new third sampling point in the 25th to 96th time slots. As BS, the 6th stage processing regarding the first sample point has been completed (-6) and the BS having completed the 4th stage processing regarding the second sample point (-6)
4) and the one after the second stage processing regarding the third sample point (-2) are sequentially selected (see FIGS. 6a and 6f). Therefore, as an example,
The state of the signal FS or BS input from the selector 23 to the adder 48 via the forward input terminal FI 1 at the sampling time is shown as FS in FIG. 8b.
It will be shown in the (BS) column. That is, in the 1st to 24th time slots, the signal FS that has not undergone any processing is given, and in the 25th to 48th time slots, the signal that has been processed in the 6th stage is given,
In the 49th to 72nd time slots, the signals that have been processed in the 4th stage are given, and in the 73rd to 96th time slots, the signals that have been processed in the 2nd stage are given. Even though the sample point number of each signal changes sequentially, the serial musical tone signal applied to the forward input terminal FI 1 in each time slot section consisting of the 24 time slots described above is the signal that has undergone filter processing at which stage. This point remains unchanged at any sampling time.
加算器４８のＡ入力には、次段のフイルタユニ
ツトＬ２から逆向入力端子BI1に与えられた信号
が、遅延回路５６を介して入旅される。C0+1はキ
ヤリイアウト出力であり、キヤリイアウト信号が
生じた加算タイミングとこの出力C0+1に信号
“１”が出力されるタイミングとの間には１タイ
ムスロツトの時間遅れがあるものとする。キヤリ
イアウト出力C0+1の出力信号はオア回路８７を介
して加算器４８のCi入力に与えられる。第５図ｂ
に示したようにシリアル楽音信号FSにおいては
上位ビツトのデータほどより遅いタイムスロツト
に割当てられている。従つて、１タイムスロツト
遅れで出力C0+1から出力されたキヤリイアウト信
号をCi入力に加えることにより、キヤリイアウト
信号を１ビツト上位のデータに加算することがで
きる。オア回路８７の他の入力には遅延回路列６
４の１段目の遅延回路６７から出力される信号
SH１が与えられる。この信号SH１は、第８図ｂ
に示すように発生するタイミング信号LDを１タ
イムスロツト遅延させたものであり、第25、第
49、第73及び第１タイムスロツトにおいて“１”
となる信号である。一方、セレクタ２３を介して
順向入力端子FI1に入力されるシリアル楽音信号
FSまたはBSは第５図ｂ及び第６図ａ，ｆのよう
であるため、シリアル楽音信号の最下位ビツト
（LSB）のタイミングに対応して信号SH１が
“１”となることになり、加算器４８では最下位
ビツト（LSB）のタイミングで繰返し“１”が
加算される。この操作は、入力端子FI1から加算
器４８のＢ入力に与えられる楽音信号FSまたは
BSを負の値に変換するためのものである。すな
わち、楽音信号FS（BS）をインバータ８６で反
転し、その最下位ビツト（LSB）に１を加算す
ることにより、２の補数形式の負の値に変換する
操作が行なわれている。尚、ライン１６に与えら
れる楽音信号FSも負の値は２の補数形式で表わ
されているものとする。従つて、楽音信号FSま
たはBSが負の値のときは、上記インバータ８６
及び信号SH１による２の補数化操作によつて実
質的に正の値に変換されることになる。こうし
て、加算器４８では、逆向入力端子BI1及び遅延
回路５６を介してＡ入力に与えられるフイードバ
ツクされた楽音信号の振幅データから順向入力端
子FI1に与えられた楽音信号の振幅データを減算
する操作が行なわれる。 A signal applied to the reverse input terminal BI 1 from the filter unit L 2 at the next stage is input to the A input of the adder 48 via the delay circuit 56 . C0 +1 is a carry-out output, and it is assumed that there is a time delay of one time slot between the addition timing at which the carry-out signal is generated and the timing at which the signal " 1 " is output to this output C0+1. . The output signal of the carry-out output C 0+1 is applied to the Ci input of the adder 48 via the OR circuit 87. Figure 5b
As shown in Figure 2, in the serial musical tone signal FS, the higher bit data is assigned to a later time slot. Therefore, by adding the carry-out signal outputted from the output C0 +1 with a delay of one time slot to the Ci input, the carry-out signal can be added to the data of one higher bit. The other input of the OR circuit 87 is the delay circuit array 6.
The signal output from the first stage delay circuit 67 of 4
SH1 is given. This signal SH1 is
The timing signal LD generated as shown in the figure is delayed by one time slot, and the 25th and 25th
49, “1” in the 73rd and 1st time slot
This is the signal. On the other hand, a serial musical tone signal is input to the forward input terminal FI 1 via the selector 23.
Since FS or BS is as shown in Figure 5b and Figures 6a and f, the signal SH1 becomes "1" corresponding to the timing of the least significant bit (LSB) of the serial musical tone signal, and the addition In the circuit 48, "1" is repeatedly added at the timing of the least significant bit (LSB). This operation is performed by inputting the musical tone signal FS or
It is for converting BS to negative value. That is, the tone signal FS (BS) is inverted by the inverter 86 and 1 is added to its least significant bit (LSB) to convert it into a negative value in two's complement format. It is assumed that negative values of the musical tone signal FS applied to line 16 are also expressed in two's complement format. Therefore, when the musical tone signal FS or BS has a negative value, the inverter 86
and is substantially converted into a positive value by a two's complement operation using the signal SH1. In this manner, the adder 48 subtracts the amplitude data of the musical tone signal applied to the forward input terminal FI 1 from the amplitude data of the feedback musical tone signal applied to the A input via the reverse input terminal BI 1 and the delay circuit 56. The operation to do so is performed.
加算器４８の出力は遅延回路８８に入力される
と共にラツチ回路８９のデータ入力に与えられ
る。逆向入力楽音信号と順向入力楽音信号FS
（BS）との差を示す加算器４８の出力信号は遅延
回路８８で24タイムスロツト遅延され、排他オア
回路９０に与えられる。排他オア回路９０の出力
は加算器９１のＡ入力に与えられる。遅延回路８
８、ラツチ回路８９、排他オア回路９０及び加算
器９１は、２の補数形式で表わされた加算器４８
の出力信号をサイン・マグニチユード（サインビ
ツトと絶対値）形式に変換するためのものであ
る。 The output of adder 48 is input to delay circuit 88 and is applied to the data input of latch circuit 89. Reverse input musical tone signal and forward input musical tone signal FS
The output signal of adder 48 indicating the difference from (BS) is delayed by 24 time slots in delay circuit 88 and is applied to exclusive OR circuit 90. The output of exclusive OR circuit 90 is given to the A input of adder 91. delay circuit 8
8. The latch circuit 89, the exclusive OR circuit 90, and the adder 91 are the adder 48 expressed in two's complement format.
This is for converting the output signal into sine magnitude (sine bit and absolute value) format.
ラツチ回路８９のラツチ制御入力Ｌにはタイミ
ング信号LDが入力される。信号LDが発生する第
24タイムスロツトまたは第48、第72、第96タイム
スロツトでは、加算器４８からはサインビツト
SBを表わす信号が出力されている。従つて、サ
インビツトSBの値がラツチ回路８９にラツチさ
れる。このラツチ回路８９の出力は排他オア回路
９０及びアンド回路９２に与えられる。例えば、
第24タイムスロツトでまだ何の処理もしていない
信号（第８図ｂのFS（BS）の）に関するサイ
ンビツトSBをラツチし、ラツチした信号を第25
タイムスロツトから第48タイムスロツトまでの24
タイムスロツトの間該ラツチ回路８９から出力し
ているとき、第１乃至第24タイムスロツトで加算
器４８から出力されまだ何の処理もしていない信
号（）を24タイムスロツト遅延した信号が遅延
回路８８から出力される。従つて、ラツチ回路８
９から出力されるサインビツト信号と遅延回路８
８から出力される信号は対応している。ラツチ回
路８９にラツチされたサインビツト信号が“０”
すなわち正のとき、遅延回路８８の出力信号は排
他オア回路９０をそのまま通過し、加算器９１の
Ａ入力を介してＳ出力からそのまま出力される。
サインビツト信号が“１”すなわち負のとき、遅
延回路８８の出力信号は排他オア回路９０で反転
される。このときラツチ回路８９の出力“１”に
よつてアンド回路９２が可能化され、信号SH１
のタイミングでアンド回路９２から“１”が出力
され、オア回路９３を介して加算器９１のCi入力
“１”が与えられる。この信号SH１はタイミング
信号LDを１タイムスロツト遅延した信号であり、
最下位ビツトに対応している。例えば、まだ何の
処理もしていない信号（）が遅延回路８８から
出力される第25乃至第48タイムスロツトにおいて
は、第25タイムスロツトで信号SH１が“１”と
なり、最下位ビツトに関する排他オア回路９０の
出力信号に対して加算器９１で「１」が加算され
る。加算の結果生じたキヤリイアウト信号は１タ
イムスロツト遅れて出力C0+1から出力され、アン
ド回路９４、オア回路９３を介してCi入力に与え
られる。アンド回路９４の他の入力には信号SH
１をインバータ９５で反転した信号１が与え
られる。最下位ビツトの演算タイミングでは信号
SH１の“０”によつてアンド回路９４が不能化
され、演算タイミングが先行する別のサンプル点
の楽音信号の最上位ビツトからのキヤリイアウト
信号を禁止するようにしている。排他オア回路９
０における反転と最下位ビツトへの１加算とによ
つて、２の補数で表わされた負の値が絶対値に変
換される。 A timing signal LD is input to the latch control input L of the latch circuit 89. The first time the signal LD is generated
In the 24th time slot or the 48th, 72nd, and 96th time slots, the adder 48 outputs the sign bit.
A signal representing SB is output. Therefore, the value of sign bit SB is latched in latch circuit 89. The output of this latch circuit 89 is applied to an exclusive OR circuit 90 and an AND circuit 92. for example,
At the 24th time slot, the sign bit SB related to the signal (FS (BS) in Figure 8b) that has not been processed yet is latched, and the latched signal is latched at the 25th time slot.
24 from time slot to 48th time slot
When the latch circuit 89 is outputting during a time slot, a signal obtained by delaying the signal ( ) output from the adder 48 in the 1st to 24th time slots and not yet processed by 24 time slots is sent to the delay circuit 88. is output from. Therefore, the latch circuit 8
Sign bit signal output from 9 and delay circuit 8
The signals output from 8 correspond. The sign bit signal latched in the latch circuit 89 is “0”
That is, when it is positive, the output signal of the delay circuit 88 passes through the exclusive OR circuit 90 as it is, and is outputted as it is from the S output via the A input of the adder 91.
When the sign bit signal is "1", that is, negative, the output signal of delay circuit 88 is inverted by exclusive OR circuit 90. At this time, the AND circuit 92 is enabled by the output "1" of the latch circuit 89, and the signal SH1
“1” is output from the AND circuit 92 at the timing of , and the Ci input “1” of the adder 91 is applied via the OR circuit 93. This signal SH1 is a signal obtained by delaying the timing signal LD by one time slot,
It corresponds to the least significant bit. For example, in the 25th to 48th time slots in which the signal ( ) that has not yet undergone any processing is output from the delay circuit 88, the signal SH1 becomes "1" in the 25th time slot, and the exclusive OR circuit regarding the least significant bit is activated. An adder 91 adds "1" to the output signal of the adder 90 . The carry-out signal generated as a result of the addition is output from the output C 0 +1 with a delay of one time slot, and is applied to the Ci input via an AND circuit 94 and an OR circuit 93. The other input of the AND circuit 94 is the signal SH.
A signal 1 obtained by inverting 1 by an inverter 95 is provided. At the calculation timing of the least significant bit, the signal
The AND circuit 94 is disabled by "0" of SH1, and the carry-out signal from the most significant bit of the musical tone signal of another sample point whose calculation timing is earlier is prohibited. Exclusive OR circuit 9
By inverting at 0 and adding 1 to the least significant bit, a negative value expressed in two's complement is converted to an absolute value.
以上の構成によつて、加算器９１の出力Ｓから
は加算器４８の出力信号を絶対値で表わした信号
FS′が出力される。この信号FS′の状態を第８図
ｂのFS（BS）に対応して示すと、第８図のFS′の
ようであり、入力楽音信号FSまたはBSのタイミ
ングよりも24タイムスロツト遅れている。この信
号FS′は第５図ｂに示す信号FSと同様に１サンプ
ル点につき24ビツト（タイムスロツト）のシリア
ルデータであり、最下位ビツトLSBが先行して
いる。 With the above configuration, the output S of the adder 91 outputs a signal representing the output signal of the adder 48 in absolute value.
FS′ is output. If the state of this signal FS' is shown corresponding to FS (BS) in Figure 8b, it is like FS' in Figure 8, which is 24 time slots behind the timing of the input musical tone signal FS or BS. . Similar to the signal FS shown in FIG. 5b, this signal FS' is serial data of 24 bits (time slot) per sample point, with the least significant bit LSB leading.
乗算器５３では、加算器９１から出力された24
ビツトのシリアルデータFS′に各ラツチ回路６５
−１乃至６５−８から出力された８ビツトのフイ
ルタ係数を乗算する。24ビツトと８ビツトのシリ
アル乗算では普通32タイムスロツト分の演算時間
が必要であるが、24タイムスロツト毎に各奇数フ
イルタ段の時分割演算を行なわねばならないため
下位８ビツト分の乗算結果を切捨て、サインビツ
トも含めて上位24ビツト分の積を求めるようにし
ている。乗算器５３は、ラツチ回路６５−１乃至
６５−７から並列的に出力されるフイルタ係数の
絶対値部分の各ビツトf1〜f7に対応する７個の乗
算器部分Ｍ１乃至Ｍ７を含んでいる。これらの部
分Ｍ１乃至Ｍ７は順に縦続接続されている。部分
Ｍ４，Ｍ５，Ｍ６に関しては詳細図を省略した
が、部分Ｍ２及びＭ３と同一構成である。 The multiplier 53 uses the 24 output from the adder 91.
Each latch circuit 65 is connected to the bit serial data FS'.
Multiply the 8-bit filter coefficients output from -1 to 65-8. Normally, 24-bit and 8-bit serial multiplication requires calculation time for 32 time slots, but since time-sharing calculations for each odd filter stage must be performed every 24 time slots, the multiplication results for the lower 8 bits are truncated. , the product of the upper 24 bits including the sign bit is calculated. Multiplier 53 includes seven multiplier sections M1 to M7 corresponding to each bit f1 to f7 of the absolute value part of the filter coefficients output in parallel from latch circuits 65-1 to 65-7. There is. These parts M1 to M7 are connected in cascade in sequence. Although detailed drawings of the portions M4, M5, and M6 are omitted, they have the same configuration as the portions M2 and M3.
第８図ｂを参照すると、加算器９１から乗算器
５３の最下位ビツト対応部分Ｍ１に入力される信
号FS′のタイミングとラツチ回路６５−１から該
部分Ｍ１に力される係数の最下位ビツトf1のタイ
ミングとが一致していることが判かる。例えば、
第25乃至48タイムスロツトでは、まだ何の処理も
なされていない第３サンプル点の信号が信号
FS′として入力されると共に、１段目のフイルタ
段のための係数K1が入力される。従つて第３サ
ンプル点の信号に対して１段目フイルタ演算処理
がなされることになる。また、第49乃至第72タイ
ムスロツトでは、６段目の処理を終えた第１サン
プル点の信号−６が信号FS′として入力される
と共に、７段目のフイルタ段のための係数K7が
入力される。従つてこの区間では第１サンプル点
の信号に対して７段目の演算処理が施されること
になる。第73乃至第96タイムスロツトでは、４段
目の処理を終えた第２サンプル点の信号−４が
信号FS′として入力されると共に、５段目のフイ
ルタ段のための係数K5が入力される。従つてこ
の区間では第２サンプル点の信号に対して５段目
の演算処理が施される。前後するが、同じ第３サ
ンプリング時間の第１乃至第24タイムスロツトで
は、２段目の処理を終えた第２サンプル点の信号
−２が信号FS′として入力されると共に、３段
目のフイルタ段のための係数K3が入力される。
従つてこの区間では第２サンプル点の信号に対し
て３段目の演算処理が行なわれる。 Referring to FIG. 8b, the timing of the signal FS' inputted from the adder 91 to the portion M1 corresponding to the least significant bit of the multiplier 53 and the least significant bit of the coefficient inputted from the latch circuit 65-1 to the portion M1 corresponds to the least significant bit. It can be seen that the timing of f 1 matches. for example,
In the 25th to 48th time slots, the signal at the third sample point, which has not undergone any processing, becomes the signal.
FS' and the coefficient K1 for the first filter stage. Therefore, the first stage filter calculation process is performed on the signal at the third sample point. In addition, in the 49th to 72nd time slots, the signal -6 of the first sample point that has been processed in the 6th stage is input as the signal FS', and the coefficient K7 for the 7th filter stage is inputted. input. Therefore, in this section, the seventh stage of arithmetic processing is performed on the signal at the first sample point. In the 73rd to 96th time slots, the signal -4 at the second sample point that has been processed in the fourth stage is input as the signal FS', and the coefficient K5 for the fifth filter stage is input. Ru. Therefore, in this section, the fifth stage of arithmetic processing is performed on the signal at the second sample point. Although it is different, in the 1st to 24th time slots of the same 3rd sampling time, the signal -2 at the 2nd sample point that has completed the 2nd stage processing is input as the signal FS', and at the same time, the signal FS' is input to the 3rd stage filter. The coefficient K 3 for the stage is input.
Therefore, in this section, the third stage of arithmetic processing is performed on the signal at the second sample point.
最下位ビツトの演算器部分Ｍ１における各段の
時分割演算タイミングは上述の通りであるが、追
つて明らかになるように、他の部分Ｍ２〜Ｍ７に
おける演算タイミングは順次１タイムスロツトず
つ遅れ、全ビツトのシリアル乗算が終了するには
シリアル信号FS′のタイムスロツト数24に遅れタ
イムスロツト数８をプラスした時間すなわち32タ
イムスロツトを要する。この点を考慮して、第８
図ｂには乗算器５３全体の時分割演算タイミング
が示されている。すなわち、第１乃至第32タイム
スロツト、第25乃至第56タイムスロツト、第49乃
至第80タイムスロツト、第73乃至第８タイムスロ
ツト、が第１のフイルタユニツトＬ１における
夫々３段目、１段目、７段目、５段目の時分割演
算タイミングであり、各区間において下位ビツト
ほど先に演算が行なわれる。各演算区間の最初の
８タイムスロツトは、演算タイミングが先行する
演算区間の終わりの８タイムスロツトと重なつて
いる。そこで前者を切捨て（図で斜線を施して示
す）、後者を優先することにより、下位８ビツト
の乗算結果を切捨て、サインビツトも含めて上記
24ビツト分の積を出力するようにしている。従つ
て、第３サンプリング時間において第１のフイル
タユニツトＬ１から出力される信号の状態は第８
図ｂのＬ１出力の欄のようになり、これは第６図
ｄの第３サンプリング時間に示されたものと同じ
であることが理解されよう。 The time-division calculation timing of each stage in the least significant bit arithmetic unit M1 is as described above, but as will become clear later, the calculation timing in the other parts M2 to M7 is sequentially delayed by one time slot, so that all To complete the serial multiplication of bits, it takes 24 time slots of the serial signal FS' plus 8 delay time slots, that is, 32 time slots. Considering this point, the eighth
FIG. b shows the time-division calculation timing of the entire multiplier 53. That is, the first to 32nd time slots, the 25th to 56th time slots, the 49th to 80th time slots, and the 73rd to 8th time slots are the 3rd stage and the 1st stage, respectively, in the first filter unit L1. , the seventh stage, and the fifth stage, and the lower bits are calculated earlier in each section. The first 8 time slots of each calculation period overlap with the last 8 time slots of the calculation period whose calculation timing precedes them. Therefore, by truncating the former (shown with diagonal lines in the figure) and giving priority to the latter, the lower 8 bits of the multiplication result are truncated and the above, including the sign bit, is
It outputs the product of 24 bits. Therefore, the state of the signal output from the first filter unit L1 at the third sampling time is the state of the signal output from the eighth filter unit L1.
It will be appreciated that the L1 output column of FIG. 6b is the same as that shown at the third sampling time in FIG. 6d.
第７図を参照し、乗算器５３の詳細説明に戻る
と、各部分Ｍ１乃至Ｍ７は部分積を求めるための
アンド回路９６，９７，９８，……９９を夫々含
んでおり、各アンド回路９６乃至９９に各ラツチ
回路６５−１乃至６５−７から出力されるフイル
タ係数の絶対値部分の各ビツトf1，f2……f7が
夫々入力される。また、部分Ｍ１乃至Ｍ６は縦続
接続された遅延回路１００，１０１，１０２……
を夫々含んでおり、加算器９１の出力信号FS′を
これらの遅延回路１００，１０１，１０２……で
１タイムスロツトずつ順次遅延し、各々の遅延出
力を上記アンド回路９７，９８……９９に夫々印
加する。部分Ｍ１のアンド回路９６には遅延され
ていない信号FS′が引火される。部分Ｍ２乃至Ｍ
７は加算器１０３，１０４，……１０５を夫々含
んでおり、各アンド回路９６乃至９９で求めた部
分積をこれらの加算器１０３乃至１０５で加算す
る。信号FS′が各遅延回路１００，１０１，１０
２で順次遅延されるので、個々のタイムスロツト
毎の各アンド回路９６乃至９９の出力の重みは一
致しており、従つて加算器１０３乃至１０５では
同じ重み同士の部分積を加算することができる。 Returning to the detailed explanation of the multiplier 53 with reference to FIG. 7, each portion M1 to M7 includes AND circuits 96, 97, 98, . . . , 99 for obtaining partial products, and each AND circuit 96 Bits f1 , f2 , . Further, the portions M1 to M6 are cascade-connected delay circuits 100, 101, 102...
The output signal FS' of the adder 91 is sequentially delayed by one time slot by these delay circuits 100, 101, 102, . . . , and the respective delayed outputs are sent to the AND circuits 97, 98, . Apply each. The undelayed signal FS' is activated in the AND circuit 96 of portion M1. Parts M2 to M
7 includes adders 103, 104, . Signal FS' is transmitted to each delay circuit 100, 101, 10
2, the weights of the outputs of the AND circuits 96 to 99 for each individual time slot are the same, and therefore the adders 103 to 105 can add partial products of the same weight. .
加算器１０３乃至１０５において、個々のビツ
トの部分積すなわちアンド回路９７乃至９９の出
力はＡ入力に夫々印加される。Ｂ入力には部分積
もしくは部分積の和がアンド回路１０６，１０
７，１０８……を介して入力される。アンド回路
１０６にはアンド回路９６の出力及びインバータ
９５の出力信号１が入力される。アンド回路
１０７，１０８……には加算器１０３，１０４…
…の出力Ｓ及び上記信号１を遅延回路１０９，
１１０，１１１……で順次遅延した信号が加わ
る。これらのアンド回路１０６，１０７，１０８
……は下位の部分積を切捨てるためのものであ
る。各加算器１０３，１０４，……１０５のキヤ
リイアウト出力C0+1はアンド回路１１３，１１４
…１１５を介してキヤリイイン入力Ciに入力され
る。アンド回路１１３，１１４，……１１５の他
の入力には信号１を遅延回路１０９，１１０，
１１１……で順次遅延した信号が加わる。アンド
回路１１３，１１４……１１５は同じフイルタ段
に関するキヤリイアウト信号の加算を可能にする
一方で、演算タイミングが先行する別のフイルタ
段に関する最上位ビツト演算によつて生じたキヤ
リイアウト信号がその次のタイミングのフイルタ
段に関する最下位ビツト演算で加算されないよう
にするためのものである。 In adders 103 to 105, the partial products of the individual bits, ie, the outputs of AND circuits 97 to 99, are applied to the A inputs, respectively. The B input is the partial product or the sum of the partial products and the AND circuit 106, 10
7, 108, and so on. The output of the AND circuit 96 and the output signal 1 of the inverter 95 are input to the AND circuit 106 . AND circuits 107, 108... have adders 103, 104...
The output S of... and the signal 1 are sent to a delay circuit 109,
Signals delayed sequentially at 110, 111, . . . are added. These AND circuits 106, 107, 108
... is for cutting down the lower partial products. The carryout output C 0+1 of each adder 103, 104, . . . 105 is an AND circuit 113, 114.
...115 to the carry-in input Ci. The signal 1 is input to the other inputs of the AND circuits 113, 114, . . .
At 111..., sequentially delayed signals are added. AND circuits 113, 114...115 allow the addition of carry-out signals for the same filter stage, while the carry-out signals produced by the most significant bit operation for another filter stage whose operation timing precedes the carry-out signal at the next timing. This is to prevent addition in the least significant bit operation for the filter stage.
部分Ｍ５とＭ６の間に設けられた遅延回路１１
６，１１７，１１８は、部分Ｍ１乃至Ｍ５におけ
るアンド回路１０６，１０７，１０８……及び加
算器１０３，１０４……の動作遅れを補償するた
めのものである。これらの部分Ｍ１乃至Ｍ５にお
ける演算動作遅れ時間の合計（これは１タイムス
ロツトに満たないものである）を遅演回路１１７
でタイムスロツトの変化に同期されて１タイムス
ロツトの遅れとし、かつ、これに合わせるために
遅延回路１００，１０１，１０２の経路に遅延回
路１１６を挿入し、遅延回路１０９，１１０，１
１１……の経路に遅延回路１１８を挿入してあ
る。また、この遅れに合わせるため、遅延回路列
６４に余分の遅延回路６６が挿入されている。 Delay circuit 11 provided between portions M5 and M6
6, 117, 118 are for compensating for operational delays of the AND circuits 106, 107, 108, . . . and the adders 103, 104, . . . in the portions M1 to M5. The delay circuit 117 calculates the total calculation operation delay time (this is less than one time slot) in these portions M1 to M5.
The delay circuit 116 is synchronized with the change in the time slot and delayed by one time slot, and in order to match this, a delay circuit 116 is inserted in the path of the delay circuits 100, 101, and 102, and the delay circuits 109, 110, and 1
A delay circuit 118 is inserted in the path of 11.... Furthermore, in order to accommodate this delay, an extra delay circuit 66 is inserted in the delay circuit array 64.
こうして、信号FS′とフイルタ係数の絶対値部
分（ビツトf1〜f7）との積に相当するシリアルデ
ータが部分Ｍ７の加算器１０５から出力される。
この加算器１０５の出力は排他オア回路１１９を
介して加算器１２０のＡ入力に加わる。排他オア
回路１１９及び加算器１２０は信号FS′とフイル
タ係数のサインビツト同士の乗算結果に応じて積
を２の補数形式に変換するためのものである。フ
イルタ係数のサインビツト（SB）を示すデータ
f8はラツチ回路６５−８から排他オア回路１２１
に入力される。信号FS′のサインビツトはラツチ
回路８９にラツチされている。このラツチ回路８
９の出力信号をラツチ回路６５−８の出力に同期
させるためにラツチ回路１２２が設けられてお
り、ラツチ回路８９の出力を遅延回路列６４の８
段目の遅延回路１２３の出力が“１”となるタイ
ミングでラツチする。このラツチ回路１２２の出
力が排他オア回路１２１の他の入力に与えられ
る。ラツチ回路６５−８と１２２のラツチタイミ
ングが同じであるため、或るフイルタ段のための
フイルタ係数のサインビツトデータとそのフイル
タ段に関する演算を行なうべき信号FS′のサイン
ビツトデータとが同期して排他オア回路１２１に
入力されることになる。排他オア回路１２１は両
者のサインビツトが不一致のとき不を示す“１”
を出力し、一致しているとき正を示す“０”を出
力する。この排他オア回路１２１の出力が“０”
のときつまり積のサインが正のときは、加算器１
０５の出力は排他オア回路１１９及び加算器１２
０をそのまま通過し、アンド回路１２４に与えら
れる。排他オア回路１２１の出力が“１”のとき
つまり積のサインが負のときは、加算器１０５の
出力は排他オア回路１１９で反転され、加算器１
２０のＡ入力に加わる。加算器１２０のCi入力に
は、排他オア回路１２１の出力が“１”のとき後
述のように最下位ビツトのタイミングでアンド回
路１２５からオア回路１２６を介して“１”が与
えられるようになつている。こうして、負の値の
積は２の補数形式に変換される。 In this way, serial data corresponding to the product of the signal FS' and the absolute value portion (bits f 1 to f 7 ) of the filter coefficient is output from the adder 105 of the portion M7.
The output of this adder 105 is applied to the A input of an adder 120 via an exclusive OR circuit 119. The exclusive OR circuit 119 and the adder 120 are for converting the product into two's complement format according to the result of multiplying the signal FS' and the sign bits of the filter coefficients. Data indicating the sign bit (SB) of the filter coefficient
f 8 is from the latch circuit 65-8 to the exclusive OR circuit 121
is input. The sign bit of signal FS' is latched in latch circuit 89. This latch circuit 8
A latch circuit 122 is provided to synchronize the output signal of the latch circuit 89 with the output signal of the latch circuit 65-8.
It latches at the timing when the output of the delay circuit 123 in the second stage becomes "1". The output of this latch circuit 122 is applied to the other input of exclusive OR circuit 121. Since the latch timings of the latch circuits 65-8 and 122 are the same, the sign bit data of the filter coefficient for a certain filter stage and the sign bit data of the signal FS' to be operated on for that filter stage are synchronized. It will be input to the exclusive OR circuit 121. The exclusive OR circuit 121 outputs "1" indicating failure when both sign bits do not match.
and when they match, outputs “0” indicating positive. The output of this exclusive OR circuit 121 is “0”
In other words, when the sign of the product is positive, adder 1
The output of 05 is sent to the exclusive OR circuit 119 and the adder 12.
0 as is and is applied to the AND circuit 124. When the output of exclusive OR circuit 121 is "1", that is, when the sign of the product is negative, the output of adder 105 is inverted by exclusive OR circuit 119, and adder 1
Adds to 20 A inputs. When the output of the exclusive OR circuit 121 is "1", "1" is given to the Ci input of the adder 120 from the AND circuit 125 via the OR circuit 126 at the timing of the least significant bit, as will be described later. ing. Thus, products of negative values are converted to two's complement form.
２の補数形式で表わされた積は加算器１２０か
らアンド回路１２４及びオア回路１２７を介して
加算器４９のＡ入力に与えられる。尚、加算器１
２０及び４９のキヤリイアウト出力C0+1のキヤリ
イイン入力Ciへの供給を制御するアンド回路１２
８及び１２９は前記アンド回路１１３，１１４，
……１１５と同じ目的で設けられたものである。 The product expressed in two's complement form is applied from the adder 120 to the A input of the adder 49 via an AND circuit 124 and an OR circuit 127. Furthermore, adder 1
AND circuit 12 that controls the supply of the carry-out outputs C0 +1 of 20 and 49 to the carry-in input Ci.
8 and 129 are the AND circuits 113, 114,
...It was established for the same purpose as 115.
加算器１０５の出力を入力したオア回路１３
０、アンド回路１３１、遅延回路１３２から成る
ループは積が全ビツト“０”であるか否かを検出
するためのものである。信号１を７タイムス
ロツト遅延した信号８がアンド回路１３１に
加えられており、このループの記憶内容がこの信
号８によつてリセツトされる。加算器１０５
の出力が１度でも“１”になると、このループ１
３０，１３１，１３２に“１”が記憶される。加
算器１０５の出力が１度も“１”にならなかつた
とき、すなわち積がオール“０”のときこのルー
プ１３０，１３１，１３２には“１”が記憶され
ず、“０”のままである。遅延回路１３２及び排
他オア回路１２１の出力がアンド回路１３３に入
力されている。積がオール“０”でなければ、排
他オア回路１２１の出力すなわちサインビツトの
積がそのままアンド回路１３３を通過する。積が
オール“０”ならば、アンド回路１３３が不能化
され、排他オア回路１２１の出力の如何にかかわ
らず該アンド回路１３３の出力は“０”（つまり
正のサインを示す）となる。アンド回路１３３の
出力はアンド回路１３４及びオア回路１２７を介
して加算器４９のＡ入力に与えられる。アンド回
路１３４は信号８をインバータ１３５で反転
した信号によつてサインビツトのタイミングでだ
け可能化されるようになつている。従つて、アン
ド回路１３３の出力が積のサインビツトを示すも
のとなり、積がオール“０”のときはサインビツ
トは強制的に“０”つまり正とされる。 OR circuit 13 inputting the output of adder 105
0, an AND circuit 131, and a delay circuit 132 for detecting whether or not all bits of the product are "0". Signal 8, which is signal 1 delayed by seven time slots, is applied to AND circuit 131, and the stored contents of this loop are reset by signal 8. Adder 105
If the output of becomes “1” even once, this loop 1
“1” is stored in 30, 131, and 132. When the output of the adder 105 never becomes "1", that is, when the product is all "0", "1" is not stored in the loops 130, 131, and 132, and it remains "0". be. The outputs of the delay circuit 132 and exclusive OR circuit 121 are input to an AND circuit 133. If the product is not all "0", the output of the exclusive OR circuit 121, ie, the product of sign bits, passes through the AND circuit 133 as is. If the product is all "0", the AND circuit 133 is disabled, and the output of the AND circuit 133 becomes "0" (that is, indicates a positive sign) regardless of the output of the exclusive OR circuit 121. The output of the AND circuit 133 is applied to the A input of the adder 49 via the AND circuit 134 and the OR circuit 127. The AND circuit 134 is enabled only at the timing of the sign bit by a signal obtained by inverting the signal 8 by an inverter 135. Therefore, the output of the AND circuit 133 indicates the sign bit of the product, and when the product is all "0", the sign bit is forced to be "0", that is, positive.
オア回路１２７から加算器４９の入力Ａに与え
られる乗算出力のタイミングは、第８図ｂの時分
割演算タイミングの欄に示した通りである。これ
を一例として第３サンプル点の１段目の乗算に
関して詳しく検討して見る。係数の最上位ビツト
f7と信号FS′の最上位ビツト（24ビツト目）との
乗算について見ると、信号FS′の最上位ビツトが
第48タイムスロツトのとき加算器９１から出力さ
れ、これを遅演回路列１００，１０１，１０２，
……で７タイムスロツト遅延することにより、第
55タイムスロツトにおいて部分Ｍ７でこの最上位
ビツト同士の乗算が行なわれる。この最上位ビツ
ト同士の乗算結果は、遅延されることなく、第55
タイムスロツトにおいて加算器４９の入力Ａに与
えられる。従つて、第33から第55タイムスロツト
までの23タイムスロツト区間において乗算結果の
上位23ビツトが加算器４９に入力されることは明
らかである。サインビツトをゲートするための信
号８は信号LDの反転信号を８タイムスロツト
遅延したものである。従つて、第48タイムスロツ
トで発生した信号LDに応じて第56タイムスロツ
トで信号８が“０”となり、アンド回路１３
４が可能化されて、サインビツトを示すデータが
オア回路１２７を介して加算器４９の入力Ａに与
えられる。こうして第33乃至第56タイムスロツト
の区間で、第３サンプル点の楽音信号FSと１段
目の係数K1との乗算結果（24ビツトデータ）が
加算器４９の入力Ａに入力される。 The timing of the multiplication output applied from the OR circuit 127 to the input A of the adder 49 is as shown in the column of time-division operation timing in FIG. 8b. Taking this as an example, the first stage multiplication of the third sample point will be examined in detail. Most significant bit of coefficient
Looking at the multiplication of f7 and the most significant bit (24th bit) of the signal FS', when the most significant bit of the signal FS' is in the 48th time slot, it is output from the adder 91, and this is output from the delay circuit array 100. ,101,102,
By delaying 7 time slots with...
This most significant bit-to-bit multiplication is performed in portion M7 in the 55th time slot. The result of this multiplication between the most significant bits is transferred to the 55th bit without any delay.
It is applied to input A of adder 49 in the time slot. Therefore, it is clear that the upper 23 bits of the multiplication result are input to the adder 49 in the 23 time slot section from the 33rd to the 55th time slot. Signal 8 for gating the sign bit is the inverse of signal LD delayed by eight time slots. Therefore, in response to the signal LD generated in the 48th time slot, the signal 8 becomes "0" in the 56th time slot, and the AND circuit 13
4 is enabled and data indicating the sign bit is provided to input A of adder 49 via OR circuit 127. In this manner, the multiplication result (24-bit data) of the musical tone signal FS at the third sample point and the coefficient K1 at the first stage is input to the input A of the adder 49 in the period from the 33rd to the 56th time slot.
加算器４９の入力Ｂには、順向入力端子FI1に
与られた信号FSまたはBSを遅延回路５５で32タ
イムスロツト遅延した信号dFSが加わる。第１乃
至第24タイムスロツトにおいて端子FI1に与えら
れた第３サンプル点の信号FSは、第33乃至第56
タイムスロツトにおいて加算器４９に加わる。そ
のとき、上述の通り、加算器４９には第３サンプ
ル点に関する乗算結果が入力されているので、同
じサンプル点同士の加算が確実に行なわれる。 A signal dFS obtained by delaying the signal FS or BS applied to the forward input terminal FI 1 by 32 time slots by a delay circuit 55 is added to the input B of the adder 49 . The signal FS at the third sample point applied to the terminal FI 1 in the first to 24th time slots is
It is added to adder 49 in the time slot. At this time, as described above, since the multiplication result regarding the third sample point is input to the adder 49, the addition of the same sample points is reliably performed.
第２のフイルタユニツトＬ２の詳細例は第９図
に示されている。第９図において、第４図の加算
器５０，５１，５２、乗算器５４及び遅延回路５
７，５８，５９に相当する回路は同一符号が付し
てある。乗算器５４は、第７図に示された乗算器
５３と同一の詳細構成であるため、内部の詳細は
省略し、１つのブロツクで表わしてある。つま
り、この乗算器５４のブロツク内には第７図の乗
算器５３における遅延回路８８及びラツチ回路８
９からオア回路１２７に至る回路と同じ詳細回路
が入つている。係数分配回路２６も第７図の係数
分配回路２５と同様に、遅延回路列１６２，１６
４、ラツチ回路１６３、係数記憶回路１６５を含
んでいる。係数記憶回路１６５は第７図の記憶回
路６５と同様に８個のラツチ回路１６５−１乃至
１６５−８を含んでいる。加算器５１及び５２に
関連して設けられたアンド回路１９０及び１９１
は第７図のアンド回路１２９と同様に信号９
によつてキヤリイアウト信号がキヤリイ入力Ciに
入力されることを禁止するためのものである。 A detailed example of the second filter unit L2 is shown in FIG. In FIG. 9, adders 50, 51, 52, multiplier 54 and delay circuit 5 of FIG.
Circuits corresponding to 7, 58, and 59 are given the same reference numerals. Since the multiplier 54 has the same detailed configuration as the multiplier 53 shown in FIG. 7, the internal details are omitted and are represented by one block. That is, in the block of this multiplier 54, there is a delay circuit 88 and a latch circuit 8 in the multiplier 53 in FIG.
The same detailed circuit as the circuit from 9 to the OR circuit 127 is included. Similarly to the coefficient distribution circuit 25 in FIG.
4, a latch circuit 163 and a coefficient storage circuit 165. Coefficient storage circuit 165 includes eight latch circuits 165-1 to 165-8, similar to storage circuit 65 of FIG. AND circuits 190 and 191 provided in association with adders 51 and 52
is the signal 9 in the same way as the AND circuit 129 in FIG.
This is to prohibit the carry-out signal from being input to the carry input Ci.
遅延回路列１６２には係数供給回路２１（第２
図）から与えられたシリアルフイルタ係数Ｋが入
力される。第７図の遅延回路１９２でタイミング
信号KLを８タイムスロツト遅延した信号KL＊が
第９図のラツチ回路１６３のロード制御入力Ｌに
与えられ、第７図の遅延回路列６４でタイミング
信号LDを８タイムスロツト遅延した信号LD＊が
第９図の遅延回路列１６４に与えられると共にラ
ツチ回路１６５−１及び８９のロード制御入力Ｌ
に与えられる。ラツチ回路１６３を制御するため
のタイミング信号KL＊及びラツチ回路１６５−
１乃至１６５−８を順次制御するためのタイミン
グ信号LD＊は第８図ｃに示すように夫々パルス
発生する。一方、シリアルフイルタ係数Ｋは第８
図ｂに示す通りである。従つて、ラツチ回路１６
３にパラレルにラツチされるフイルタ係数の状態
は第８図ｃのKD＊の欄のようになる。すなわ
ち、第２のフイルタユニツトＬ２では、偶数段
（２、４、６、８段目）のためのフイルタ係数
K2，K4，K6，K8がラツチされ、乗算器５４で利
用される。 The delay circuit array 162 includes a coefficient supply circuit 21 (second
The serial filter coefficient K given from Figure 1 is input. A signal KL* obtained by delaying the timing signal KL by eight time slots in the delay circuit 192 in FIG. 7 is applied to the load control input L of the latch circuit 163 in FIG. The signal LD* delayed by 8 time slots is applied to the delay circuit array 164 in FIG.
given to. Timing signal KL* for controlling latch circuit 163 and latch circuit 165-
The timing signal LD* for sequentially controlling the signals 1 to 165-8 generates pulses as shown in FIG. 8c. On the other hand, the serial filter coefficient K is the 8th
As shown in Figure b. Therefore, the latch circuit 16
The state of the filter coefficients latched in parallel to 3 is as shown in the column KD* in FIG. 8c. That is, in the second filter unit L2, the filter coefficients for even stages (2nd, 4th, 6th, 8th stages) are
K 2 , K 4 , K 6 , and K 8 are latched and utilized by multiplier 54.
係数の最下位ビツトLSBに対応するラツチ回
路１６５−１にはラツチ回路１６３にラツチした
データ（第８図ｃのKD＊参照）が信号LD＊の
タイミングで取り込まれる。従つて、ラツチ回路
１６５−１から出力される係数の状態は第８図ｃ
の１６５−１欄に示すようになる。他のラツチ回
路１６５−２乃至１６５−８における係数K2，
K4，K6，K8の変化タイミングが１６５−１より
１タイムスロツトづつ（但し、１６５−５と１６
５−６の間では２タイムスロツト）遅れるのは前
述と同様である。 The data latched in the latch circuit 163 (see KD* in FIG. 8c) is taken into the latch circuit 165-1 corresponding to the least significant bit LSB of the coefficient at the timing of the signal LD*. Therefore, the state of the coefficients output from the latch circuit 165-1 is as shown in FIG.
As shown in column 165-1. Coefficients K 2 in other latch circuits 165-2 to 165-8,
The change timing of K 4 , K 6 , and K 8 is one time slot each from 165-1 (however, 165-5 and 16
5 to 6), the delay is the same as described above.
第１のユニツトＬ１の順向出力端子FO1から出
力されて第２のユニツトＬ２の順向入力端子FI2
に入力されるシリアル楽音信号の状態が第８図ｂ
のＬ１出力の欄のようであるとすると、これに対
応する加算器５０の出力信号を24タイムスロツト
遅延した遅延回路８８の出力信号FS＊の状態は
第８図ｃのようになる。従つて、５段目、３段
目、１段目、７段目のフイルタ演算結果（−
５，−３，−１，−７）に対して６段目、
４段目、２段目、８段目の係数K6，K4，K2，K8
を夫々乗算することができ、この第２のユニツト
Ｌ２が偶数のフイルタ段として時分割的に機能す
る。 It is output from the forward output terminal FO 1 of the first unit L1 and sent to the forward input terminal FI 2 of the second unit L2.
The state of the serial musical tone signal input to is shown in Fig. 8b.
Assuming that the L1 output column is as shown in FIG. 8c, the state of the output signal FS* of the delay circuit 88, which is obtained by delaying the corresponding output signal of the adder 50 by 24 time slots, is as shown in FIG. 8c. Therefore, the filter calculation results of the 5th, 3rd, 1st, and 7th stages (-
5, -3, -1, -7), the 6th row
4th, 2nd, and 8th stage coefficients K 6 , K 4 , K 2 , K 8
, respectively, and this second unit L2 functions in a time-sharing manner as an even number of filter stages.
乗算器５４の出力は加算器５１及び５２の入力
Ａに夫々与えられる。加算器５１の入力Ｂには順
向入力端子FI2に与えられた信号が遅延回路５７
を経由して与えられる。この加算器５１の出力Ｓ
から順向出力端子FO2に与えられる楽音信号の状
態は第８図ｃのＬ２出力の欄に示すようである。
すなわち、第17乃至第40タイムスロツトで６段目
の演算結果が、第41乃至64タイムスロツトで４段
目の演算結果が、第65乃至88タイムスロツトで２
段目の演算結果が、第89乃至第16タイムスロツト
で８段目の演算結果が、夫々出力される。 The output of multiplier 54 is given to input A of adders 51 and 52, respectively. The input B of the adder 51 receives the signal applied to the forward input terminal FI 2 from the delay circuit 57.
given via. The output S of this adder 51
The state of the musical tone signal applied to the forward output terminal FO2 is as shown in the L2 output column of FIG. 8c.
In other words, the 6th calculation result is calculated in the 17th to 40th time slots, the 4th calculation result is calculated in the 41st to 64th time slots, and the 2nd calculation result is calculated in the 65th to 88th time slots.
The calculation results of the 8th stage are output in the 89th to 16th time slots, respectively.
第４図乃至第９図の実施例では、第１のフイル
タユニツトＬ１が逆向出力端子を持たず、従つ
て、Ｌ１及びＬ２から成る２段ラテイス型フイル
タを４個縦続接続した構成を時分割的に実現する
ことにより８段のデイジタルフイルタとしてい
る。他方、真のラテイス型フイルタは、第３図を
参照して説明したように、各フイルタ段の順向入
力並びに逆向入力と逆向出力が順次接続されるも
のである。そこで、デイジタルフイルタ基礎回路
２０によつて真の８段ラテイス型フイルタを実現
し得るようにするには、第４図を第１０図のよう
に変更すればよい。 In the embodiments shown in FIGS. 4 to 9, the first filter unit L1 does not have a reverse output terminal, and therefore the configuration in which four two-stage latex filters consisting of L1 and L2 are connected in cascade is used in a time-division manner. By realizing this, it becomes an 8-stage digital filter. On the other hand, a true Lattice filter is one in which the forward input, reverse input, and reverse output of each filter stage are connected in sequence, as described with reference to FIG. Therefore, in order to realize a true eight-stage latex type filter using the digital filter basic circuit 20, FIG. 4 may be changed as shown in FIG. 10.
第１０図において、第４図と同一機能の回路に
は同一符号か付してあり、これらの説明は省略す
る。第４図との相違について説明すると、第１の
フイルタユニツトＬ１は、遅延回路５６の出力信
号を更に32タイムスロツト遅延する遅延回路１９
２と、この遅延回路１９２の出力信号と乗算器５
３の出力信号とを加算する加算器１９３と、この
加算器１９３の出力が与えられる逆向出力端子
BO1とを更に具えている。また、第４図では第２
のフイルタユニツトＬ２内の遅延回路５８の遅延
時間は56タイムスロツトであつたが、第１０図で
はこの遅延回路５８に対応する遅延回路５８ａの
遅延時間は24タイムスロツトであり、外部に設け
られた遅延回路５８ｂの遅延時間（32タイムスロ
ツト）との組合せによつて56タイムスロツトの遅
延が確保できるようになつている。 In FIG. 10, circuits having the same functions as those in FIG. 4 are denoted by the same reference numerals, and a description thereof will be omitted. To explain the difference from FIG. 4, the first filter unit L1 includes a delay circuit 19 which further delays the output signal of the delay circuit 56 by 32 time slots.
2, the output signal of this delay circuit 192 and the multiplier 5
an adder 193 that adds the output signals of 3 and 3, and a reverse output terminal to which the output of this adder 193 is given.
It also includes BO 1 . Also, in Figure 4, the second
The delay time of the delay circuit 58 in the filter unit L2 was 56 time slots, but in FIG. 10, the delay time of the delay circuit 58a corresponding to this delay circuit 58 was 24 time slots. In combination with the delay time (32 time slots) of the delay circuit 58b, a delay of 56 time slots can be secured.
第１のユニツトＬ１の逆向出力端子BO1はセレ
クタ１９４の入力Ｂに接続されている。また、第
２のユニツトＬ２の順向出力端子FO2が遅延回路
６０及び５８ｂを介してセレクタ１９４の入力Ａ
に接続されている。セレクタ１９４の出力は第２
のユニツトＬ２の逆向入力端子BI2を介して遅延
回路５８ａに与えられる。選択制御信号SCがＢ
選択制御入力SBに与えられ、この信号SCを反転
した信号がＡ選択制御入力SAに与えられる。選
択制御信号SCは、第１のユニツトＬ１が３段目、
５段目及び７段目の演算機能を果すタイミングに
同期して“１”となり、セレクタ１９４の入力Ｂ
を選択して第１のユニツトＬ１の逆向出力端子
BO1を第２のユニツトＬ２の逆向入力端子BI2に
接続する。第１のユニツトＬ１が１段目の機能を
果したとき、つまり８段目として機能した第２の
ユニツトＬ２の出力信号が遅延回路６０及び５８
ｂを介してセレクタ１９４の入力Ａに与えられる
とき、制御信号SCが“０”となり、セレクタ１
９４の入力Ａを選択して遅延回路５８ｂを第２の
ユニツトＬ２の逆向入力端子BI2に接続する。 The reverse output terminal BO 1 of the first unit L 1 is connected to the input B of the selector 194 . Further, the forward output terminal FO 2 of the second unit L2 is connected to the input A of the selector 194 via the delay circuits 60 and 58b.
It is connected to the. The output of selector 194 is
The signal is applied to the delay circuit 58a through the reverse input terminal BI2 of the unit L2. Selection control signal SC is B
This signal is applied to the selection control input SB, and a signal obtained by inverting this signal SC is applied to the A selection control input SA. The selection control signal SC indicates that the first unit L1 is in the third stage,
It becomes “1” in synchronization with the timing when the fifth and seventh stages perform the calculation functions, and the input B of the selector 194
Select the reverse output terminal of the first unit L1.
Connect BO 1 to the reverse input terminal BI 2 of the second unit L2. When the first unit L1 performs the first stage function, that is, the output signal of the second unit L2, which functions as the eighth stage, is transmitted to the delay circuits 60 and 58.
When applied to the input A of the selector 194 via the control signal SC, the control signal SC becomes “0” and the
94 is selected to connect the delay circuit 58b to the reverse input terminal BI2 of the second unit L2.
第１０図の各フイルタユニツトＬ１，Ｌ２の詳
細は第７図及び第９図に準じて構成することがで
きる。また、第６図及び第８図に示した動作例と
全く同じタイミングで動作する。第１１図のＬ１
出力及びＬ２出力の欄には、第６図に示された第
１のユニツトＬ１及び第２のユニツトＬ２の出力
状態と全く同じものが第３サンプリング時間及び
第４サンプリング時間に関して示されている。ま
た、上述の選択制御信号SCの発生例が第１１図
に示されている。この信号SCは、第33から第56
タイムスロツトまでの24タイムスロツト区間で
“０”であり、それ以外のタイムスロツトで“１”
である。また、第１１図の５８ａの欄には、セレ
クタ１９４の出力信号を24タイムスロツト遅らせ
た遅延回路５８ａの出力の状態がＬ１出力及びＬ
２出力に対応する表示形式で示されている。 The details of each filter unit L1, L2 in FIG. 10 can be constructed according to FIGS. 7 and 9. Further, it operates at exactly the same timing as the operation examples shown in FIGS. 6 and 8. L1 in Figure 11
In the output and L2 output columns, exactly the same output states as the first unit L1 and second unit L2 shown in FIG. 6 are shown for the third and fourth sampling times. Further, an example of generation of the selection control signal SC mentioned above is shown in FIG. This signal SC is from 33rd to 56th
It is "0" in the 24 time slot section up to the time slot, and "1" in the other time slots.
It is. Also, in the column 58a in FIG. 11, the state of the output of the delay circuit 58a that delays the output signal of the selector 194 by 24 time slots is shown as the L1 output and the L1 output.
It is shown in a display format corresponding to two outputs.
信号SCが“１”となる区間は、第１のユニツ
トＬ１の逆向出力端子BO1から７段目、５段目及
び３段目のフイルタ演算に対応する信号が出力さ
れるときである。例えば、第３サンプリング時間
の第９乃至第32タイムスロツトにおいて、第２サ
ンプル点の楽音信号に３段目の係数を乗算した乗
算結果（−３に対応するもの）が乗算器５３か
ら出力され、この乗算出力信号に対応する加算器
１９３の出力信号が逆向出力端子BO1を介してセ
レクタ１９４の入力Ｂに与えられる。このとき信
号SCは“１”であり、入力Ｂに与えられた信号
がセレクタ１９４で選択されて第２のユニツトＬ
２の逆向入力端子BI2に与えられる。この端子
BI2に与えられた信号が24タイムスロツト遅延さ
れて遅延回路５８ａから出力されるので、第３サ
ンプリング時間の第33乃至第56タイムスロツトで
は第２サンプル点に関する３段目のフイルタ段の
逆向出力信号（−３）が遅延回路５８ａから出
力される。この遅延回路５８ａの出力信号は加算
器５０のプラス入力に与えられる。このとき、加
算器５０のマイナス入力には第１のユニツトＬ１
から出力された第３サンプル点に関する１段目の
順向出力信号（−１）が与えられる。従つて、
第２のフイルタユニツトＬ２が２段目のフイルタ
段として機能するとき、順向入力端子FI2に加え
られた或るサンプル点の１段目の順向出力信号と
その１サンプル点前のサンプル点に関する３段目
の逆向出力信号とを演算することができ、完全な
ラテイス型フイルタとして動作する。７段目及び
５段目に関する逆向信号に関しても同様に完全な
ラテイス型フイルタとして動作することが第１１
図から明らかであろう。また、第89乃至第16タイ
ムスロツトにおいて第２のユニツトＬ２から８段
目の演算結果が出力されるが（例えば−８）、
これが遅延回路６０，５８ｂで40タイムスロツト
遅延されて第33乃至第56タイムスロツト区間でセ
レクタ１９４の入力Ａに与えられるとき、信号
SCが“０”となり、この入力Ａの信号を選択す
る。従つて、その24タイムスロツト後の第57乃至
第80タイムスロツト区間で、８段目の出力信号
（例えば−８）が遅延回路５８ａから出力され、
第１のユニツトＬ１から出力された１サンプル点
後の７段目の出力信号（例えば−７）と演算さ
れる。 The period in which the signal SC is "1" is when signals corresponding to the filter calculations of the 7th, 5th, and 3rd stages are output from the reverse output terminal BO1 of the first unit L1. For example, in the 9th to 32nd time slots of the third sampling time, the multiplication result (corresponding to -3) obtained by multiplying the musical tone signal at the second sampling point by the third stage coefficient is output from the multiplier 53, The output signal of the adder 193 corresponding to this multiplication output signal is applied to the input B of the selector 194 via the reverse output terminal BO1. At this time, the signal SC is "1", and the signal applied to the input B is selected by the selector 194 and sent to the second unit L.
BI 2 is applied to the reverse input terminal BI 2 of BI 2. This terminal
Since the signal applied to BI 2 is delayed by 24 time slots and output from the delay circuit 58a, in the 33rd to 56th time slots of the third sampling time, the reverse output of the third filter stage regarding the second sampling point is output. A signal (-3) is output from the delay circuit 58a. The output signal of this delay circuit 58a is applied to the plus input of the adder 50. At this time, the minus input of the adder 50 is connected to the first unit L1.
A forward output signal (-1) of the first stage regarding the third sample point outputted from is given. Therefore,
When the second filter unit L2 functions as a second stage filter stage, the forward output signal of the first stage of a certain sample point applied to the forward input terminal FI2 and the sample point one sample point before the forward output signal of the first stage are applied to the forward input terminal FI2. It can operate as a complete Lattice filter. The 11th point is that it operates as a complete Lattice filter in the same way for the reverse signals related to the 7th and 5th stages.
It should be clear from the figure. Also, in the 89th to 16th time slots, the second unit L2 outputs the calculation result of the 8th stage (for example, -8).
When this is delayed by 40 time slots in the delay circuits 60 and 58b and applied to the input A of the selector 194 in the 33rd to 56th time slot section, the signal
SC becomes "0" and this input A signal is selected. Therefore, in the 57th to 80th time slot sections after the 24 time slots, the 8th stage output signal (for example, -8) is output from the delay circuit 58a,
The output signal of the seventh stage (for example, -7) after one sample point output from the first unit L1 is calculated.
上記実施例ではデイジタルフイルタ部１４にお
いて１チヤンネル分の楽音信号のみを処理するよ
うにしているが、複数チヤンネルの楽音信号を時
分割処理し得るように構成することも可能であ
る。また、上記実施例ではライン１６を介してデ
イジタルフイルタ部１４に与えられる楽音信号は
シリアル形式であるが、これはパラレル形式であ
つてもよい。また、デイジタルフイルタ基礎回路
２０に採用するフイルタ型式はラテイス型に限ら
ず如如なる形式でもよい。第１２図には有限イン
パルス応答フイルタ（FIRフイルタ）の基本型式
が示されており、第１３図には無限インパルス応
答フイルタ（IIRフイルタ）の基本型式が示され
ている。また、第１４図及び第１５図にはFIRフ
イルタとIIRフイルタを組合せたデイジタルフイ
ルタの構成例が示されている。第１２図乃至第１
５図において、参照番号１３８〜１４１と同一の
図示法で描かれているものは１サンプリング時間
の遅延（単位遅延）を設定するための遅延回路、
参照番号１４２〜１４５と同一の図示法で描かれ
ているものは係数K1〜Ko，−K1′〜−Ko′，K01〜
K0oK11，K1o，K21〜K2o，−K11′〜−K′1o，−K′21
〜−K′2oを乗算するための乗算器、参照番号１４
６〜１４９と同一の図示法で描かれているものは
加算器、である。第１２図乃至第１５図に示すよ
うなデイジタルフイルタの１段あるいは少数段だ
けを用いてデイジタルフイルタ基礎回路２０を構
成し、その入出力側の選択回路（セレクタ２３、
ゲート２４）を相応の構成とすると共に選択制御
用のタイミング信号及びフイルタ係数及び楽音信
号の与え方を相応のものとして該基礎回路２０を
時分割動作させることにより、同図に示すものと
同一のまたはそれに類似した多段のデイジタルフ
イルタとして実質的に機能させることができる。 In the above embodiment, the digital filter section 14 processes only one channel of musical tone signals, but it is also possible to configure the digital filter section 14 to time-divisionally process musical tone signals of a plurality of channels. Further, in the above embodiment, the musical tone signal applied to the digital filter unit 14 via the line 16 is in a serial format, but it may be in a parallel format. Furthermore, the filter type employed in the digital filter basic circuit 20 is not limited to the Latisse type, but may be of any type. FIG. 12 shows the basic format of a finite impulse response filter (FIR filter), and FIG. 13 shows the basic format of an infinite impulse response filter (IIR filter). Further, FIGS. 14 and 15 show an example of the configuration of a digital filter that is a combination of an FIR filter and an IIR filter. Figures 12 to 1
In FIG. 5, those drawn in the same diagrammatic manner as reference numbers 138 to 141 are delay circuits for setting a delay of one sampling time (unit delay);
The coefficients K 1 to K o , −K 1 ′ to −K o ′, K 01 to
K 0o K 11 , K 1o , K 21 ~ K 2o , −K 11 ′ ~ −K′ 1o , −K′ 21
Multiplier for multiplying ~−K′ 2o , reference number 14
6 to 149 are adders. A digital filter basic circuit 20 is constructed using only one stage or a small number of stages of digital filters as shown in FIGS. 12 to 15, and the input/output side selection circuit (selector 23,
By configuring the gate 24) in an appropriate manner and applying appropriate timing signals, filter coefficients, and musical tone signals for selection control, and operating the basic circuit 20 in a time-division manner, the same circuit as shown in the same figure can be obtained. Or it can be made to function substantially as a similar multi-stage digital filter.
デイジタルフイルタ基礎回路２０を第１２図に
示すようなFIRフイルタによつて構成した例を第
１６図及び第１７図に示す。入力楽音信号FSの
データフオーマツトは第５図に示すように24タイ
ムスロツトから成るシリアルデータであるとし、
１サンプリング時間は96タイムスロツトであると
する。第１８図は入力楽音信号FSと選択制御信
号SE1及びゲート制御信号GE1のタイミングを示
したもので、第１６図及び第１７図に共通であ
る。第１６図は、第４図と同じ考え方にもとづき
構成されたもので、２段のFIRフイルタから成る
基礎回路２０内で楽音信号を４回巡回させること
により、２段のFIRフイルタを４個縦続接続した
ものと同等の効果を得るものである。第１７図
は、第１０図と同じ考え方にもとづき構成された
もので、２段のFIRフイルタから成る基礎回路２
０を真の８段FIRフイルタとして時分割動作させ
るようにしたものである。前述と同様に、乗算器
２０２，２０３では32タイムスロツトの演算遅れ
が存在するものとする。そのため、１段目の遅延
回路２００の遅延時間は64タイムスロツトとなつ
ており、２段目の遅延回路２０１の遅延時間は96
タイムスロツトとなつている。乗算器２０２から
１段目の加算器２０４に入力される信号は遅延回
路２００と乗算器２０２によつて96タイムスロツ
ト（１サンプリング時間）の遅れが設定されてお
り、乗算器２０３から２段目の加算器２０５に入
力される信号は遅延回路２００，２０１と乗算器
２０３によつて192タイムスロツト（２サンプリ
ング時間）の遅れが設定されている。基礎回路２
０の出力信号の帰還経路に設けられた24タイムス
ロツトの遅延回路２０６，２０７，２０８は、該
出力信号の帰還タイミングを入力楽音信号FSの
タイミングからずらすためのものである。その結
果、或るサンプル点の楽音信号の基礎回路２０内
での巡回タイミングを順次ずらすことができ、時
分割演算動作が可能となる。第１７図では入力側
に２個のセレクタ２３Ａ，２３Ｂが設けられてお
り、基礎回路２０の２つの出力信号が巡回するよ
うになつている。遅延回路２０９は遅延回路２０
１の出力信号を巡回させる際に、乗算器２０３に
よる時間遅れ（32タイムスロツト）に同期させる
ためのものである。第１３図乃至第１５図のフイ
ルタ型式に関しても、第１６図及び第１７図と同
様の考え方でデイジタルフイルタ基礎回路２０及
びその周辺の選択回路及びゲート回路を適宜構成
できることは明らかであろう。 An example in which the digital filter basic circuit 20 is constructed of an FIR filter as shown in FIG. 12 is shown in FIGS. 16 and 17. Assume that the data format of the input musical tone signal FS is serial data consisting of 24 time slots as shown in Figure 5.
It is assumed that one sampling time is 96 time slots. FIG. 18 shows the timing of the input musical tone signal FS, selection control signal SE 1 , and gate control signal GE 1 , and is common to FIGS. 16 and 17. FIG. 16 is constructed based on the same concept as FIG. 4, and by circulating the musical tone signal four times in the basic circuit 20 consisting of two-stage FIR filters, four two-stage FIR filters are connected in cascade. The effect is the same as that of a connected device. Figure 17 shows a basic circuit 2 consisting of a two-stage FIR filter, which is constructed based on the same concept as Figure 10.
0 as a true 8-stage FIR filter for time-division operation. As described above, it is assumed that there is an operation delay of 32 time slots in multipliers 202 and 203. Therefore, the delay time of the first stage delay circuit 200 is 64 time slots, and the delay time of the second stage delay circuit 201 is 96 time slots.
It is a time slot. The signal input from the multiplier 202 to the first stage adder 204 is delayed by 96 time slots (one sampling time) by the delay circuit 200 and the multiplier 202, and the signal input from the multiplier 203 to the second stage adder 204 is delayed by 96 time slots (1 sampling time). The signal input to adder 205 is delayed by 192 time slots (2 sampling times) by delay circuits 200, 201 and multiplier 203. Basic circuit 2
The 24 time slot delay circuits 206, 207, and 208 provided in the feedback path of the zero output signal are used to shift the feedback timing of the output signal from the timing of the input musical tone signal FS. As a result, it is possible to sequentially shift the circulation timing of a musical tone signal at a certain sample point within the basic circuit 20, and time-division calculation operation becomes possible. In FIG. 17, two selectors 23A and 23B are provided on the input side, so that the two output signals of the basic circuit 20 circulate. Delay circuit 209 is delay circuit 20
This is to synchronize with the time delay (32 time slots) caused by the multiplier 203 when circulating the output signal of 1. Regarding the filter types shown in FIGS. 13 to 15, it is clear that the digital filter basic circuit 20 and its peripheral selection circuits and gate circuits can be constructed as appropriate using the same concept as in FIGS. 16 and 17.
尚、上記各実施例において、ゲート２４は必ら
ずしも最終の演算段（８段目）の出力タイミング
で開く必要はなく、任意の演算段の出力タイミン
グで開くことも可能である。また、上記各実施例
では基礎回路２０を２段としているが、これは何
段であつてもよい。更に、楽音信号を基礎回路２
０で４巡回させて８段のデイジタルフイルタとし
て時分割動作させているが、これも何巡回であつ
てもよい。 In each of the above embodiments, the gate 24 does not necessarily need to be opened at the output timing of the final calculation stage (eighth stage), but can be opened at the output timing of any calculation stage. Further, in each of the above embodiments, the basic circuit 20 has two stages, but it may have any number of stages. Furthermore, the musical tone signal is transferred to the basic circuit 2.
Although the circuit is operated in a time-division manner as an 8-stage digital filter by making four rounds at 0, any number of rounds may be used.
以上説明したようにこの発明によれば、選択さ
れた音色に応じて、楽音信号発生手段から発生
される各系列ごとのデイジタル楽音信号の移動フ
オルマント型の音色特性、デイジタルフイルタ
装置における各演算段に供給するフイルタ係数、
楽音信号発生手段から発生された複数系列のデ
イジタル楽音信号の一部または全部についてデイ
ジタルフイルタ装置を介して送出するかまたは該
デイジタルフイルタ装置を介さないで送出するか
を選択する選択手段の選択動作、を夫々設定若し
くは指定するようにしたので、楽音信号発生手段
で付与される移動フオルマント型の音色特性とデ
イジタルフイルタで付与される固定フオルマント
型の音色特性の系列毎の選択・混合により、移動
フオルマント型の音色特性、固定フオルマント型
の音色特性、あるいは移動フオルマント型の音色
特性と固定フオルマント型の音色特性を混合した
音色特性、等の各種の音色特性を持つ楽音信号
を、極めて簡単な構成で、かつ容易に発生するこ
とができるようになるという優れた効果を奏す
る。 As explained above, according to the present invention, the moving formant-type timbre characteristics of the digital musical tone signal for each series generated from the musical tone signal generating means are determined according to the selected timbre, and filter coefficients to supply,
a selection operation of a selection means for selecting whether to send out part or all of a plurality of series of digital musical tone signals generated from the musical tone signal generation means through a digital filter device or not through the digital filter device; By setting or specifying each series, the moving formant type timbre characteristics provided by the musical sound signal generating means and the fixed formant type timbre characteristics provided by the digital filter can be selected and mixed for each series. It is possible to generate musical tone signals with various timbre characteristics, such as timbre characteristics, fixed formant type timbre characteristics, or timbre characteristics that are a mixture of moving formant type and fixed formant type timbre characteristics, with an extremely simple structure. It has the excellent effect of being easily generated.
また、少ない段数のデイジタルフイルタ回路を
用いてそれよりもはるかに多い段数のデイジタル
フイルタと同等の機能を実現することができ、コ
スト及び回路規模を縮小することができるという
優れた効果を奏する。 Further, it is possible to achieve the same function as a digital filter circuit with a much larger number of stages by using a digital filter circuit with a smaller number of stages, and there is an excellent effect that cost and circuit scale can be reduced.
第１図はこの発明の楽音発生装置を実施した電
子楽器の全体構成例を示すブロツク図、第２図は
デイジタルフイルタ装置の一実施例を示すブロツ
ク図で、第１図のデイジタルフイルタ部の内部を
示すもの、第３図ａはラテイス型フイルタの基本
構成を示すブロツク図、同図ｂ，ｃはａの基本構
成を等価的に変換したラテイス型フイルタの別の
構成例を示すブロツク図、第４図は第２図におけ
るデイジタルフイルタ基礎回路を２段のラテイス
型フイルタによつて構成した一例を示すブロツク
図、第５図はデイジタルフイルタ部に入力するシ
リアルなデイジタル楽音信号のデータ形式の一例
を示すタイミングチヤート、第６図は第４図の回
路における時分割的な多段フイルタ演算動作を説
明するためのタイミングチヤート、第７図は第４
図における第１のフイルタユニツトの詳細例を示
す回路図、第８図は第７図及び第９図の動作例を
示すタイミングチヤート、第９図は第４図におけ
る第２のフイルタユニツトの詳細例を示す回路
図、第１０図は第４図の変更例を示すブロツク
図、第１１図は第１０図の動作例を示すタイミン
グチヤート、第１２図乃至第１５図は第２図のデ
イジタルフイルタ基礎回路を時分割動作させるこ
とにより実現可能な様々なデイジタルフイルタの
構成例を示すブロツク図、第１６図及び第１７図
は第１２図の型式のデイジタルフイルタを用いて
第２図のデイジタルフイルタ基礎回路を構成した
例を夫々示すブロツク図、第１８図は第１６図及
び第１７図における各種信号の発生例を示すタイ
ミングチヤート、である。
１４……デイジタルフイルタ部、２０……デイ
ジタルフイルタ基礎回路、２１……係数供給回
路、２２……タイミング信号発生回路、２３，１
９４……セレクタ、２４……ゲート、Ｌ１，Ｌ２
……ラテイス型のフイルタユニツト、５３，５４
……乗算器、４８〜５２……加算器、５５〜６０
……遅延回路。
FIG. 1 is a block diagram showing an example of the overall configuration of an electronic musical instrument implementing the musical tone generating device of the present invention, and FIG. 2 is a block diagram showing an example of a digital filter device. Figure 3a is a block diagram showing the basic configuration of a latex type filter, Figures b and c are block diagrams showing another example of the configuration of a latex type filter obtained by equivalently converting the basic configuration of a. Figure 4 is a block diagram showing an example of the basic circuit of the digital filter in Figure 2 constructed from a two-stage latex filter, and Figure 5 shows an example of the data format of the serial digital tone signal input to the digital filter section. 6 is a timing chart for explaining the time-division multi-stage filter calculation operation in the circuit of FIG. 4, and FIG.
8 is a timing chart showing an example of the operation of FIGS. 7 and 9. FIG. 9 is a detailed example of the second filter unit in FIG. 4. 10 is a block diagram showing a modified example of FIG. 4, FIG. 11 is a timing chart showing an example of the operation of FIG. 10, and FIGS. 12 to 15 are basics of the digital filter in FIG. 2. 16 and 17 are block diagrams showing configuration examples of various digital filters that can be realized by time-division operation of the circuit. FIGS. 16 and 17 are block diagrams showing the basic circuit of the digital filter shown in FIG. FIG. 18 is a block diagram showing an example of the configuration, and FIG. 18 is a timing chart showing an example of generation of various signals in FIGS. 16 and 17. 14... Digital filter section, 20... Digital filter basic circuit, 21... Coefficient supply circuit, 22... Timing signal generation circuit, 23, 1
94...Selector, 24...Gate, L1, L2
...Latisse type filter unit, 53, 54
... Multiplier, 48-52 ... Adder, 55-60
...Delay circuit.
Claims (1)
段と、 複数系列のデイジタル楽音信号を移動フオルマ
ント型の音色特性で発生する楽音信号発生手段
と、 所定数のフイルタ演算段を含むデイジタルフイ
ルタ基礎回路、及び各サンプル点のデイジタル楽
音信号を前記基礎回路において所定回繰返し巡回
させ、この巡回に対応して、前記基礎回路の各演
算段に対して複数のフイルタ係数を時分割的に供
給し、これにより前記基礎回路を前記演算段の数
よりも多段のデイジタルフイルタとして時分割動
作させる制御手段を有し、固定フオルマント型の
音色形成を行なうデイジタルフイルタ装置と、 前記楽音信号発生手段から発生された複数系列
のデイジタル楽音信号の一部または全部を前記デ
イジタルフイルタ装置を介して送出するかまたは
該デイジタルフイルタ装置を介さないで送出する
かを選択する選択手段と、 前記音色選択手段で選択された音色に対応し
て、前記楽音信号発生手段から発生される各系列
毎のデイジタル楽音信号の特性をそれぞれ設定す
るためのパラメータ情報、前記デイジタルフイル
タ装置における各演算段に供給するフイルタ係数
を指定するためのパラメータ情報および前記選択
手段の選択動作を設定するためのパラメータ情報
を、前記楽音信号発生手段、前記制御手段および
前記選択手段にそれぞれ供給するパラメータ情報
発生手段と、 前記選択手段で前記デイジタルフイルタ装置を
介さないで送出することが選択されたデイジタル
楽音信号および前記デイジタルフイルタ装置でフ
イルタ処理されたデイジタル楽音信号を混合する
混合手段と を具備することを特徴とする楽音発生装置。 ２ 前記制御手段が、前記基礎回路を時分割動作
させるための所定の演算タイミングに対応して、
前記基礎回路の各演算段に対して複数のフイルタ
係数を時分割的に供給する係数供給手段と、入力
楽音信号及び前記基礎回路の出力楽音信号の一方
を該基礎回路における前記演算タイミングに対応
して選択的に該基礎回路に入力する入力選択手段
と、前記基礎回路の出力楽音信号を所定のタイミ
ングでサンプリングして出力するゲート手段とを
含むものである特許請求の範囲第１項記載の楽音
発生装置。 ３ 前記入力楽音信号として各サンプル点のデイ
ジタル楽音信号を間欠的に与え、前記入力選択手
段では、該入力楽音信号が与えられたとき該入力
楽音信号を選択して前記基礎回路に入力し、該入
力楽音信号が途切れている間に前記基礎回路の出
力楽音信号を該基礎回路に入力するようにした特
許請求の範囲第２項記載の楽音発生装置。 ４ 前記基礎回路の出力楽音信号を前記入力選択
手段を介して該基礎回路の入力側に戻すための経
路において、前記入力楽音信号が途切れている期
間における所定の演算タイミングに同期して前記
出力楽音信号が前記基礎回路に入力されるように
するために、所定の遅延を設定する遅延回路が設
けられていることを特徴とする特許請求の範囲第
３項記載の楽音発生装置。 ５ すべての前記フイルタ係数との演算を終了し
た楽音信号が前記基礎回路から出力されるとき前
記ゲート手段で該楽音信号をサンプリングして出
力し、前記入力選択手段では演算終了した前記出
力楽音信号を選択しないようにした特許請求の範
囲第２項記載の楽音発生装置。 ６ 前記デイジタルフイルタ基礎回路が、ラテイ
ス型フイルタから成るものである特許請求の範囲
第１項乃至第５項のいずれかに記載の楽音発生装
置。 ７ 前記デイジタルフイルタ基礎回路が、有限イ
ンパルス応答フイルタから成るものである特許請
求の範囲第１項乃至第５項のいずれかに記載の楽
音発生装置。 ８ 前記デイジタルフイルタ基礎回路が、無限イ
ンパルス応答フイルタから成るものである特許請
求の範囲第１項乃至第５項のいずれかに記載の楽
音発生装置。 ９ 前記デイジタルフイルタ基礎回路が、順向入
力及び順向出力及び逆向入力及び逆向出力を有す
るラテイス型フイルタから成るものであり、前記
制御手段が、前記基礎回路を時分割動作させるた
めの所定の演算タイミングに対応して、前記基礎
回路の各演算段に対して複数のフイルタ係数を時
分割的に供給する係数供給手段と、入力楽音信号
及び前記基礎回路の順向出力信号の一方を該基礎
回路における前記演算タイミングに対応して選択
的に該基礎回路の順向入力に入力する第１の選択
手段と、前記基礎回路の順向出力信号及び逆向出
力信号の一方を前記演算タイミングに対応して選
択的に該基礎回路の逆向入力に入力する第２の選
択手段と、前記基礎回路の順向出力信号を所定の
タイミングでサンプリングして出力するゲート手
段とを含むものである特許請求の範囲第１項記載
の楽音発生装置。[Scope of Claims] 1. Tone selection means for selecting the timbre of a musical tone to be generated; musical tone signal generation means for generating a plurality of series of digital musical tone signals with moving formant type timbre characteristics; and a predetermined number of filter calculation stages. A digital filter basic circuit including a digital filter basic circuit, and a digital musical tone signal at each sample point are repeatedly circulated a predetermined number of times in the basic circuit, and a plurality of filter coefficients are time-divisionally assigned to each calculation stage of the basic circuit in accordance with the circulation. a digital filter device for forming a fixed formant type timbre, the digital filter device having a control means for time-divisionally operating the basic circuit as a digital filter with more stages than the number of arithmetic stages; and the musical tone signal generating means. a selection means for selecting whether to send out part or all of a plurality of series of digital musical tone signals generated from the digital musical tone signal through the digital filter device or not through the digital filter device; Corresponding to the selected timbre, parameter information for setting the characteristics of the digital musical tone signal for each series generated from the musical tone signal generating means, and filter coefficients to be supplied to each calculation stage in the digital filter device. parameter information generation means for supplying parameter information for specifying and parameter information for setting the selection operation of the selection means to the musical tone signal generation means, the control means and the selection means, respectively; 1. A musical tone generator comprising a mixing means for mixing a digital musical tone signal selected to be transmitted without going through a digital filter device and a digital musical tone signal filtered by the digital filter device. 2. The control means, in response to a predetermined calculation timing for time-divisionally operating the basic circuit,
coefficient supply means for time-divisionally supplying a plurality of filter coefficients to each calculation stage of the basic circuit; The musical tone generating device according to claim 1, further comprising an input selecting means for selectively inputting the musical tone signal to the basic circuit, and a gate means for sampling and outputting the musical tone signal output from the basic circuit at a predetermined timing. . 3. A digital musical tone signal at each sample point is intermittently provided as the input musical tone signal, and the input selection means selects the input musical tone signal when the input musical tone signal is provided and inputs the input musical tone signal to the basic circuit. 3. The musical tone generating device according to claim 2, wherein the output musical tone signal of the basic circuit is inputted to the basic circuit while the input musical tone signal is interrupted. 4. In a path for returning the output musical tone signal of the basic circuit to the input side of the basic circuit via the input selection means, the output musical tone signal is returned to the input side of the basic circuit in synchronization with a predetermined calculation timing during a period in which the input musical tone signal is interrupted. 4. The musical tone generating device according to claim 3, further comprising a delay circuit for setting a predetermined delay so that the signal is input to the basic circuit. 5. When the musical tone signal that has been subjected to calculations with all the filter coefficients is output from the basic circuit, the gate means samples and outputs the musical tone signal, and the input selection means selects the output musical tone signal that has been subjected to calculations. The musical tone generating device according to claim 2, wherein no selection is made. 6. The musical tone generating device according to any one of claims 1 to 5, wherein the digital filter basic circuit comprises a latex filter. 7. The musical tone generating device according to any one of claims 1 to 5, wherein the digital filter basic circuit comprises a finite impulse response filter. 8. The musical tone generating device according to any one of claims 1 to 5, wherein the digital filter basic circuit comprises an infinite impulse response filter. 9. The digital filter basic circuit is comprised of a Latteis type filter having a forward input and a forward output, and a reverse input and a reverse output, and the control means performs a predetermined operation for operating the basic circuit in a time-division manner. coefficient supply means for time-divisionally supplying a plurality of filter coefficients to each operation stage of the basic circuit in accordance with the timing; a first selection means for selectively inputting one of the forward output signal and the reverse output signal of the basic circuit to the forward input of the basic circuit in response to the calculation timing; Claim 1, further comprising: second selection means for selectively inputting the input to the reverse input of the basic circuit; and gate means for sampling and outputting the forward output signal of the basic circuit at a predetermined timing. The musical tone generator described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154519A JPS5944097A (en) | 1982-09-07 | 1982-09-07 | Digital filter for electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154519A JPS5944097A (en) | 1982-09-07 | 1982-09-07 | Digital filter for electronic musical instrument |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5944097A JPS5944097A (en) | 1984-03-12 |
| JPH0330877B2 true JPH0330877B2 (en) | 1991-05-01 |
Family
ID=15586022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154519A Granted JPS5944097A (en) | 1982-09-07 | 1982-09-07 | Digital filter for electronic musical instrument |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944097A (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2527059B2 (en) * | 1990-01-10 | 1996-08-21 | カシオ計算機株式会社 | Effect device |
| WO2006064916A1 (en) * | 2004-12-17 | 2006-06-22 | Pioneer Corporation | Digital filter |
| JP2007274217A (en) * | 2006-03-30 | 2007-10-18 | Sharp Corp | Ofdm demodulator, ofdm demodulation method, program, and computer-readable recording medium |
Citations (3)
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|---|---|---|---|---|
| JPS5032856A (en) * | 1973-05-11 | 1975-03-29 | ||
| JPS5396742A (en) * | 1977-02-04 | 1978-08-24 | Toshiba Corp | Digital filter |
| JPS56149823A (en) * | 1980-04-22 | 1981-11-19 | Casio Comput Co Ltd | Band pass filter |
-
1982
- 1982-09-07 JP JP57154519A patent/JPS5944097A/en active Granted
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5944097A (en) | 1984-03-12 |
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