JPH04252385A - 画像処理用パイプライン構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主にＤＳＰ（Ｄｅｇｉ
ｔａｌ　ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）に用いられ
る演算ユニットの構造に関する。特に、画像処理の分野
で必要となる乗算および累算を基本とする１次ノルムそ
の他の複合演算をパイプライン処理により高速実行する
ための画像処理用パイプライン構造に関する。

【０００２】

【従来の技術】従来のＤＳＰにおける演算器は、乗算器
と累算器を縦続接続した２段パイプライン構造になって
いたが、従来のディジタル信号処理ではそのような構成
で十分であった。しかし、近年その需要が高まっている
画像処理その他の分野では、それに多用されている算術
あるいは論理２項演算の結果を乗累算する処理をこの２
段パイプライン構造の演算器で実現するには、２回以上
のパイプライン演算に分割して行う必要があった。

【０００３】

【発明が解決しようとする課題】したがって、従来方式
ではパイプライン演算のためのプログラムの設計が別途
必要であった。さらに、パイプライン演算を分割する際
にその間で処理するデータを一時蓄積する必要があり、
それにメモリを用いた場合には、処理されるベクトル・
データの要素データ数分の読み出しおよび書き込みに用
いる電力が余計にかかっていた。

【０００４】本発明は、画像処理の演算に不可欠な算術
２項演算あるいは論理２項演算の結果を乗累算する複合
演算を１本のパイプラインで実現できる画像処理用パイ
プライン構造を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、乗累算を実現
する乗算器と累算器とを縦続に接続した２段パイプライ
ン構造において、入力信号に対して所定の加減処理を行
う加減算手段、入力信号に対して左右の算術シフトおよ
び論理シフトを行うシフト手段、入力信号に対して所定
の算術演算処理および論理演算処理を行う算術論理演算
手段の少なくとも１つを用いた複合演算ステージを前記
２段パイプライン構造の前段に備えたことを特徴とする
。

【０００６】

【作用】本発明は、算術２項演算あるいは論理２項演算
の結果を得る複合演算ステージを従来の２段パイプライ
ン構造の前段に設け、その結果を乗累算する構造をとる
ことにより、１本のパイプラインで画像処理に必要な演
算を実現することができる。

【０００７】

【実施例】図１は、本発明の第一実施例構成を示す図で
ある。図において、第一実施例では、乗算ステージ１０
と累算ステージ２０とを用いた従来の２段パイプライン
構造の前段に、加減算器（ＡＳＵ（　Ａｄｄｅｒ　Ｓｕ
ｂｔｒａｃｔＵｎｉｔ）　）を主構成とする複合演算ス
テージ３０を接続する。

【０００８】乗算ステージ１０は、レジスタ１１，１２
と乗算器（ＭＰＬ（ＭｕｌｔｉＰＬｉｅｒ）　）１３と
を有し、累算ステージ２０は、レジスタ２１と、累算器
（ＡＣＣ（ＡＣＣｕｍｕｌａｔｏｒ））２２と、バレル
シフタ２３と、レジスタ２４，２５と、セレクタ２６と
を有する構成である。すなわち、レジスタ１１，１２の
出力信号が乗算器１３の２つの入力信号となり、乗算器
１３の出力信号がレジスタ２１の入力信号となる。レジ
スタ２１の出力信号は累算器２２の一方の入力となり、
累算器２２の出力信号がバレルシフタ２３の入力信号と
なり、バレルシフタ２３の出力信号がレジスタ２４また
はレジスタ２５またはその両方の入力信号となり、セレ
クタ２６で選択されたレジスタ２４またはレジスタ２５
の出力信号が累算器２２の他方の入力となる。ここで、
この乗累算ステージの入力信号をｉ，ｊとし、出力信号
をｋとする。

【０００９】また、それらの前段に接続される複合演算
ステージ３０は、レジスタ３１，３２と、加減算器（Ａ
ＳＵ）３３と、セレクタ３６とを有し、この複合演算ス
テージ３０の入力信号をａ，ｂとし、出力信号をｃとす
る。以下、各ステージでの演算機能について説明する。 複合演算ステージ３０での演算機能は、インストラクシ
ョンによる指定により、

【００１０】

【数１】

【００１１】の２通りである。乗算ステージ１０と累算
ステージ２０による乗累算ステージの演算機能は、ｋ＝
Σｉ・ｊ　　　　…（１） である。ここで、入力信号ｉは、 ｉ＝ｃ である。また、入力信号ｊはレジスタ３２を介して乗数
データαを入力として ｊ＝α とすることもできるし、またセレクタ３６を制御するこ
とにより、 ｊ＝ｃ とすることもできる。したがって、（１）　式は、ｋ＝
Σα・ｃ ｋ＝Σｃ２　 となり、乗累算ステージでは２通りの機能が実現される
ことがわかる。

【００１２】したがって、本実施例の複合演算パイプラ
イン演算器では、

【００１３】

【数２】

【００１４】により示される２×２＝４通りの乗累算を
基本とする複合演算が可能となる。なお、第一実施例の
構成では、用途はかなり限定されるが、画像処理におけ
る画像データのフレーム間差分その他の演算を実現する
ことができる。図２は、本発明の第二実施例構成を示す
図である。図において、第二実施例では、第一実施例の
複合演算ステージ３０に対応する複合演算ステージ３０
′として、加減算器（ＡＳＵ（　Ａｄｄｅｒ　Ｓｕｂｔ
ｒａｃｔ　Ｕｎｉｔ）　），算術論理演算器（ＡＬＵ（
Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ））を主
構成とすることを特徴とする。

【００１５】ここで、複合演算ステージ３０′は、レジ
スタ３１，３２と、加減算器（ＡＳＵ）３３と、算術論
理演算器３５と、セレクタ３６とを有し、この複合演算
ステージ３０′の入力信号をａ，ｂ、加減算器３３の出
力信号をｃ、算術論理演算器３５の入力信号をｆ，ｇ、
出力信号をｈとする。以下、各ステージでの演算機能に
ついて説明する。複合演算ステージ３０′の加減算器３
３での演算機能は上述したように２通りである。

【００１６】算術論理演算器３５での演算機能は、イン
ストラクション機能による指定により、算術演算機能と
しては、

【００１７】

【数３】

【００１８】となる。また、論理演算機能としては、各
対応するビットごとの演算で、 ｈ＝ｎｏｔ　ｆ　　　　　　（反転） ｈ＝ｎｏｔ　ｇ　　　　　　（反転） ｈ＝ｆ　ａｎｄ　ｇ　　　（論理積） ｈ＝ｆ　ｎａｎｄ　ｇ　　（論理積の反転）ｈ＝ｆ　ｏ
ｒ　ｇ　　　　（論理和） ｈ＝ｆ　ｎｏｒ　ｇ　　　（論理和の反転）ｈ＝ｆ　ｅ
ｏｒ　ｇ　　　（排他的論理和）ｈ＝ｆ　ｅｎｏｒ　ｇ
　　（排他的論理和の反転）となり、合わせて２０通り
となる。

【００１９】本実施例の複合演算ステージ３０′の構成
は、本パイプライン演算器の外部端子より入力されたデ
ータが、レジスタ３１またはレジスタ３２またはその両
方でラッチされ、レジスタ３１，３２の各出力がそれぞ
れ加減算器３３の入力信号ａ，ｂとなり、加減算器３３
の出力信号ｃが算術論理演算器３５の入力信号ｆとなり
、またレジスタ３２の出力信号が算術論理演算器３５の
入力信号ｇとなり、その出力信号ｈが乗算ステージ１０
のレジスタ１１，１２に入力されて、乗累算ステージの
入力信号ｉ，ｊとなるか、またはセレクタ３６によりレ
ジスタ１２の入力信号（乗累算ステージの入力信号ｊ）
をレジスタ３２の出力信号とするかを選択できるもので
ある。すなわち、加減算器３３と算術論理演算器３５の
入出力信号の間には、 ｆ＝ｃ ｇ＝ｂ の関係が成立し、本複合演算ステージ３０′の出力とす
る算術論理演算器３５の出力信号ｈには、２×２０＝４
０通りの演算結果が得られる。

【００２０】一方、乗算ステージ１０と累算ステージ２
０による乗累算ステージの演算機能は、上述したとおり
２通りの機能が実現されるので、本実施例の複合演算パ
イプライン演算器では、

【００２１】

【数４】

【００２２】を始めとする２×２０×２＝８０通りの乗
累算を基本とする複合演算が可能となる。なお、第二実
施例の構成では、画像処理のアルゴリズムで頻繁に用い
られる画像データのフレーム間差分や１次，２次ノルム
その他の演算を実現することができる。図３は、本発明
の第三実施例構成を示す図である。

【００２３】図において、第三実施例では、第一実施例
の複合演算ステージ３０あるいは第二実施例の複合演算
ステージ３０′に対応する複合演算ステージ３０″とし
て、加減算器（ＡＳＵ（　Ａｄｄｅｒ　Ｓｕｂｔｒａｃ
ｔ　Ｕｎｉｔ））、バレルシフタ、算術論理演算器（Ａ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ）
）を主構成とすることを特徴とする。ここで、複合演算
ステージ３０″は、レジスタ３１，３２と、加減算器（
ＡＳＵ）３３と、バレルシフタ３４と、算術論理演算器
３５と、セレクタ３６とを有し、この複合演算ステージ
３０″の入力信号をａ，ｂ、加減算器３３の出力信号を
ｃ、バレルシフタ３４の入力信号をｄ、出力信号をｅ、
算術論理演算器３５の入力信号をｆ，ｇ、出力信号をｈ
とする。

【００２４】以下、各ステージでの演算機能について説
明する。複合演算ステージ３０″の加減算器３３での演
算機能は上述したように２通りである。バレルシフタ３
５は、左右の算術シフトと、左右の論理シフトの機能を
有し、その演算機能は、インストラクション機能による
指定により、

【００２５】

【数５】

【００２６】で示される３通りの演算が可能である。算
術論理演算器３５での演算機能は、上述したように２０
通りとなる。本実施例の複合演算ステージ３０′の構成
は、本パイプライン演算器の外部端子より入力されたデ
ータが、レジスタ３１またはレジスタ３２またはその両
方でラッチされ、レジスタ３１，３２の各出力がそれぞ
れ加減算器３３の入力信号ａ，ｂとなり、加減算器３３
の出力信号ｃがバレルシフタ３５の入力信号ｄとなり、
その出力信号ｅが算術論理演算器３５の入力信号ｆとな
り、またレジスタ３２の出力信号が算術論理演算器３５
の入力信号ｇとなり、その出力信号ｈが乗算ステージ１
０のレジスタ１１，１２に入力されて、乗累算ステージ
の入力信号ｉ，ｊとなるか、またはセレクタ３６により
レジスタ１２の入力信号（乗累算ステージの入力信号ｊ
）をレジスタ３２の出力信号とするかを選択できるもの
である。すなわち、加減算器３３と算術論理演算器３５
の入出力信号の間には、 ｄ＝ｃ ｆ＝ｅ ｇ＝ｂ の関係が成立し、本複合演算ステージ３０″の出力とす
る算術論理演算器３５の出力信号ｈには、２×３×２０
＝１２０　通りの演算結果が得られる。

【００２７】一方、乗算ステージ１０と累算ステージ２
０による乗累算ステージの演算機能は、ｎを有限の整数
として ｋ＝Σ２ｎ・ｉ・ｊ　　　　…（２） である。ここで、入力信号ｉは、 ｉ＝ｃ である。また、入力信号ｊはレジスタ３２を介して乗数
データαを入力として ｊ＝α とすることもできるし、またセレクタ３６を制御するこ
とにより、 ｊ＝ｃ とすることもできる。したがって、（２）　式は、ｋ＝
Σ２ｎ・α・ｃ ｋ＝Σ２ｎ・ｃ２　 となり、乗累算ステージでは２通りの機能が実現される
ことがわかる。

【００２８】したがって、本実施例の複合演算パイプラ
イン演算器では、

【００２９】

【数６】

【００３０】を始めとする２×３×２０×２＝２４０　
通りの乗累算を基本とする複合演算が可能となる。なお
、第二実施例の構成では、画像処理のアルゴリズムで用
いられる各演算を１回のパイプライン演算で実現するこ
とができる。

【００３１】

【発明の効果】以上説明したように本発明は、画像処理
における１次ノルムその他の乗累算を基本とする複合演
算を１回のパイプライン演算で実行することができる。 したがって、従来２回以上のパイプライン演算に分割す
る必要があった処理に対して、プログラム設計を容易に
するとともに、メモリの読み出しおよび書き込みのため
の余分な電力消費を回避し、さらに高速処理を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の第一実施例構成を示す図である。

【図２】本発明の第二実施例構成を示す図である。

【図３】本発明の第三実施例構成を示す図である。

【符号の説明】

１０　　乗算ステージ １１，１２　　レジスタ １３　　乗算器（ＭＰＬ） ２０　　累算ステージ ２１　　レジスタ ２２　　累算器（ＡＣＣ） ２３　　バレルシフタ ２４，２５　　レジスタ ２６　　セレクタ ３０，３０′，３０″　　複合演算ステージ３１，３２
　　レジスタ ３３　　加減算器（ＡＳＵ） ３４　　バレルシフタ ３５　　算術論理演算器（ＡＬＵ） ３６　　セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　乗累算を実現する乗算器と累算器とを
   縦続に接続した２段パイプライン構造において、入力信
   号に対して所定の加減処理を行う加減算手段、入力信号
   に対して左右の算術シフトおよび論理シフトを行うシフ
   ト手段、入力信号に対して所定の算術演算処理および論
   理演算処理を行う算術論理演算手段の少なくとも１つを
   用いた複合演算ステージを前記２段パイプライン構造の
   前段に備えたことを特徴とする画像処理用パイプライン
   構造。