JP3511267B2 - Semiconductor DRAM device - Google Patents

Semiconductor DRAM device

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JP3511267B2
JP3511267B2 JP18091091A JP18091091A JP3511267B2 JP 3511267 B2 JP3511267 B2 JP 3511267B2 JP 18091091 A JP18091091 A JP 18091091A JP 18091091 A JP18091091 A JP 18091091A JP 3511267 B2 JP3511267 B2 JP 3511267B2
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capacitor
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、半導体DRAM(ダ
イナミック・ランダム・アクセス・メモリ)素子に関
し、詳しくは、積層型DRAMのメモリセル構造に関す
る。
BACKGROUND OF THE INVENTION This invention relates to a semiconductor DRAM (Dynamic Random Access Memory) device, and more particularly, Ru <br/> relates to a memory cell structure of the stacked DRAM.

【0002】[0002]

【従来の技術】半導体DRAM素子においては、3〜4
年毎に4倍の割合で記憶容量が増大しており、今後も同
じ割合で記憶容量が増加して行くものと予想される。記
憶容量を増加するために半導体メモリ素子の集積度の向
上を図るには、記憶単位であるメモリセルを縮小して行
く必要がある。ところが、放射線によるソフトエラーの
防止や充分なS/N比の確保のために、メモリセルを構
成するキャパシタをメモリセルと同じ縮小割合で小さく
することはできないのである。そこで、キャパシタ蓄積
電極の表面積を大きくして容量の拡大を図る必要があ
る。そのために、4MBitDRAM以降、半導体基板
にキャパシタ溝を形成する溝型メモリセルや、トランジ
スタの上部あるいはトランジスタからビット線に掛けて
の上部にキャパシタを形成する積層型メモリセルが注目
されている。
2. Description of the Related Art In a semiconductor DRAM device, 3-4
The storage capacity is increasing at a rate of four times each year, and it is expected that the storage capacity will increase at the same rate in the future. In order to improve the degree of integration of the semiconductor memory device in order to increase the storage capacity, it is necessary to reduce the memory cell that is a storage unit. However, in order to prevent a soft error due to radiation and to secure a sufficient S / N ratio, it is impossible to reduce the size of the capacitor forming the memory cell at the same reduction ratio as the memory cell. Therefore, it is necessary to increase the surface area of the capacitor storage electrode to increase the capacitance. For this reason, attention has been focused on a trench memory cell in which a capacitor groove is formed on a semiconductor substrate and a stacked memory cell in which a capacitor is formed above a transistor or above the transistor and connected to a bit line, after 4 MBit DRAM.

【0003】上記溝型メモリセルは、表面にキャパシタ
溝が形成された半導体基板側に電荷を蓄積する方法であ
る。ところが、半導体基板内の結晶欠陥の制御および不
純物の制御技術が難しいために、溝型メモリセルにおい
ては蓄積電荷のリーク抑制が非常に困難であるという欠
点がある。また、ビット線下部にキャパシタを形成する
積層型メモリセルにおいては、2つのメモリセルで1つ
のビット線コンタクト孔を共有する関係上、ビット線コ
ンタクト孔の上部にはキャパシタを形成できない。その
ために、キャパシタ蓄積電極の表面積をある程度より大
きくすることが困難であるという欠点がる。そこで、積
層型キャパシタをビット線上に形成し、メモリセル部表
面をキャパシタで最密充填する方法が有望視されてい
る。
The groove type memory cell is a method of accumulating charges on the semiconductor substrate side having a capacitor groove formed on the surface thereof. However, since it is difficult to control crystal defects and impurities in the semiconductor substrate, it is very difficult to suppress leakage of accumulated charges in the trench memory cell. In addition, in the stacked memory cell in which the capacitor is formed below the bit line, the capacitor cannot be formed above the bit line contact hole because two memory cells share one bit line contact hole. Therefore, it is difficult to increase the surface area of the capacitor storage electrode to some extent. Therefore, a method of forming a laminated capacitor on the bit line and closely packing the surface of the memory cell portion with the capacitor is considered promising.

【0004】ところで、積層型キャパシタをビット線上
に形成するメモリセル構造においては、キャパシタの蓄
積電極と半導体基板表面に形成されたトランジスタのソ
ース/ドレイン領域の一方とを接続するためのキャパシ
タコンタクト孔を、ビット線が配置されている領域以外
の場所に形成する必要がある。そのために、メモリセル
を構成する活性領域をビット線およびワード線に対して
斜めに配置する方法がある。
By the way, in a memory cell structure in which a multilayer capacitor is formed on a bit line, a capacitor contact hole for connecting a storage electrode of the capacitor and one of source / drain regions of a transistor formed on the surface of a semiconductor substrate is formed. , It must be formed in a place other than the region where the bit line is arranged. Therefore, there is a method of arranging the active regions forming the memory cells obliquely with respect to the bit lines and the word lines.

【0005】上述のように、上記活性領域をビット線お
よびワード線に対して斜めに配置する方法の一例とし
て、図7に示すような活性領域の配置方法がある。とこ
ろが、このような活性領域の配置では、活性領域1,1
間にある素子分離領域2の幅が位置(A)と位置(B)のよ
うに場所によって異なるため、溝型の素子間分離を形成
する場合に素子分離溝を絶縁膜で埋め込むことが困難な
のである。
As described above, as an example of the method of arranging the active regions obliquely with respect to the bit lines and the word lines, there is a method of arranging the active regions as shown in FIG. However, with such an arrangement of active regions, the active regions 1, 1
Since the width of the element isolation region 2 between them is different depending on the position such as the position (A) and the position (B), it is difficult to fill the element isolation trench with the insulating film when forming the trench type element isolation. is there.

【0006】そこで、従来においては、図8に示すよう
に、半導体基板3の表面における素子分離領域2のパタ
ーンに応じた表面をフィールド酸化膜5で覆うことによ
って素子間分離を行っている。また、図7における位置
(A)のように広い素子分離領域の場合には、図9(b)に
示すように、埋め込み絶縁膜6を充填した素子分離溝7
とフィールド酸化膜5とを併用して素子分離領域2を形
成する。一方、図7における位置(B)のように狭い素子
分離領域の場合には、図9(a)に示すように、埋め込み
絶縁膜6を充填した素子分離溝7のみによって素子分離
領域2を形成しているのである。
Therefore, conventionally, as shown in FIG. 8, element isolation is performed by covering the surface of the semiconductor substrate 3 corresponding to the pattern of the element isolation region 2 with a field oxide film 5. Also, the position in FIG.
In the case of a wide element isolation region as shown in FIG. 9A, as shown in FIG. 9B, the element isolation groove 7 filled with the embedded insulating film 6 is formed.
And the field oxide film 5 are used together to form the element isolation region 2. On the other hand, in the case of a narrow element isolation region such as the position (B) in FIG. 7, the element isolation region 2 is formed only by the element isolation groove 7 filled with the embedded insulating film 6 as shown in FIG. 9A. I am doing it.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、上記従
来のフィールド酸化膜5のみによって素子分離領域2を
形成する方法においては、メモリセルが微細化するに連
れてメモリセル間の電流リークが顕著になり、メモリセ
ルを微細化することが困難であるという問題がある。
However, in the conventional method of forming the element isolation region 2 only with the field oxide film 5, the current leakage between the memory cells becomes remarkable as the memory cells are miniaturized. However, there is a problem that it is difficult to miniaturize the memory cell.

【0008】また、上記素子分離溝7を用いて素子分離
領域2を形成する方法においては、広い素子分離領域で
はフィールド酸化膜5を併用しなければならず、メモリ
素子製造工程が複雑になるという問題がある。さらに、
部分(C)のような素子分離溝7の溝エッジ部で、電界集
中によって電流リークが顕著に発生するという問題もあ
る。
Further, in the method of forming the element isolation region 2 using the element isolation groove 7, the field oxide film 5 must be used together in a wide element isolation region, which complicates the memory element manufacturing process. There's a problem. further,
There is also a problem that a current leak remarkably occurs due to electric field concentration at the groove edge portion of the element isolation groove 7 such as the portion (C).

【0009】そこで、この発明の目的は、溝型素子間分
離を容易に可能にすると共に、溝エッジ部での電流リー
クを低減できる半導体DRAM素子を提供することにあ
る。
[0009] It is an object of the invention is to easily allow the inter-trench element isolation is to provide a semiconductor DRAM element capable of reducing the current leakage in the groove edge portion.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するた
め、第1の発明は、半導体基板の表面に形成された1つ
のトランジスタとビット線上まで延在する1つのキャパ
シタを有する半導体メモリセルにおける上記トランジス
タの2つのソース/ドレイン領域のうちの一方がビット
線コンタクト孔を介して上記ビット線に接続され、他方
がキャパシタコンタクト孔を介して上記キャパシタに接
続されると共に、1本のビット線コンタクト孔を2つの
半導体メモリセルで共有して成る半導体DRAM素子に
おいて、上記キャパシタコンタクト孔を一方向に平行に
配列された複数のビット線と上記一方向に対して垂直方
向に平行に配列された複数のワード線とによって囲まれ
た領域に形成し、上記ビット線コンタクト孔を上記複数
のビット線と上記複数のワード線の間隙との交差領域に
形成し、1つのビット線コンタクト孔とこのビット線コ
ンタクト孔の両側に隣接する2つのキャパシタコンタク
ト孔とを一直線に結ぶ線分に沿った領域で、上記線分の
方向が上記ビット線およびワード線の方向に対して斜め
の方向である1つの活性領域を形成し、各活性領域に含
まれているキャパシタコンタクト孔のうち互いに隣接す
るキャパシタコンタクト孔同士は1本のビット線あるい
は1本のワード線を隔てて存在すると共に、上記ワード
線の方向に互いに隣接する活性領域に含まれているビッ
ト線コンタクト孔同士は互いに1本のワード線を隔てて
存在するように成し、上記活性領域間を分離する素子分
離領域は、互いに隣接する上記キャパシタコンタクト孔
の近傍の活性領域部分の間の上記素子分離領域の部分の
幅と、互いに隣接するビット線コンタクト孔の近傍の活
性領域部分の間の上記素子分離領域の部分の幅とを同一
にすることによって、上記2つのキャパシタコンタクト
孔を結ぶ上記線分に直交する方向への上記活性領域の部
分の幅を大きくした溝型素子分離構造のみによって構成
されていることを特徴としている。
In order to achieve the above object, the first invention is a semiconductor memory cell having one transistor formed on the surface of a semiconductor substrate and one capacitor extending to a bit line. One of the two source / drain regions of the transistor is connected to the bit line through a bit line contact hole, the other is connected to the capacitor through a capacitor contact hole, and a bit line contact hole is formed. In a semiconductor DRAM device in which two semiconductor memory cells are shared by a plurality of semiconductor memory cells, a plurality of bit lines having the capacitor contact holes arranged in parallel to one direction and a plurality of bit lines arranged in a direction perpendicular to the one direction. The bit line contact hole is formed in a region surrounded by a word line and the bit line and the bit line In a region intersecting the gap between the word lines, and along the line segment that connects one bit line contact hole and two capacitor contact holes adjacent to both sides of this bit line contact hole in a straight line. One active region whose minute direction is oblique to the direction of the bit line and the word line is formed, and among the capacitor contact holes included in each active region, the number of adjacent capacitor contact holes is one. Bit lines or one word line are separated from each other, and bit line contact holes included in the active regions adjacent to each other in the word line direction are separated from each other by one word line. form as element isolation region which isolates the upper Kikatsu region, said capacitor contact holes adjacent to each other
Of the part of the element isolation region between the active region parts in the vicinity of
Width and the activity near the bit line contact holes adjacent to each other.
The width of the element isolation region between the active regions is the same.
The above two capacitor contacts
Portion of the active region in a direction orthogonal to the line segment connecting the holes
It is characterized in that it is constituted only by the groove-type element isolation structure in which the width of the component is increased .

【0011】また、第2の発明は、上記第1の発明の半
導体DRAM素子において、上記溝型素子分離構造は、
少なくとも、上記半導体基板に刻まれた素子分離溝とこ
の素子分離溝内に上記半導体基板の表面のレベル以上ま
で充填されて上記素子分離溝のエッジ部を覆う絶縁膜と
を含んで構成されていることを特徴としている。
A second invention is the semiconductor DRAM device of the first invention, wherein the groove type element isolation structure is
At least an element isolation trench carved in the semiconductor substrate and an insulating film filled in the element isolation trench up to a level of the surface of the semiconductor substrate or more and covering an edge portion of the element isolation trench are configured. that it is characterized by.

【0012】[0012]

【作用】第1の発明では、半導体メモリセルが有するト
ランジスタの2つのソース/ドレイン領域のうちの一方
をキャパシタに接続するキャパシタコンタクト孔は、複
数のビット線と複数のワード線とによって囲まれた領域
に形成される。また、上記ソース/ドレイン領域の他方
をビット線に接続するビット線コンタクト孔は、上記複
数のビット線と上記複数のワード線の間隙との交差領域
に形成される。そして、上記半導体メモリセルから成る
半導体DRAM素子の活性領域は、1つのビット線コン
タクト孔とこのビット線コンタクト孔の両側に隣接する
2つのキャパシタコンタクト孔とを一直線に結ぶ線分に
沿った領域で形成され、上記線分の方向は上記ビット線
及びワード線の方向に対して斜めの方向になっている。
According to the first invention, the capacitor contact hole for connecting one of the two source / drain regions of the transistor of the semiconductor memory cell to the capacitor is surrounded by the plurality of bit lines and the plurality of word lines. Formed in the area. A bit line contact hole that connects the other of the source / drain regions to a bit line is formed in an intersection region between the plurality of bit lines and the plurality of word lines. The active region of the semiconductor DRAM device including the semiconductor memory cell is a region along a line segment that straightly connects one bit line contact hole and two capacitor contact holes adjacent to both sides of the bit line contact hole. The direction of the formed line segment is oblique to the direction of the bit line and the word line.

【0013】その際に、上述のような各活性領域に含ま
れているキャパシタコンタクト孔のうち互いに隣接する
キャパシタコンタクト孔同士は、1本のビット線あるい
は1本のワード線を隔てて存在するように成されてい
る。また、上記ワード線の方向に互いに隣接する活性領
域に含まれているビット線コンタクト孔は、互いに1本
のワード線を隔てて存在するように成されている。
At this time, among the capacitor contact holes included in each active region as described above, adjacent capacitor contact holes may be separated from each other by one bit line or one word line. Is made in. Further, the bit line contact holes included in the active regions adjacent to each other in the word line direction are formed so as to separate one word line from each other.

【0014】そして、上記各活性領域間を分離する素子
分離領域は、互いに隣接する上記キャパシタコンタクト
孔の近傍の活性領域部分の間の上記素子分離領域の部分
の幅と、互いに隣接するビット線コンタクト孔の近傍の
活性領域部分の間の上記素子分離領域の部分の幅とを同
一にすることによって、上記2つのキャパシタコンタク
ト孔を結ぶ上記線分に直交する方向への上記活性領域の
部分の幅を大きくした溝型素子分離構造のみによって構
成されている。尚、ここで記述する同一幅を有する溝型
素子分離構造とは設計上同一であるという意味であっ
て、製造バラツキによって寸法幅が若干異なっても同一
と見なすという意味である。
The element isolation regions for isolating the active regions are adjacent to each other by the capacitor contacts.
The part of the element isolation region between the active region parts near the hole
Width and the vicinity of adjacent bit line contact holes
The width of the element isolation region part between the active region parts should be the same.
By making it one, the above two capacitor contacts
Of the active area in the direction orthogonal to the line segment connecting the hole
It is composed only of a groove-type element isolation structure in which the width of the portion is increased . The groove type with the same width described here
The element isolation structure means that they are the same in design.
The same even if the dimension width is slightly different due to manufacturing variations.
It means to consider.

【0015】したがって、上記素子分離領域を構成する
溝型素子分離構造を、素子分離溝とこの素子分離溝内を
埋める絶縁膜とで形成する場合には、上記素子分離溝内
を上記絶縁膜によって容易に埋め込むことが可能にな
る。
Therefore, when the groove type element isolation structure forming the element isolation region is formed by the element isolation groove and the insulating film filling the element isolation groove, the inside of the element isolation groove is formed by the insulating film. It becomes possible to embed easily.

【0016】また、第2の発明では、上記溝型素子分離
構造は、少なくとも、上記半導体基板に刻まれた素子分
離溝とこの素子分離溝内に上記半導体基板の表面のレベ
ル以上まで充填されて上記素子分離溝のエッジ部を覆う
絶縁膜とによって形成されている。
Further, in the second invention, in the groove type element isolation structure, at least an element isolation groove carved in the semiconductor substrate and the element isolation groove are filled up to a level of the surface of the semiconductor substrate or more. It is formed by an insulating film covering the edge portion of the element isolation groove.

【0017】したがって、上記素子分離溝のエッジ部は
上記絶縁膜によって覆われて、溝エッジ部における電界
集中が緩和されるのである。
Therefore, the edge portion of the element isolation groove is covered with the insulating film, and the electric field concentration at the edge portion of the groove is relaxed.

【0018】[0018]

【実施例】以下、この発明を図示の実施例により詳細に
説明する。図1は本実施例に係るDRAM半導体メモリ
セルアレイにおける活性領域,素子分離領域,ワード線,
ビット線,ビット線コンタクト孔およびキャパシタコン
タクト孔を示す平面図である。また、図2は、図1にお
ける活性化領域15およびビット線11,11,…とセン
スアンプ17,17,…との接続関係を摸式的に示す図で
ある。本実施例におけるDRAM半導体メモリセルアレ
イは、積層型キャパシタをビット線上部に形成した構造
を有する。
The present invention will be described in detail below with reference to the embodiments shown in the drawings. FIG. 1 shows an active region, an element isolation region, a word line, a DRAM semiconductor memory cell array according to this embodiment.
FIG. 6 is a plan view showing a bit line, a bit line contact hole, and a capacitor contact hole. 2 is a diagram schematically showing a connection relationship between the activation region 15 and the bit lines 11, 11, ... And the sense amplifiers 17, 17 ,. The DRAM semiconductor memory cell array according to this embodiment has a structure in which a multilayer capacitor is formed above a bit line.

【0019】本実施例においても、ビット線上部に形成
されたキャパシタの蓄積電極と半導体基板表面に形成さ
れたトランジスタの2つのソース/ドレイン領域のいず
れか一方と接続するためのキャパシタコンタクト孔を、
ビット線が配置されている領域以外の領域に形成する。
すなわち、図1において、所定間隔で並列に配列された
ビット線11,11,…の間隙11',11',…と、ビット
線11,11,…の配列方向に直交する方向に所定間隔で
並列に配列されたワード線12,12,…の間隙12',1
2',…とが交差する領域(イ)には、所定の配列規則に従
ってキャパシタコンタクト孔13,13,…を設置するの
である。また、上記ビット線11,11,…と上記ワード
線12,12,…間の間隙12',12',…とが交差する領
域(ロ)には、所定の配列規則に従ってビット線コンタク
ト孔14,14,…を設置するのである。
Also in this embodiment, a capacitor contact hole for connecting to either one of the storage electrode of the capacitor formed above the bit line and the two source / drain regions of the transistor formed on the surface of the semiconductor substrate is formed.
It is formed in a region other than the region where the bit line is arranged.
That is, in FIG. 1, the gaps 11 ', 11', ... Between the bit lines 11, 11, ... Arranged in parallel at a predetermined interval and the predetermined intervals in the direction orthogonal to the arrangement direction of the bit lines 11, 11 ,. Gap 12 ', 1 between word lines 12,12, ... arranged in parallel
Capacitor contact holes 13, 13, ... Are installed in a region (a) where 2 '... .. and the gaps 12 ', 12', ... Between the word lines 12, 12, ... Intersect the bit line contact holes 14 according to a predetermined arrangement rule. , 14, ... are installed.

【0020】そして、あるビット線コンタクト孔14
と、上記ビット線11およびワード線12に対して斜め
の方向に在って上記ビット線コンタクト孔14の一方側
に隣接する領域(イ)に在るキャパシタコンタクト孔13
と、上記斜めの方向に在って上記ビット線コンタクト孔
14の他方側に隣接する領域(イ)に在るキャパシタコン
タクト孔13'とを一直線に結ぶ線分に沿った領域で一
つの活性領域15を形成するのである。つまり、上記ビ
ット線コンタクト孔14を2組のメモリセルで共有する
ことによって、2組のメモリセルに係る活性領域で1つ
の活性領域15を形成するのである。
Then, a certain bit line contact hole 14
And a capacitor contact hole 13 in a region (a) that is oblique to the bit line 11 and the word line 12 and is adjacent to one side of the bit line contact hole 14.
And the capacitor contact hole 13 'existing in the diagonal direction and adjacent to the other side of the bit line contact hole 14 on the other side (a), a region along a straight line connecting one active region. 15 is formed. That is, the bit line contact hole 14 is shared by two sets of memory cells, so that one active region 15 is formed in the active regions of the two sets of memory cells.

【0021】その際に、上記活性領域15とこの活性領
域15に隣接する各活性領域15',15',…とに含まれ
る互いに隣接するキャパシタコンタクト孔13同士は1
本のビット線11あるいは1本のワード線12を隔てて
存在するように、また、上記ワード線12の方向に互い
に隣接する活性領域15に含まれるビット線コンタクト
孔14同士は互いに1本のワード線12を隔てて存在す
るように、各キャパシタコンタクト孔13およびビット
線コンタクト孔14の上記配列規則を予め定めるのであ
る。その結果、各活性領域15,15,…は同じ方向で等
しい間隔に配列されることになり、各活性領域15,1
5,…の間に形成される素子分離領域16,16,…の幅
も等しくなる。
At this time, the capacitor contact holes 13 adjacent to each other included in the active region 15 and the active regions 15 ', 15', ...
Bit lines 11 or one word line 12 are spaced apart from each other, and the bit line contact holes 14 included in the active regions 15 adjacent to each other in the direction of the word line 12 have one word. The above-mentioned arrangement rule of the capacitor contact holes 13 and the bit line contact holes 14 is predetermined so that the lines 12 are separated from each other. As a result, the respective active regions 15, 15, ... Are arranged in the same direction and at equal intervals, so that the respective active regions 15,1.
The widths of the element isolation regions 16, 16, ... Formed between 5 ,.

【0022】図3は図1におけるA−A矢視断面図であ
る。図3において、読み出し時においては、ワード線が
選択されると、対応するトランジスタのゲート電極24
に電圧が印加されてそのトランジスタは“オン”とな
る。そして、対応する容量蓄積電荷領域25に蓄積され
ている電荷が、キャパシタコンタクト孔13,ソース/ド
レイン領域23,半導体基板26のチャンネル層,ソース
/ドレイン領域23およびビット線コンタクト孔14を
介して対応するビット線11に放出されて、そのビット
線11の電位が変化する。このビット線11の電位の変
化が上記センスアンプ17によって検出されて、容量蓄
積電荷領域25に蓄えられた情報が読み出されるのであ
る。尚、27は酸化膜、28はゲート酸化膜、29,3
3,35は層間絶縁膜、30はチャンネルストッパ領域
である。また、31はキャパシタ絶縁膜、32はキャパ
シタプレート電極、34は第1のアルミ配線、36は第
2のアルミ配線、37はパッシペーション膜である。
FIG. 3 is a sectional view taken along the line AA in FIG. In FIG. 3, when a word line is selected during reading, the gate electrode 24 of the corresponding transistor is selected.
When a voltage is applied to the transistor, the transistor turns on. The charges accumulated in the corresponding capacitance accumulated charge region 25 are transferred to the capacitor contact hole 13, the source / drain region 23, the channel layer of the semiconductor substrate 26, and the source.
It is emitted to the corresponding bit line 11 through the / drain region 23 and the bit line contact hole 14, and the potential of the bit line 11 changes. The change in the potential of the bit line 11 is detected by the sense amplifier 17, and the information stored in the capacitive charge region 25 is read. 27 is an oxide film, 28 is a gate oxide film, 29,3
Reference numerals 3 and 35 are interlayer insulating films, and 30 is a channel stopper region. Further, 31 is a capacitor insulating film, 32 is a capacitor plate electrode, 34 is a first aluminum wiring, 36 is a second aluminum wiring, and 37 is a passivation film.

【0023】その際に、図1に示すように、本実施例に
おけるDRAM半導体メモリセルアレイにおいては、あ
る活性化領域15と隣接する活性化領域15',15',…
との間における素子分離領域16の間隔がすべて等しい
ので、図3に示すように、各素子分離領域16,16,…
を素子分離溝21,21,…のみによって容易に形成する
ことができるのである。
At this time, as shown in FIG. 1, in the DRAM semiconductor memory cell array of this embodiment, an activation region 15 ', 15', ...
Since the intervals of the element isolation regions 16 between and are all the same, as shown in FIG. 3, the element isolation regions 16, 16, ...
Can be easily formed only by the element isolation grooves 21, 21, ....

【0024】また、その際に、上記素子分離溝21にお
ける部分(ハ)で示す溝エッジ部はT字型断面のT型素子
分離酸化膜22によって覆われている。したがって、上
記溝エッジ部における電界集中を緩和して、リーク電流
を低減するような構造になっているのである。
At this time, the groove edge portion indicated by the portion (c) in the element isolation groove 21 is covered with the T-type element isolation oxide film 22 having a T-shaped cross section. Therefore, the structure is such that the electric field concentration at the groove edge portion is relaxed and the leak current is reduced.

【0025】以下、上記構造のDRAM半導体メモリセ
ルアレイの素子分離領域16の製造方法について詳細に
述べる。 <第1工程例> 図4および図5は上記構造のDRAM半導体メモリセル
アレイの素子分離領域16の製造工程図である。以下、
図4および図5に従って、本工程例に係る上記素子分離
領域16の製造方法について順次説明する。
The method of manufacturing the element isolation region 16 of the DRAM semiconductor memory cell array having the above structure will be described in detail below. <First Process Example> FIGS. 4 and 5 are manufacturing process diagrams of the element isolation region 16 of the DRAM semiconductor memory cell array having the above structure. Less than,
A method of manufacturing the element isolation region 16 according to this process example will be sequentially described with reference to FIGS.

【0026】図4(a)に示すように、半導体基板(本実施
例においては、p型半導体基板)51上に膜厚10nm程
度の熱酸化膜52を形成した後、膜厚300nm程度の多
結晶シリコン層53および膜厚300nm程度の第1の化
学蒸着(CVD)酸化膜54を順次被着する。すなわち、
熱酸化膜5で上記第1の絶縁膜を構成し、多結晶シリコ
ン層53で上記導電体膜を構成し、第1のCVD酸化膜
54で上記第2の絶縁膜を構成するのである。
As shown in FIG. 4A, after a thermal oxide film 52 having a film thickness of about 10 nm is formed on a semiconductor substrate (p-type semiconductor substrate in this embodiment) 51, a multi-layer having a film thickness of about 300 nm is formed. A crystalline silicon layer 53 and a first chemical vapor deposition (CVD) oxide film 54 having a thickness of about 300 nm are sequentially deposited. That is,
The thermal oxide film 5 constitutes the first insulating film, the polycrystalline silicon layer 53 constitutes the conductor film, and the first CVD oxide film 54 constitutes the second insulating film.

【0027】次に、図4(b)に示すように、フォトエッ
チング工程によって、上記第1のCVD酸化膜54およ
び多結晶シリコン層53における素子分離領域16が形
成される箇所のみをエッチング除去した後、膜厚100
nm程度の第2のCVD酸化膜55を被着する。その際
に、上記素子分離領域16の形状を、活性領域のパター
ンが上述の条件を満たす図1に示すような形状になるよ
うにするのである。すなわち、第2のCVD酸化膜55
で上記第3の絶縁膜を構成するのである。 尚、本実施
例における素子分離領域の幅は0.3μmである。
Next, as shown in FIG. 4B, a photo-etching process is performed to remove only the portions where the element isolation regions 16 are formed in the first CVD oxide film 54 and the polycrystalline silicon layer 53. After that, the film thickness 100
A second CVD oxide film 55 of about nm is deposited. At this time, the element isolation region 16 is shaped such that the pattern of the active region satisfies the above-mentioned condition as shown in FIG. That is, the second CVD oxide film 55
Thus, the third insulating film is formed. The width of the element isolation region in this example is 0.3 μm.

【0028】次に、図4(c)に示すように、上記素子分
離溝21を形成する箇所における第2のCVD酸化膜5
5および熱酸化膜52を、半導体基板51の表面が露出
するまでエッチバックする。そうした後、上記多結晶シ
リコン層53および第1のCVD酸化膜54の側壁にの
み第2のCVD酸化膜55を残して、他の箇所の第2の
CVD酸化膜55を除去する。そして、残った第2のC
VD酸化膜55と第1のCVD酸化膜54とをマスクと
してシリコンエッチングを実施し、1.0μm〜1.5μm
程度の深さの素子分離溝21を形成する。
Next, as shown in FIG. 4 (c), the second CVD oxide film 5 at the location where the element isolation trench 21 is to be formed.
5 and the thermal oxide film 52 are etched back until the surface of the semiconductor substrate 51 is exposed. After that, the second CVD oxide film 55 is left only on the sidewalls of the polycrystalline silicon layer 53 and the first CVD oxide film 54, and the second CVD oxide film 55 at other portions is removed. And the remaining second C
Silicon etching is performed using the VD oxide film 55 and the first CVD oxide film 54 as a mask, and 1.0 μm to 1.5 μm
Element isolation trenches 21 having a depth of about a certain degree are formed.

【0029】次に、図5(d)に示すように、上記素子分
離溝21の表面に20nm程度の熱酸化膜56を形成した
後、斜めイオン注入によってB(ボロン)イオンを注入し
てチャンネルストッパ領域30を形成する。そうした
後、第1のCVD酸化膜54を除去し、多結晶シリコン
層53の表面に20nm程度の熱酸化膜を形成する。そし
て、第3のCVD酸化膜57を被着して素子分離溝21
を埋め込み、表面を平坦化する。すなわち、第3のCV
D酸化膜57で上記第4の絶縁膜を構成するのである。
その際に、上述のように、上記素子分離領域16の幅
は等しく形成されているので、素子分離溝21を第3の
CVD酸化膜57によって容易に埋め込むことができる
のである。
Next, as shown in FIG. 5D, a thermal oxide film 56 of about 20 nm is formed on the surface of the element isolation groove 21, and then B (boron) ions are implanted by oblique ion implantation to form a channel. The stopper region 30 is formed. After that, the first CVD oxide film 54 is removed, and a thermal oxide film of about 20 nm is formed on the surface of the polycrystalline silicon layer 53. Then, the third CVD oxide film 57 is deposited and the element isolation groove 21 is formed.
Are embedded to flatten the surface. That is, the third CV
The D oxide film 57 constitutes the fourth insulating film.
At this time, since the element isolation regions 16 are formed to have the same width as described above, the element isolation trenches 21 can be easily filled with the third CVD oxide film 57.

【0030】次に、図5(e)に示すように、上記多結晶
シリコン層53が露出するまで第3のCVD酸化膜57
をエッチバックして、T型素子分離酸化膜22を形成す
る。 このように、上記素子分離溝21内に半導体基板
51の表面のレベル以上まで第3のCVD酸化膜57を
充填してT型素子分離酸化膜22を形成することによっ
て、素子分離溝21の溝エッジ部がT型素子分離酸化膜
22で覆われる。その結果、溝エッジ部における電界集
中が緩和されてリーク電流が低減されるのである。最後
に、図5(f)に示すように、上記多結晶シリコン層53
および露出した熱酸化膜52を除去した後、膜厚10nm
程度のゲート酸化膜28を形成する。
Next, as shown in FIG. 5E, a third CVD oxide film 57 is formed until the polycrystalline silicon layer 53 is exposed.
Is etched back to form a T-type element isolation oxide film 22. In this way, the T-type element isolation oxide film 22 is formed by filling the element isolation groove 21 with the third CVD oxide film 57 up to the level of the surface of the semiconductor substrate 51 or above, thereby forming the trench of the element isolation groove 21. The edge portion is covered with the T-type element isolation oxide film 22. As a result, the electric field concentration at the groove edge portion is relaxed and the leak current is reduced. Finally, as shown in FIG. 5 (f), the polycrystalline silicon layer 53
And after removing the exposed thermal oxide film 52, the film thickness is 10 nm.
A gate oxide film 28 is formed to some extent.

【0031】このようにして、DRAM半導体メモリセ
ルアレイの素子分離領域16が形成される。以後、周知
の方法によって、図3に示すような構造の半導体メモリ
セルアレイが形成されるのである。
In this way, the element isolation region 16 of the DRAM semiconductor memory cell array is formed. After that, a semiconductor memory cell array having a structure as shown in FIG. 3 is formed by a known method.

【0032】<第2工程例> 図6は上記構造のDRAM半導体メモリセルアレイの素
子分離領域16の第1工程例とは異なる他の製造工程図
である。以下、図6に従って、本工程例に係る上記素子
分離領域16の製造方法について順次説明する。上記第
1工程例における図4(a)〜図5(d)に示す工程を経た
後、多結晶シリコン層53に対して選択比の無いエッチ
ング条件で第3のCVD酸化膜57をエッチバックす
る。
<Second Process Example> FIG. 6 is another manufacturing process diagram different from the first process example of the element isolation region 16 of the DRAM semiconductor memory cell array having the above structure. Hereinafter, the method of manufacturing the element isolation region 16 according to this process example will be sequentially described with reference to FIG. After the steps shown in FIGS. 4A to 5D in the above-mentioned first step example, the third CVD oxide film 57 is etched back under the etching condition having no selection ratio with respect to the polycrystalline silicon layer 53. .

【0033】次に、図6(a)に示すように、膜厚150n
m程度のタングステンシリサイド膜61およびCVD酸
化膜62を順次被着する。次に、フォトレジスト工程に
よって、CVD酸化膜62上に、ワード線パターン状に
フォトレジスト層63をパターンニングする。
Next, as shown in FIG. 6A, a film thickness of 150 n
A tungsten silicide film 61 and a CVD oxide film 62 of about m are sequentially deposited. Then, a photoresist layer 63 is patterned on the CVD oxide film 62 in a word line pattern by a photoresist process.

【0034】次に、上記フォトレジスト層63をマスク
として、CVD酸化膜62,タングステンシリサイド膜
61,多結晶シリコン層53を順次エッチングする。こ
うして、図6(b)に示すように、T型素子分離酸化膜2
2が埋め込まれた素子分離溝21から成る素子分離領域
16間で囲まれた活性領域15内に、多結晶シリコン層
53から成るゲート電極24とこのゲート電極24に接
続するタングステンシリサイド膜61から成るワード線
12を形成する。
Next, using the photoresist layer 63 as a mask, the CVD oxide film 62, the tungsten silicide film 61, and the polycrystalline silicon layer 53 are sequentially etched. Thus, as shown in FIG. 6B, the T-type element isolation oxide film 2 is formed.
In the active region 15 surrounded by the element isolation regions 16 formed of the element isolation trenches 21 in which 2 is embedded, the gate electrode 24 formed of the polycrystalline silicon layer 53 and the tungsten silicide film 61 connected to the gate electrode 24 are formed. The word line 12 is formed.

【0035】次に、周知の方法で、ゲート電極24およ
びワード線12の周囲に酸化膜27を形成した後に、ソ
ース/ドレイン領域23を形成する。その後、上記酸化
膜27によって挟まれているソース/ドレイン領域23
の表面に、キャパシタコンタクトあるいはビット線コン
タクト用のコンタクトプラグ64を形成する。
Next, a source / drain region 23 is formed after forming an oxide film 27 around the gate electrode 24 and the word line 12 by a known method. After that, the source / drain regions 23 sandwiched by the oxide film 27 are formed.
A contact plug 64 for a capacitor contact or a bit line contact is formed on the surface of the.

【0036】以後、既知の方法で、図3に示すような構
造の半導体メモリセルアレイが形成されるのである。つ
まり、第2工程例においては、上記多結晶シリコン層5
3を利用してトランジスタのゲート電極24を形成し、
上記熱酸化膜52を利用してゲート酸化膜28を形成す
るのである。そうすることによって、上記素子分離領域
16を製造する際にゲート電極24およびゲート酸化膜
28を形成できるので、以後の半導体メモリセルアレイ
の形成が容易になるのである。
Thereafter, the semiconductor memory cell array having the structure shown in FIG. 3 is formed by a known method. That is, in the second process example, the polycrystalline silicon layer 5 is
3 is used to form the gate electrode 24 of the transistor,
The gate oxide film 28 is formed by using the thermal oxide film 52. By doing so, since the gate electrode 24 and the gate oxide film 28 can be formed when the element isolation region 16 is manufactured, the subsequent formation of the semiconductor memory cell array is facilitated.

【0037】このように、本実施例におけるDRAM半
導体メモリセルアレイにおいては、上記ビット線11お
よびワード線12に対して斜めの方向に一直線に連なる
互いに隣接したキャパシタコンタクト孔13−ビット線
コンタクト孔14−キャパシタコンタクト孔13を含む
領域で活性領域15を形成する。そして、各活性領域1
5,15,…に含まれるキャパシタコンタクト孔13のう
ち互いに隣接するキャパシタコンタクト孔13同士が1
本のビット線11あるいは1本のワード線12を隔てて
存在すると共に、ワード線12の方向に互いに隣接する
活性領域15に含まれるビット線コンタクト孔14同士
は1本のワード線12を隔てて存在するように、上記キ
ャパシタコンタクト孔13,13,…の配列規則およびビ
ット線コンタクト孔14,14,…の配列規則を定めてい
る。その結果、各活性領域15の間に形成される素子分
離領域16は等しい幅を有することになる。したがっ
て、上記素子分離領域16を形成する素子分離溝21内
に素子分離酸化膜22を容易に埋め込むことができ、溝
型素子間分離を容易に可能にするのである。
As described above, in the DRAM semiconductor memory cell array according to the present embodiment, the capacitor contact holes 13-bit line contact holes 14-which are adjacent to each other and which are linearly connected to the bit line 11 and the word line 12 in a diagonal direction. An active region 15 is formed in a region including the capacitor contact hole 13. And each active region 1
Of the capacitor contact holes 13 included in 5, 15, ...
Bit lines 11 or one word line 12 are separated from each other, and bit line contact holes 14 included in the active regions 15 adjacent to each other in the direction of the word line 12 are separated from each other by one word line 12. The arrangement rule of the capacitor contact holes 13, 13, ... And the arrangement rule of the bit line contact holes 14, 14 ,. As a result, the element isolation regions 16 formed between the active regions 15 have the same width. Therefore, the element isolation oxide film 22 can be easily embedded in the element isolation trench 21 forming the element isolation region 16, and the trench type element isolation can be easily performed.

【0038】また、上記DRAM半導体メモリセルアレ
イを製造する際には、半導体基板51上に熱酸化膜52
を介して多結晶シリコン層53を積層し、上記半導体基
板51にはエッチングによって素子分離溝21を形成す
る。一方、多結晶シリコン層53には、上記素子分離溝
21に連通するその素子分離溝21より広い溝を形成す
る。そして、第3のCVD酸化膜57を被着して、多結
晶シリコン層53の溝および上記素子分離溝21に第3
のCVD酸化膜57を埋め込んでT型素子分離酸化膜2
2を形成している。その結果、上記素子分離溝21の溝
エッジ部がT型素子分離酸化膜22で覆われて、溝エッ
ジ部での電界集中が緩和されることなる。したがって、
上記溝エッジ部での電流リークが低減されるのである。
When manufacturing the DRAM semiconductor memory cell array, the thermal oxide film 52 is formed on the semiconductor substrate 51.
A polycrystalline silicon layer 53 is laminated on the semiconductor substrate 51, and an element isolation groove 21 is formed in the semiconductor substrate 51 by etching. On the other hand, in the polycrystalline silicon layer 53, a groove communicating with the element isolation groove 21 and wider than the element isolation groove 21 is formed. Then, a third CVD oxide film 57 is deposited, and a third CVD oxide film 57 is deposited on the trench of the polycrystalline silicon layer 53 and the element isolation trench 21.
Of the T-type element isolation oxide film 2 by burying the CVD oxide film 57 of
Forming 2. As a result, the groove edge portion of the element isolation groove 21 is covered with the T-type element isolation oxide film 22, and the electric field concentration at the groove edge portion is alleviated. Therefore,
Current leakage at the groove edge is reduced.

【0039】この発明に係るDRAM半導体メモリセル
アレイの断面構造は、図3に示す断面構造に限定される
ものではない。要は、素子分離溝21内を埋める絶縁膜
の断面形状が、上記素子分離溝21の溝エッジ部をも覆
うような形状になっていればよいのである。また、この
発明に係るDRAM半導体メモリセルアレイの活性領域
の形状は、図1に示す形状に限定されるものではない。
要は、同一方向に配列されて、上述の条件を満たしてそ
の間隔が同一になるような形状であればよいのである。
The sectional structure of the DRAM semiconductor memory cell array according to the present invention is not limited to the sectional structure shown in FIG. The point is that the cross-sectional shape of the insulating film filling the inside of the element isolation trench 21 should be such that it also covers the groove edge portion of the element isolation trench 21. The shape of the active region of the DRAM semiconductor memory cell array according to the present invention is not limited to the shape shown in FIG.
The point is that the shapes should be such that they are arranged in the same direction and satisfy the above-mentioned conditions and have the same intervals.

【0040】[0040]

【発明の効果】以上より明らかなように、第1の発明の
半導体DRAM素子は、1つのビット線コンタクト孔の
両側に隣接する2つのキャパシタコンタクト孔を一直線
に結ぶ線分に沿った領域で、上記ビット線およびワード
線の方向に対して斜めの活性領域を形成し、各活性領域
に含まれるキャパシタコンタクト孔のうち互いに隣接す
るキャパシタコンタクト孔同士は1本のビット線あるい
は1本のワード線を隔てて存在すると共に、上記ワード
線の方向に互いに隣接する活性領域に含まれるビット線
コンタクト孔同士は互いに1本のワード線を隔てて存在
するように成し、上記各活性領域間を分離する素子分離
領域は同一幅を有する溝型素子分離構造のみによって構
成したので、上記素子分離領域を溝型の素子間分離によ
って形成する際に、素子分離溝内を絶縁膜によって容易
に埋め込むことができる。すなわち、この発明によれ
ば、溝型素子間分離を容易に可能にするのである。尚、
ここで記述する同一幅を有する溝型素子分離構造とは設
計上同一であるという意味であって、製造バラツキによ
って寸法幅が若干異なっても同一と見なすという意味で
ある。
As is apparent from the above, the semiconductor DRAM device according to the first aspect of the present invention includes a region along a line segment that straightly connects two capacitor contact holes adjacent to both sides of one bit line contact hole. Active regions that are oblique to the directions of the bit lines and the word lines are formed, and capacitor contact holes that are adjacent to each other among the capacitor contact holes that are included in the respective active regions form one bit line or one word line. The bit line contact holes included in the active regions that are separated from each other and are adjacent to each other in the direction of the word lines are separated from each other by one word line, and the active regions are separated from each other. Since the element isolation region is constituted only by the groove type element isolation structure having the same width, when the element isolation region is formed by the groove type element isolation, The isolation trench may be filled easily by the insulating film. That is, according to the present invention, it is possible to easily separate the groove type elements from each other. still,
The groove-type element isolation structure having the same width described here is
It means that the accounting is the same, and due to manufacturing variations.
In the sense that it is considered the same even if the dimension width is slightly different
is there.

【0041】また、第2の発明の半導体DRAM素子
は、上記溝型素子分離構造を、少なくとも、上記半導体
基板に刻まれた素子分離溝とこの素子分離溝内に上記半
導体基板の表面のレベル以上まで充填される絶縁膜とを
含んで構成したので、上記素子分離溝のエッジ部は上記
絶縁膜によって覆われることになる。したがって、上記
エッジ部における電流集中を緩和して、電流リークの発
生を低減できる。
According to a second aspect of the semiconductor DRAM device of the present invention, the groove-type element isolation structure is formed by at least an element isolation groove carved in the semiconductor substrate and a level of the surface of the semiconductor substrate in the element isolation groove. Since the insulating film is filled up with the insulating film, the edge portion of the element isolation groove is covered with the insulating film. Therefore, to alleviate the current concentration at the edge portion, Ru can reduce the occurrence of current leakage.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の半導体DRAM素子における活性領
域の配置例を示す平面図である。
FIG. 1 is a plan view showing an arrangement example of active regions in a semiconductor DRAM device of the present invention.

【図2】図1に示す活性領域およびビット線とセンスア
ンプとの接続関係を示す模式図である。
FIG. 2 is a schematic diagram showing a connection relationship between a sense amplifier and the active region and bit line shown in FIG.

【図3】図1におけるA−A矢視断面図である。3 is a cross-sectional view taken along the line AA in FIG.

【図4】この発明に係るDRAM半導体メモリセルアレ
イの素子分離領域の製造工程図である。
FIG. 4 is a manufacturing process diagram of an element isolation region of a DRAM semiconductor memory cell array according to the present invention.

【図5】図4に続く製造工程図である。FIG. 5 is a manufacturing process diagram following FIG. 4;

【図6】この発明に係るDRAM半導体メモリセルアレ
イの素子分離領域の他の製造工程図である。
FIG. 6 is another manufacturing process diagram of the element isolation region of the DRAM semiconductor memory cell array according to the present invention.

【図7】従来のDRAM半導体メモリセルアレイにおけ
る活性領域の配置例を示す図である。
FIG. 7 is a diagram showing an arrangement example of active regions in a conventional DRAM semiconductor memory cell array.

【図8】従来のDRAM半導体メモリセルアレイにおけ
る素子分離領域の構造を示す断面図である。
FIG. 8 is a sectional view showing a structure of an element isolation region in a conventional DRAM semiconductor memory cell array.

【図9】図8とは異なる他の素子分離領域の構造を示す
断面図である。
9 is a cross-sectional view showing the structure of another element isolation region different from that in FIG.

【符号の説明】[Explanation of symbols]

11…ビット線、 12…ワード
線、13…キャパシタコンタクト孔、 14…ビッ
ト線コンタクト孔、15…活性領域、
16…素子分離領域、17…センスアンプ、
21…素子分離溝、22…T型素子分離酸化
膜、 23…ソース/ドレイン領域、24…ゲ
ート電極、 25…容量蓄積電荷領
域、28…ゲート酸化膜、 51…半導
体基板、52…熱酸化膜、 53…
多結晶シリコン層、57…第3のCVD酸化膜、
61…タングステンシリサイド膜、64…コンタク
トプラグ。
11 ... Bit line, 12 ... Word line, 13 ... Capacitor contact hole, 14 ... Bit line contact hole, 15 ... Active region,
16 ... Element isolation region, 17 ... Sense amplifier,
21 ... Element isolation trench, 22 ... T type element isolation oxide film, 23 ... Source / drain region, 24 ... Gate electrode, 25 ... Capacitance accumulated charge region, 28 ... Gate oxide film, 51 ... Semiconductor substrate, 52 ... Thermal oxide film , 53 ...
Polycrystalline silicon layer, 57 ... Third CVD oxide film,
61 ... Tungsten silicide film, 64 ... Contact plug.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板の表面に形成された1つのト
ランジスタとビット線上まで延在する1つのキャパシタ
を有する半導体メモリセルにおける上記トランジスタの
2つのソース/ドレイン領域のうちの一方がビット線コ
ンタクト孔を介して上記ビット線に接続され、他方がキ
ャパシタコンタクト孔を介して上記キャパシタに接続さ
れると共に、1本のビット線コンタクト孔を2つの半導
体メモリセルで共有して成る半導体DRAM素子におい
て、 上記キャパシタコンタクト孔を、一方向に平行に配列さ
れた複数のビット線と上記一方向に対して垂直方向に平
行に配列された複数のワード線とによって囲まれた領域
に形成し、 上記ビット線コンタクト孔を、上記複数のビット線と上
記複数のワード線の間隙との交差領域に形成し、 1つのビット線コンタクト孔とこのビット線コンタクト
孔の両側に隣接する2つのキャパシタコンタクト孔とを
一直線に結ぶ線分に沿った領域で、上記線分の方向が上
記ビット線およびワード線の方向に対して斜めの方向で
ある1つの活性領域を形成し、 各活性領域に含まれているキャパシタコンタクト孔のう
ち互いに隣接するキャパシタコンタクト孔同士は1本の
ビット線あるいは1本のワード線を隔てて存在すると共
に、上記ワード線の方向に互いに隣接する活性領域に含
まれているビット線コンタクト孔同士は互いに1本のワ
ード線を隔てて存在するように成し、 上記活性領域間を分離する素子分離領域は、互いに隣接
する上記キャパシタコンタクト孔の近傍の活性領域部分
の間の上記素子分離領域の部分の幅と、互いに隣接する
ビット線コンタクト孔の近傍の活性領域部分の間の上記
素子分離領域の部分の幅とを同一にすることによって、
上記2つのキャパシタコンタクト孔を結ぶ上記線分に直
交する方向への上記活性領域の部分の幅を大きくした
型素子分離構造のみによって構成されていることを特徴
とする半導体DRAM素子。
1. In a semiconductor memory cell having one transistor formed on the surface of a semiconductor substrate and one capacitor extending onto a bit line, one of two source / drain regions of the transistor is a bit line contact hole. A semiconductor DRAM device in which one bit line contact hole is shared by two semiconductor memory cells, and the other is connected to the bit line via the Forming a capacitor contact hole in a region surrounded by a plurality of bit lines arranged in parallel to one direction and a plurality of word lines arranged in parallel to a direction perpendicular to the one direction; A hole is formed in an intersection region between the plurality of bit lines and the plurality of word lines, and one via is formed. Of the bit line contact hole and two capacitor contact holes adjacent to both sides of the bit line contact hole along a straight line segment, and the direction of the line segment is relative to the direction of the bit line and the word line. One active region is formed in a diagonal direction, and among the capacitor contact holes included in each active region, adjacent capacitor contact holes are separated by one bit line or one word line. together, form as present at a bit line contact hole between each other one word line included in the active region adjacent to each other in the direction of the word line, element separation between upper Kikatsu region Separation areas are adjacent to each other
Active area near the capacitor contact hole
The width of the above-mentioned element isolation region between
Between the active region near the bit line contact hole
By making the width of the element isolation region the same,
Directly connect to the line segment connecting the two capacitor contact holes.
A semiconductor DRAM device characterized in that it is constituted only by a groove-type device isolation structure in which the width of the active region portion in the intersecting direction is increased .
【請求項2】 請求項1に記載の半導体DRAM素子に
おいて、 上記溝型素子分離構造は、少なくとも、上記半導体基板
に刻まれた素子分離溝とこの素子分離溝内に上記半導体
基板の表面のレベル以上まで充填されて上記素子分離溝
のエッジ部を覆う絶縁膜とを含んで構成されていること
を特徴とする半導体DRAM素子。
2. The semiconductor DRAM device according to claim 1, wherein the groove type element isolation structure has at least an element isolation groove carved in the semiconductor substrate and a level of a surface of the semiconductor substrate in the element isolation groove. A semiconductor DRAM device comprising an insulating film filled up to the above and covering an edge portion of the device isolation trench.
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