JPH04245562A - フーリエ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は離散フーリエ変換を高速
に行う高速フーリエ変換装置に関する。高速フーリエ変
換装置には、フーリエ変換の対象のＮ個のデータを多点
並列に入力し変換する方法と、基数２フーリエ変換パイ
プライン（基数２ＦＦＴパイプライン）により変換を行
う方法がある。

【０００２】前者はフーリエ変換点数（ＦＦＴ点数）が
大きくなると並列に入力する並列度も高くなり多数のハ
ードウェアが必要になる。またそのようなハードウェア
を用意しておいても、入力データによっては速い変換を
必要としない場合もあり、並列度の高いフーリエ変換回
路（ＦＦＴ）を用意しておくことはハードウェアの無駄
となる場合がある。

【０００３】また後者はハードウェア量は前者より少な
いが並列度が低いためデータの入力速度が速い場合には
十分対応しきれない場合がある。本発明は、ＦＦＴ点数
と、必要とする処理速度に応じて、ハードウェアに無駄
を生じないように柔軟に並列度を定めることのできる高
速フーリエ変換装置を提供することを目的とする。

【０００４】

【従来の技術】図４は従来の多点並列に入力したデータ
をフーリエ変換する場合の構成を示す。　　図はＦＦＴ
点数Ｎ＝ｍ×ｎ（但しｍ，ｎは正整数）をｍ点づつ並列
に入力して変換する場合の構成を示す。Ｎ個のデータに
ついてフーリエ変換する場合，先ずＮ＝ｍ×ｎ（ｍ，ｎ
は正整数）のｍ点についてｍ点フーリエ変換を行う。次
に、得られたｍ個のデータについて捻り係数を乗算する
。以上の処理をｎ回行い、得られたＮ点のデータを並べ
変える。そして、そのＮ点のデータについて、ｍ＝ｎ×
ｋ（ｎ，ｋは正整数）としてｎ個づつのデータをｋ個並
列のｎ点ＦＦＴにおいて変換する。その処理をｎ回行う
ことにより，Ｎ個のフーリエ変換結果を得る。

【０００５】図において、３１はデータの並び変え回路
であって、時系列データを並列に並び変える回路である
。３２はｍ点のデータを並列に入力して、ｍ点を高速フ
ーリエ変換するｍ点ＦＦＴ回路である。３３はｍ点のＦ
ＦＴの出力に捻り係数乗算を行う捻り係数乗算部、３４
はｍ点フーリエ変換をｎ回行ったＮ個の結果のデータ並
び変え回路、３５〜３６はｎ点フーリエ変換回路（ｎ点
ＦＦＴ回路）である。時系列の直列データ（Ｎ＝ｍ×ｎ
）はデータ並び変え回路３１において並列データに並び
変えられ、ｍ点づつ並列にｍ点ＦＦＴ回路３２に入力さ
れる。

【０００６】ｍ点ＦＦＴ回路３２により得られたデータ
は捻り係数乗算部３３において係数を乗算する。ｍ個づ
つの並列データをｍ点ＦＦＴによりｎ回行うことにより
得られたＮ個のデータはデータ並び変え回路３４におい
てデータの並び変えを行って、ｋ個のｎ点ＦＦＴ回路３
５〜３６に入力され、フーリエ変換する。その処理をｎ
回行うことによりＮ個の変換結果を得る。

【０００７】入力点数がｍ＝２ｓ　で表される場合には
基数２のフーリエ変換をｓ回くり返すことにより変換結
果を得ることができる。図５〜図１３により１６点を処
理する場合の基数２ＦＦＴパイプラインを説明する。図
５は、基数２ＦＦＴパイプラインにおいて使用するバタ
フライ回路を示す。図のバタフライ回路３８の動作は２
つの入力ＡとＢに対して出力としてＡ＋ＷＳ　×ＢとＡ
−ＷＳ　×Ｂを得るものである（但しＷ＝ｅｘｐ（−２
π×ｊ／Ｎ），ｓは整数）。

【０００８】図６は１６点基数２のＦＦＴパイプライン
における処理の流れを示す。図において、４０〜４１は
それぞれ１６点の入力データを８点ずつ格納するレジス
タである（ＳＲ１Ａ，ＳＲ１Ｂについては後述する）。 ５０はバタフライ回路（ＢＵＴ１）であって、Ｗ＝ｅｘ
ｐ（−２πｊ／１６），ｓ＝０であるものである。

【０００９】４２〜４３はバタフライ回路５０で変換さ
れたデータを格納するレジスタである（ＳＲ２Ａ，ＳＲ
２Ｂについては後述する）。図の意味は次の通りである
。１６点の入力データはレジスタ４０，４１に入力され
る。そしてレジスタ４０と４１の点０と点８のデータが
バタフライ回路５０に入力され、和がレジスタ４２の点
０に格納される。また差のデータはレジスタ４３の点０
に格納される。それぞれの処理を１Ｃ０、１Ｄ０で表わ
す。

【００１０】同様に、レジスタ４０の点１とレジスタ４
１の点９についてバタフライ回路５０において演算処理
し、和をレジスタ４２の点１に格納し、差をレジスタ４
３の点１に格納する。それぞれの処理を１Ｃ１，１Ｄ１
とする。同様の処理をレジスタ０の点２〜７，レジスタ
４１の点１０〜１５について行いレジスタ４２の点２〜
７，レジスタ４３の点２〜７に格納する。それぞれの処
理を１Ｃ２〜１Ｃ７，１Ｄ２〜１Ｄ７とする。

【００１１】図７は図６における処理に続く部分を示す
。図において４２，４３はレジスタであって、図６にお
けるレジスタ４２，４３を示す。４４，４５はレジスタ
でレジスタ４２と４３の各点のデータをバタフライ回路
で演算した結果を格納するものである（ＳＲ３Ａ，ＳＲ
３Ｂについては後述）。５１はバタフライ回路である（
Ｗ＝ｅｘｐ（−２πｊ／１６），ｓ＝０もしくは４）。 レジスタ４２の点０のデータと，レジスタ４２の点４の
データにＷ０　を掛けた値の和と差を取り、和をレジス
タ４４の点０に格納し、差をレジスタ４４の点４に格納
する。同様の処理をレジスタ４２の点１〜３，レジスタ
４２の点５〜６について行い、和をレジスタ４４の点１
〜３，差をレジスタ４４の点５〜７に格納する。それぞ
れの和についての処理を２Ｃ０〜２Ｃ３，差についての
処理を２Ｄ０〜２Ｄ３とする。

【００１２】レジスタ４３の各点についての処理では、
バタフライ回路５１において点０〜３のデータと，レジ
スタ４３の点４〜７のデータにはＷ４　を掛けた値につ
いて和と差を取ることにより行い、演算結果の和をレジ
スタ４５の点０〜３に格納し、差を点４〜７に格納する
。 各処理において和の処理を２Ｃ４〜２Ｃ７，差の処理を
２Ｄ４〜２Ｄ７とする。

【００１３】図８は図７の結果に続く処理を表わす。４
４，４５は図７におけるレジスタ４４と４５を示す。４
６、４７はレジスタ４４と４５の格納データをバタフラ
イ回路で演算処理した結果を格納するレジスタである（
ＳＲ４Ａ，ＳＲ４Ｂについては後述）。５２はバタフラ
イ回路である。レジスタ４４の点０のデータと，レジス
タ４４の点２のデータにＷ０　を掛けた値の和と差をレ
ジスタ４６の点０と点２に格納する。同様にレジスタ４
４の点１のデータと，レジスタ４４の点３にＷ０　を掛
けた値をバタフライ回路５２において和と差を取りレジ
スタ４６の点１と点３に格納する。それぞれの処理を３
Ｃ０〜３Ｃ１，３Ｄ０〜３Ｄ１とする。

【００１４】レジスタ４４の点４〜点７においては、点
６〜７にＷ４　を掛けてバタフライ回路５２に置いて同
様の処理を行い和および差の演算結果をレジスタ４６の
点４〜７に格納する。それぞれの処理を３Ｃ２〜３Ｃ３
，３Ｄ２〜３Ｄ３とする。レジスタ４５の点０〜点３の
処理においては、点２〜３にＷ２　を掛け、バタフライ
回路５２に置いて同様の処理を行い和および差の演算結
果をレジスタ４７の点０〜３に格納する。それぞれの処
理を３Ｃ４〜３Ｃ５，３Ｄ４〜３Ｄ５とする。レジスタ
４５の点４〜点７においては、点６〜７のデータの値に
Ｗ６　を掛け、バタフライ回路５２に置いて同様の処理
を行い和および差の演算結果をレジスタ４７の点４〜７
に格納する。それぞれの処理を３Ｃ６〜３Ｃ７，３Ｄ６
〜３Ｄ７とする。

【００１５】図９は図８における処理の続きを示す。図
において、４８、４９はレジスタであって、図８におけ
るレジスタ４６と４７を示す（ＳＲ４Ａ，ＳＲ４Ｂにつ
いては後述する）。５０，５１はバタフライ回路におけ
る演算結果を格納するレシスタである。５３はバタフラ
イ回路である。レジスタ４８の点０のデータと，点１の
データにＷ０　を掛けた値の和と差をバタフライ回路に
より演算し、結果をそれぞれレジスタ５０の点０と点１
に格納する。その結果、レジスタ５０の点０にはフーリ
エ変換した結果のＸ（ｎ）がｎ＝０に対応する結果が得
られる。同様に、点１にはｎ＝８に対応する結果が得ら
れる。

【００１６】レジスタ４８，４９の他の点についても、
それぞれの処理において定められている図示のｓについ
てのＷｓ　を掛け、バタフライ回路５３において和およ
び差を取り、レジスタ５０に格納する。レジスタ５０に
おける各点に各ｎに対応するフーリエ変換結果Ｘ（ｎ）
が得られる。

【００１７】図１０〜図１１に、１６点基数２ＦＦＴパ
イプラインの装置構成を示す。図１０において、８０１
は直列ビットの入力データ、８０１’はそれぞれ１６点
の入力データをレジスタＳＲ１ＡとレジスタＳＲ１Ｂに
振り分けるデマルチプレクサ（ＤＭＸ）である。８０２
，８０３はそれぞれ１６点のデータの上位半分と下位半
分を格納するレジスタ（ＳＲ１Ａ）、８０４，８０５は
それぞれ１６点のデータの上位半分と下位半分のデータ
を格納するレジスタ（ＳＲ１Ｂ）である。レジスタＳＲ
１ＡとＳＲ１Ｂにはそれぞれ格納サイクル毎に交互に１
６個のデータが格納される。

【００１８】８０６はバタフライ回路（ＢＵＴ１）に入
力するデータをレジスタＳＲ１ＡもしくはＳＲ１Ｂから
のデータに切り換えるスイッチ（ＳＷ）である。８０７
，８０８はマルチプレクサ（ＭＰＸ）であって、それぞ
れバタフライ回路に入力するデータをレジスタＳＲ１Ａ
もしくはＳＲ１Ｂからのデータに切り換えるものである
。８０９はバタフライ回路　　（ＢＵＴ１）であって、
入力Ａのデータと，入力Ｂに捻り係数Ｗ０　を掛けたデ
ータについて和と差を取る回路である。８１０は入力デ
ータに乗算する捻り係数である。

【００１９】８１１はバタフライ回路８０９の差の演算
結果を格納するレジスタ（ＳＲ２Ｂ）である。８１２は
選択するデータを切り換えるための切り換えスイッチ、
８１３，８１４は切り換えスイッチのマルチプレクサ（
ＭＰＸ）である。８１５はＭＰＸ８１３が選択した側の
データを格納するレジスタ（ＳＲ２Ａ），８１６はバタ
フライ回路（ＢＵＴ２）であって、レジスタＳＲ２Ａの
データとマルチプレクサ８１４の選択するデータ（入力
Ｂ）を入力し、入力Ｂに捻り係数（Ｗ０　，Ｗ４　）を
掛け、入力ＡとＢの和と差の演算を行うものである。８
１７は入力Ｂの乗捻係数（Ｗ０　，Ｗ４　）を定めるも
のであって、例えば、パイプラインの処理クロックサイ
クルにおける４サイクルについてはＷ０　を掛け、続く
４サイクルにおいてはＷ４　を掛けるように循環するも
のである。

【００２０】図１１において、９０１はレジスタ（ＳＲ
３Ｂ）、９０２はデータを選択する切り換えスイッチ（
ＳＷ）、９０３，９０４はデータを選択するマルチプレ
クサ（ＭＰＸ）である。９０５はシフトレジスタ（ＳＲ
３Ａ）、９０６は入力Ａのデータと，　入力Ｂに捻り係
数を掛けたデータについて和と差をとるバタフライ回路
である。９０６’は入力Ｂの捻り係数（Ｗ０　，Ｗ４　
，Ｗ２　，Ｗ６　）を定めるものであって、パイプライ
ンのクロックに従って上記の順番に循環するものである
。

【００２１】９０７はシフトレジスタ（ＳＲ４Ａ）であ
る。９０８はデータを選択する切り換えスイッチ（ＳＷ
）、９０９，９１０はデータを選択するマチプレクサ（
ＭＰＸ）である。９１１はシフトレジスタ（ＳＲ４Ｂ）
、９１２は入力Ａのデータと，　と入力Ｂに捻り係数を
掛けた結果について和と差をとるバタフライ回路である
。９１３は入力Ｂの捻り係数（Ｗ０　，Ｗ４　，Ｗ２　
，Ｗ６　，Ｗ１　，Ｗ５　，Ｗ３　，Ｗ７　）を定める
ものであって、パイプラインのクロックに従って上記の
順番に循環するものである。

【００２２】図１２と図１３により図１０と図１１の２
点基数ＦＦＴパイプラインの動作を説明する。図１２は
パイプラインにおける第１サイクル、図１３は第２サイ
クルを示す。

【００２３】図１２と図１３において、ＳＲ１ＡＷ、Ｓ
Ｒ２ＡＷ、ＳＲ３ＡＷはそれぞれレジスタＳＲ１Ａ，Ｓ
Ｒ２Ａ，ＳＲ３Ａの書き込みを表わす。ＳＲ１ＢＷ，Ｓ
Ｒ２ＢＷ、ＳＲ３ＢＷはそれぞれＳＲ１Ｂ，ＳＲ２Ｂ，
ＳＲ３Ｂの書き込みを表わす。ＳＲ１ＡＲ、ＳＲ２ＡＲ
、ＳＲ３ＡＲはそれぞれレジスタＳＲ１Ａ，ＳＲ２Ａ，
ＳＲ３Ａの読み出しを表わす。ＳＲ１ＢＲ，ＳＲ２ＢＲ
、ＳＲ３ＢＲはそれぞれＳＲ１Ｂ，ＳＲ２Ｂ，ＳＲ３Ｂ
の読み出しを表わす。

【００２４】ＢＵＴ１ｏｕｔ，ＢＵＴ２ｏｕｔ，ＢＵＴ
３ｏｕｔはそれぞれバタフライ回路ＢＵＴ１，ＢＵＴ２
，ＢＵＴ３の出力を表わす。第１サイクル（１ｓｔ）に
おけるクロックサイクル１〜２において、ＳＲ１Ｂは０
番目（０点データ）と８番目（８点データ）を読み出す
（それぞれ前の処理サイクルおいてＳＲ１Ｂに格納され
ている）。そしてそれぞれのデータをバタフライ回路（
ＢＵＴ１）に入力しクロックサイクル３〜４において演
算（１Ｃ０，１Ｄ０）を行いクロックサイクル４〜５に
おいて結果をＳＲ２Ａ，ＳＲ２Ｂに格納する。同様の処
理をクロックＣまで行い、各演算結果をＳＲ２Ａ，ＳＲ
２Ｂに各データを格納する。

【００２５】第１サイクルにおけるクロックＤ，Ｅにお
いて、ＳＲ２Ａに格納された処理１Ｃ０におけるデータ
とＢＵＴ１により出力される処理１Ｃ４のデータはそれ
ぞれＢＵＴ２（８１６）に入力される（１Ｃ４のデータ
はマルチプレクサ８１４を介してＢＵＴ２の端子Ｂに入
力され、ＳＲ２ＡのデータはＢＵＴ２入力端子Ａに入力
される）。そして、第１サイクルのクロックＦ〜第２サ
イクルのクロック０において処理２Ｃ０，２Ｄ０がなさ
れ、第２サイクルのクロック１〜２においてそれぞれレ
ジスタＳＲ３Ａ，ＳＲ３Ｂに格納される。

【００２６】第１サイクルのクロックＤ〜ＥにおいてＳ
Ｒ２Ｂに書き込まれたデータはＳＲ２Ａに転送され、第
２サイクルのクロック５〜６においてＳＲ２Ａに格納さ
れたデータ（１Ｄ０）がＢＵＴ２の入力Ａに入力され、
同時にＳＲ２Ｂのデータ（１Ｄ４）がＢＵＴ２に入力さ
れる。そして、第２サイクルのクロック５，６において
読み出されクロック７，８において演算処理され、結果
がクロック９〜ＡにおいてＳＲ３ＡとＳＲ３Ｂに格納さ
れる。同様の処理が各クロックサイクルにおいて順次行
われ、最終演算結果がＢＵＴ４より出力される。

【００２７】

【発明が解決しようとする課題】前述したように、大き
い並列度のハードウェアを構成することは、処理速度は
速くできるが、多量のハードウェアを必要とし、またデ
ータの入力速度が速い場合には基数２ＦＦＴパイプライ
ンでは十分対応しきれない場合が生じることがある。本
発明は、ＦＦＴ点数と必要とする処理速度に応じて、ハ
ードウェアに無駄が生じないように必要とする並列度を
柔軟に定めることのできる高速フーリエ変換装置を提供
することを目的とする。

【００２８】

【課題を解決するための手段】本発明は、フーリエ変換
すべき入力データが最初に入力される前段部に基数２Ｆ
ＦＴパイプラインを複数並列配置して並列処理し、後段
部に，前段部において並列配置した基数２ＦＦＴパイプ
ラインの数に等しい点数の並列ＦＦＴを２個配置し、比
較的少ないハードウェアで高速処理できるようにした。

【００２９】図１は本発明の基本構成図を示す。図はｍ
点基数２ＦＦＴパイプラインをａ個並列に配置してＮ＝
ｍ×ａ個のデータをフーリエ変換する場合の構成を示す
。入力データ点数、並列度はこの例に限られるものでは
ない。

【００３０】図において、１はフーリエ変換する入力デ
ータであってＮ＝ｍ×ａであるものである。２は基数２
ＦＦＴパイプラインをａ個並列配置した前段部である。 ３は乗算部であって、前段部から並列に出力されるデー
タに捻り係数を乗算する乗算部である。４は前段部にお
いて並列配置した基数２ＦＦＴパイプラインの数に等し
い処理点数（ａ点）の並列ＦＦＴを２個配置したもので
ある。５−０〜５−（ａ−１）は基数２ＦＦＴパイプラ
インである。７〜８はａ点ＦＦＴ回路である。

【００３１】

【作用】Ｎ点のフーリエ変換、

【数１】　　・・・・・・・・・・・■（但し、ｎ＝０
〜Ｎ−１，ｋ＝０〜Ｎ−１の整数）において、変換すべ
きＮ個の点をｍ×ａに分解する（ｍ，ａは整数）。 そして、　　ｎ＝ｍ×ｎｉ＋ｎｊ，ｋ＝ａ×ｋｉ＋ｋｊ
（但し、ｎｉ＝０〜（ａ−１），ｎｊ＝０〜（ｍ−１）
，ｋｉ＝０〜（ｍ−１），ｋｊ＝０〜（ａ−１））とす
ると、式■は

【００３２】Ｘ（ｎ） ＝Ｘ（ｎｉ，ｎｊ）＝

【数２】 ・・・・・・・■と表わす事ができる（但し、ＷＮ　＝
ｅｘｐ（−２πｊ／Ｎ　），Ｗ　ｍ＝ｅｘｐ−２πｊ／
ｍ），　Ｗ　ａ＝ｅｘｐ（　−２πｊ／ａ　））。 上記式において

【数４】・・・・・・■

【数５】・・・・・・■

【数６】・・・・・・■となる。

【００３３】上式■は、ａ組のｍ点のフーリエ変換を表
しており，ｍ＝２ｓ　で表せるように定めれば、Ｘ１は
基数２ＦＦＴパイプラインにより処理することが可能で
ある。そこで、本発明の前段部に、ｍ点基数２のＦＦＴ
パイプラインをａ個複数並列配置することにより上式■
を処理する。

【００３４】次に前段部の基数２のＦＦＴパイプライン
の出力を並列に入力し、捻り係数をかけることにより式
■は処理することができる（捻り係数乗算処理）。次に
、上記式■は、ａ点ＦＦＴを意味するので捻り係数の乗
算部から出力される２ａ個の並列データを２個のａ点並
列ＦＦＴにより演算処理することが可能である。

【００３５】即ち、前段部でａ個のｍ点基数２のＦＦＴ
パイプラインを用いた場合には、２ａ個の並列出力が得
られ、その２ａ個のデータに捻り係数を乗算し、２個の
ａ点並列ＦＦＴに入力することにより最終結果を得るこ
とができる。

【００３６】

【実施例】１６点ＦＦＴを行う場合の実施例構成を図２
に示す。１６点ＦＦＴを並列度４ワイドで処理するとす
る。基数２のＦＦＴパイプラインの並列度は２ワイドで
あるから，基数２ＦＦＴパイプラインが２台並列必要と
なる。１６個のデータは２分割されるから基数２ＦＦＴ
パイプラインの点数は８点となる。従って、後段の２つ
の並列ＦＦＴの点数は２となる。以上の１６点処理をす
るための構成を図２に示す。

【００３７】図において、２０は１６点の入力データ、
２１は１６点の入力データを並列度４で処理する前段部
、２２は４並列に並列処理する捻り係数乗算部、２３は
４並列のデータより１６点の最終結果を得るための後段
部である。２４，２５はそれぞれ８点基数２のＦＦＴパ
イプラインである。２６〜２９は４つの並列に入力され
るデータに捻り係数を掛算するもの、３０〜３３は捻り
係数を循環的に移動して入力データに順次捻り係数を乗
算させるものである。３４，３５は２個の２点ＦＦＴで
ある。３６は１６点の最終演算結果である。１６点ＦＦ
Ｔを８×２に分解すると以下のようになる。

【００３８】

【数７】 ・・・・・・・・・・■において（但し、ｎ＝０〜７　
，ｋ＝０〜１の整数，Ｗ＝ｅｘｐ（−２π×ｊ／１６）
）ｎ＝８×ｎｉ＋ｎｊ，ｋ＝２×ｋｉ＋ｋｊ（但し、ｎ
ｉ＝０〜１，ｎｊ＝０〜７，ｋｉ＝０〜７，ｋｊ＝０〜
１）とすると、Ｘ（ｎ）＝

【数８】 ＝

【数９】 上式において、

【数１０】 ・・・・・・・・・・■

【数５】　　　　・・・・・・・・・・■

【数１１】 ・・・・・・・・・・■

【００３９】前段部において、

【数１０】の変換処理をし、捻り係数乗算部において、

【数５】の変換処理を行なう。後段部において、

【数１
１】の変換処理を行なう。

【００４０】前段部において、〔Ｘ１（ｎｊ，０）〕は
８点基数２ＦＦＴパイプライン（０）において得られる
。また、〔Ｘ１（ｎｊ，１）〕は８点基数２ＦＦＴパイ
プライン（１）において得られる。

【００４１】図３に本発明の実施例の前段部の入力処理
を示す。図において３７は１６点の入力データ、３７−
０，３７−１はそれぞれ８点基数２ＦＦＴパイプライン
であって、３７−０はｋｊ＝０の点のデータを入力し、
３７−１はｋｊ＝１の点のデータを入力する。

【００４２】〔Ｘ１（ｎｊ，０）〕は、前段部における
８点基数２ＦＦＴパイプライン３７−０により、〔Ｘ１
（０，０），Ｘ１（４，０）〕の組，〔Ｘ１（２，０）
，Ｘ１（６，０）〕の組，〔Ｘ１（１，０），Ｘ１（５
，０）〕の組，〔Ｘ１（３，０），Ｘ１（７，０）〕の
組の順で得られる。

【００４３】〔Ｘ１（ｎｊ，１）〕は、前段部における
８点基数２ＦＦＴパイプライン３７−１により、〔Ｘ１
（０，１），Ｘ１（４，１）〕の組，〔Ｘ１（２，１）
，Ｘ１（６，１）〕の組，〔Ｘ１（１，１），Ｘ１（５
，１）〕の組，〔Ｘ１（３，１），Ｘ１（７，１）〕の
組の順で得られる。前段部出力における上記の各組のデ
ータを入力することにより、捻り係数乗算部において、
上記式■が処理できる。

【００４４】即ち、４並列に上記出力結果がそのまま入
力され、次のような順で出力が得られる。 〔Ｘ２（０，０），Ｘ２（４，０），Ｘ２（０，１），
Ｘ２（４，１）〕の組 〔Ｘ２（２，０），Ｘ２（６，０），Ｘ２（２，１），
Ｘ２（６，１）〕の組 〔Ｘ２（１，０），Ｘ２（５，０），Ｘ２（１，１），
Ｘ２（５，１）〕の組 〔Ｘ２（３，０），Ｘ２（７，０），Ｘ２（３，１），
Ｘ２（７，１）〕の組 上記の捻り係数乗算部の４並列のデータは後段部に入力
され、次の順序で出力され、演算結果を得る。

【００４５】即ち、２点ＦＦＴ回路（ａ）において、〔
Ｘ２（０，０），Ｘ２（０，１）〕の組，〔Ｘ２（２，
０），Ｘ２（２，１）〕の組，〔Ｘ２（１，０），Ｘ２
（１，１）〕，〔Ｘ２（３．０），（３，１）〕の組が
順に入力され、〔Ｘ３（０，０），Ｘ３（０，１）〕の
組，〔Ｘ３（２，０），Ｘ３（２，１）〕の組，〔Ｘ３
（１，０），Ｘ３（１，１）〕，〔Ｘ３（３，０），Ｘ
３（３，１）〕の組が順に出力される。

【００４６】２点ＦＦＴ回路（ｂ）において、〔Ｘ２（
４，０），Ｘ２（４，１）〕の組，〔Ｘ２（６，０），
Ｘ２（６，１）〕の組，〔Ｘ２（５，０），Ｘ２（５，
１）〕，〔Ｘ２（７，０），（７，１）〕の組が順に入
力され、〔Ｘ３（４，０），Ｘ３（４，１）〕の組，〔
Ｘ３（６，０），Ｘ３（６，１）〕の組，〔Ｘ３（５，
０），Ｘ３（５，１）〕，〔Ｘ３（７，０），Ｘ３（７
，１）〕の組が順に出力される。

【００４７】

【発明の効果】本発明によれば、フーリエ変換を行う並
列度をＦＦＴ点数と必要とする処理速度の関係により柔
軟に並列度を定めることが可能になる。そのため、ＦＦ
Ｔ点数Ｎの大きいフーリエ変換において、並列度として
Ｎ１／２　の程度は必要とはしないが並列度２では対応
しきれないようなデータを処理する場合に無駄のない装
置構成を設定することが可能になる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の実施例を示す図である。

【図３】本発明の前段部における入力処理を示す。

【図４】従来の多点並列ＦＦＴの構成を示す図である。

【図５】バタフライ回路を示す図である。

【図６】１６点基数２ＦＦＴパイプラインの流れ図（１
）である。

【図７】１６点基数２ＦＦＴパイプラインの流れ図（２
）である。

【図８】１６点基数２ＦＦＴパイプラインの流れ図（３
）である。

【図９】１６点基数２ＦＦＴパイプラインの流れ図（４
）である。

【図１０】基数２ＦＦＴパイプラインの構成（１）を示
す図である。

【図１１】基数２ＦＦＴパイプラインの構成（２）を示
す図である。

【図１２】基数２ＦＦＴパイプラインの動作説明図（１
）である。

【図１３】基数２ＦＦＴパイプラインの動作説明図（２
）である。

【符号の説明】

１　　入力データ ２　　前段部 ３　　乗算部 ４　　後段部 ５−０〜５−（ａ−１）　　ｍ点基数２ＦＦＴパイプラ
イン ７〜８　　ａ点ＦＦＴ回路 ９　　最終演算結果。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　基数２高速フーリエ変換パイプライン
   装置（５−０〜５−（ａ−１））を複数個備え、入力デ
   ータ（１）を並列に入力する前段部（２）と、前段部（
   ２）から並列に出力される各データに捻り係数を乗算す
   る乗算部（３）と、前段部（２）における基数２高速フ
   ーリエ変換パイプライン装置（５−０〜５−（ａ−１）
   ）の個数に等しいフーリエ変換点数の並列高速フーリエ
   変換装置（７，８）を２つ備え、乗算部から並列に出力
   されるデータを並列に入力する後段部（４）とを備えた
   ことを特徴とする高速フーリエ変換装置。
2. 【請求項２】　　Ｎ点の入力データに対するｋ番目の点
   の関数値をｘ（ｋ）として離散フーリエ変換【数１】 （但し、ｎ＝０〜Ｎ−１，ｋ＝０〜Ｎ−１の整数を）に
   対する高速フーリエ変換において、Ｎ＝ｍ×ａ（ｍ，ａ
   は正整数）として、前段部（２）はａ個のｍ点基数２高
   速フーリエ変換パイプライン装置（５−０〜５−（ａ−
   １））を備え、Ｎ点の変換データを２ａ個づつ並列に入
   力してフーリエ変換処理し、乗算部は、前段部から出力
   される２ａ個のデータを並列に入力し２ａ個のデータに
   捻り係数を乗算し、後段部（４）はａ点並列高速フーリ
   エ変換装置（７〜８）を２個並列に備え、乗算部（３）
   から並列に出力される２ａ個のデータを並列に入力し、
   フーリエ変換を行うことにより最終演算結果（９）を得
   ることを特徴とする請求項１に記載の高速フーリエ変換
   装置。
3. 【請求項３】　　請求項における高速フーリエ変換にお
   いて、 ｎ＝ｍ×ｎｉ＋ｎｊ，ｋ＝ａ×ｋｉ＋ｋｊ（但し、ｎｉ
   ＝０〜（ａ−１），ｎｊ＝０〜（ｍ−１），ｋｉ＝０〜
   （ｍ−１），ｋｊ＝０〜（ａ−１）として変換対象のフ
   ーリエ変換式を 【数３】 と表し、上記式において 【数４】 【数５】 【数６】 （但し、Ｗ＝ｅｘｐ（−２πｊ／Ｎ），Ｗｍ　＝ｅｘｐ
   （−２πｊ／ｍ），Ｗａ　＝ｅｘｐ（−２πｊ／ａ））
   としたとき、前段部（２）において、 【数４】の変換処理を行い、乗算部（３）において、【
   数５】の変換処理を行い、後段部（４）において、【数
   ６】の変換を行うことを特徴とする請求項２に記載の高
   速フーリエ変換装置。