JPH0572287A - デイレイテストパターン生成方法 - Google Patents
デイレイテストパターン生成方法Info
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- JPH0572287A JPH0572287A JP3237808A JP23780891A JPH0572287A JP H0572287 A JPH0572287 A JP H0572287A JP 3237808 A JP3237808 A JP 3237808A JP 23780891 A JP23780891 A JP 23780891A JP H0572287 A JPH0572287 A JP H0572287A
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- flip
- flop
- test pattern
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Abstract
(57)【要約】
【目的】本発明は入力ピン数が少なく内部素子数が多い
回路のディレイテストパターン生成を高速に行う方法を
提供することにある。 【構成】クロック入力ピンを除く各外部入力ピンに対し
て、任意に０または１の信号を２回選び、外部入力ピン
の初期値及び遷移値とする。各フリップフロップに対し
て、初期値として０または１から任意に信号を選ぶ。ク
ロック入力ピンに対して、クロックがオンかオフかを任
意に２回選び、クロック入力ピンの初期値及び遷移値と
する。上記初期値を用いて論理回路の組合わせ回路部分
に対してシミュレーションを行う。得られた結果から各
フリップフロップの遷移値を求める。各外部入力ピン及
びフリップフロップの初期値及び遷移値を用いて論理回
路の組合わせ回路部分に対してディレイ（または遷移）
故障シミュレーションを行い、検出故障を計算する。検
出故障を故障リストから除外し、故障リストが空になれ
ばテストパターン生成処理を終了する。
回路のディレイテストパターン生成を高速に行う方法を
提供することにある。 【構成】クロック入力ピンを除く各外部入力ピンに対し
て、任意に０または１の信号を２回選び、外部入力ピン
の初期値及び遷移値とする。各フリップフロップに対し
て、初期値として０または１から任意に信号を選ぶ。ク
ロック入力ピンに対して、クロックがオンかオフかを任
意に２回選び、クロック入力ピンの初期値及び遷移値と
する。上記初期値を用いて論理回路の組合わせ回路部分
に対してシミュレーションを行う。得られた結果から各
フリップフロップの遷移値を求める。各外部入力ピン及
びフリップフロップの初期値及び遷移値を用いて論理回
路の組合わせ回路部分に対してディレイ（または遷移）
故障シミュレーションを行い、検出故障を計算する。検
出故障を故障リストから除外し、故障リストが空になれ
ばテストパターン生成処理を終了する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路のディレイテス
トに用いるテストパターンを自動生成する方法に関す
る。
トに用いるテストパターンを自動生成する方法に関す
る。
【０００２】
【従来の技術】従来、任意のスキャン方式に対応できる
ディレイテストパターン生成方法については、アイ・イ
ー・イー・イー 第１４回 フォールトトレラント コ
ンピューティング国際学会発表予稿集の第１４６頁から
第１４９頁（IEEE Proc. ofthe 14th International Co
nference on FTC(1984) pp.146−149）において論じら
れていた。この方法では、テスト対象回路のある信号線
で信号伝播が遅れる故障（ディレイ故障）を仮定し、そ
の信号線上に変化信号を伝播するよう分岐選択的に外部
入力信号及びフリップフロップのスキャンインデータを
決定することにより上記ディレイ故障を検出するテスト
パターンを生成する。
ディレイテストパターン生成方法については、アイ・イ
ー・イー・イー 第１４回 フォールトトレラント コ
ンピューティング国際学会発表予稿集の第１４６頁から
第１４９頁（IEEE Proc. ofthe 14th International Co
nference on FTC(1984) pp.146−149）において論じら
れていた。この方法では、テスト対象回路のある信号線
で信号伝播が遅れる故障（ディレイ故障）を仮定し、そ
の信号線上に変化信号を伝播するよう分岐選択的に外部
入力信号及びフリップフロップのスキャンインデータを
決定することにより上記ディレイ故障を検出するテスト
パターンを生成する。
【０００３】
【発明が解決しようとする課題】上記従来方法は、入力
数に対して内部回路数が多い論理回路に対して処理効率
が悪いという問題がある。例えば、図１に示す論理回路
の排他的論理和素子１９の出力信号線１１１にある立上
りディレイ故障を検出するテストパターンを、従来方法
を用いて求める手順を考える。まず、故障がある信号線
１１１に立上り信号（０，１）を割当てる。次に、排他
的論理和素子１９の出力信号（０，１）を満足する排他
的論理和素子１９の入力信号を選択する。ここで、入力
信号 ＜信号線１０９，信号線１１０＞ は、｛＜
(０，０），(０，１）＞，＜（０，１），（０，０）
＞，＜（１，０），（１，１）＞，＜（１，１），
（１，０）＞｝の４種類から選択する。続いて、排他的
論理和素子１７及び排他的論理和素子１８の入力信号を
決定する。この入力信号の選択肢数は素子の出力信号に
かかわらず４つである。同様に、排他的論理和素子１
３，１４，１５，１６の入力信号をそれぞれ４種類の選
択肢から選択し、フリップフロップ１０，１１，１２の
スキャンインデータ，クロック入力及びデータ入力を求
める。整合性がとれれば信号線１００，１０１の信号及
びフリップフロップ１０，１１，１２のスキャンインデ
ータがテストパターンとなる。整合性を満たさなければ
その時点でバックトラックし、未試行の選択処理を行
う。
数に対して内部回路数が多い論理回路に対して処理効率
が悪いという問題がある。例えば、図１に示す論理回路
の排他的論理和素子１９の出力信号線１１１にある立上
りディレイ故障を検出するテストパターンを、従来方法
を用いて求める手順を考える。まず、故障がある信号線
１１１に立上り信号（０，１）を割当てる。次に、排他
的論理和素子１９の出力信号（０，１）を満足する排他
的論理和素子１９の入力信号を選択する。ここで、入力
信号 ＜信号線１０９，信号線１１０＞ は、｛＜
(０，０），(０，１）＞，＜（０，１），（０，０）
＞，＜（１，０），（１，１）＞，＜（１，１），
（１，０）＞｝の４種類から選択する。続いて、排他的
論理和素子１７及び排他的論理和素子１８の入力信号を
決定する。この入力信号の選択肢数は素子の出力信号に
かかわらず４つである。同様に、排他的論理和素子１
３，１４，１５，１６の入力信号をそれぞれ４種類の選
択肢から選択し、フリップフロップ１０，１１，１２の
スキャンインデータ，クロック入力及びデータ入力を求
める。整合性がとれれば信号線１００，１０１の信号及
びフリップフロップ１０，１１，１２のスキャンインデ
ータがテストパターンとなる。整合性を満たさなければ
その時点でバックトラックし、未試行の選択処理を行
う。
【０００４】上記の例では、排他的論理和素子１９の入
力信号 ＜信号線１０９，信号線１１０＞ は＜（１，
１），（１，０）＞，排他的論理和素子１７の入力信号
＜信号線１０５，信号線１０６＞ は＜（０，１），
（１，０）＞でなければテストパターンは生成できな
い。従って、上記手順によると、排他的論理和素子１７
の入力信号を決定するまでの１６分の１５はテストパタ
ーン生成に結びつかない処理であり、１６分の１だけが
有効な処理であるといえる。有効な１６分の１の処理の
うち、排他的論理和素子１３，１４，１８の入力信号の
選択によっては整合性を満たさないので、テストパター
ンを生成する確率はさらに減少する。しかし、図１の回
路では入力パターンとして考えられるものは、クロック
のオン／オフを含めても３２種類しか存在せず、そのう
ちテストパターンは４種類存在するので、入力パターン
の８分の１はテストパターンになることになり、従来方
法ではテストパターン生成効率が悪いといえる。
力信号 ＜信号線１０９，信号線１１０＞ は＜（１，
１），（１，０）＞，排他的論理和素子１７の入力信号
＜信号線１０５，信号線１０６＞ は＜（０，１），
（１，０）＞でなければテストパターンは生成できな
い。従って、上記手順によると、排他的論理和素子１７
の入力信号を決定するまでの１６分の１５はテストパタ
ーン生成に結びつかない処理であり、１６分の１だけが
有効な処理であるといえる。有効な１６分の１の処理の
うち、排他的論理和素子１３，１４，１８の入力信号の
選択によっては整合性を満たさないので、テストパター
ンを生成する確率はさらに減少する。しかし、図１の回
路では入力パターンとして考えられるものは、クロック
のオン／オフを含めても３２種類しか存在せず、そのう
ちテストパターンは４種類存在するので、入力パターン
の８分の１はテストパターンになることになり、従来方
法ではテストパターン生成効率が悪いといえる。
【０００５】本発明の目的は、入力数に対して内部回路
数が多い論理回路に対して処理効率の良いディレイテス
トパターン生成方法を提供することである。
数が多い論理回路に対して処理効率の良いディレイテス
トパターン生成方法を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、無作為な入力パターンを生成し、シミュレーション
を用いてディレイ故障を検出するようにする。スキャン
方式を限定しない場合、スキャンインデータの入力はシ
ステムクロックではなくスキャンクロックによって行わ
れるので、フリップフロップを起点としたシステム動作
のディレイを測定するため、起点となるフリップフロッ
プのシステムデータが決定するように、外部入力ピン及
びフリップフロップの入力信号を与える。シミュレーシ
ョン方法としては、ディレイ測定の起点となるフリップ
フロップまでは正常回路のシミュレーションを行い、デ
ィレイ測定の対象となる組合わせ回路部分に対しては正
常回路と故障回路のシミュレーションを行う。
め、無作為な入力パターンを生成し、シミュレーション
を用いてディレイ故障を検出するようにする。スキャン
方式を限定しない場合、スキャンインデータの入力はシ
ステムクロックではなくスキャンクロックによって行わ
れるので、フリップフロップを起点としたシステム動作
のディレイを測定するため、起点となるフリップフロッ
プのシステムデータが決定するように、外部入力ピン及
びフリップフロップの入力信号を与える。シミュレーシ
ョン方法としては、ディレイ測定の起点となるフリップ
フロップまでは正常回路のシミュレーションを行い、デ
ィレイ測定の対象となる組合わせ回路部分に対しては正
常回路と故障回路のシミュレーションを行う。
【０００７】入力パターンとしては、無作為に決定する
他に、縮退故障用のテストパターン，重み付き乱数テス
ト用の重み，組合わせ回路用ディレイテストパターンを
用い、正常回路のシミュレーション結果との一致数，加
重平均を評価して故障回路のシミュレーション処理を抑
止したり、上記縮退故障用のテストパターン，重み付き
乱数テスト用の重み，組合わせ回路用ディレイテストパ
ターンを対応するフリップフロップに接続した組合わせ
回路の出力部の重みとして、最も近い入力側のフリップ
フロップまたは外部入力ピンに到達するまで、素子種及
び入力数に応じて伝播し、伝播された重みに応じた信号
を発生させることにより作成する。
他に、縮退故障用のテストパターン，重み付き乱数テス
ト用の重み，組合わせ回路用ディレイテストパターンを
用い、正常回路のシミュレーション結果との一致数，加
重平均を評価して故障回路のシミュレーション処理を抑
止したり、上記縮退故障用のテストパターン，重み付き
乱数テスト用の重み，組合わせ回路用ディレイテストパ
ターンを対応するフリップフロップに接続した組合わせ
回路の出力部の重みとして、最も近い入力側のフリップ
フロップまたは外部入力ピンに到達するまで、素子種及
び入力数に応じて伝播し、伝播された重みに応じた信号
を発生させることにより作成する。
【０００８】ディレイテストパターンを生成する部分回
路としては、全体回路の他に、信号観測用の第１のフリ
ップフロップとフリップフロップを介さないでその第１
のフリップフロップに到達可能なすべての組合わせ論理
素子及び信号線及び第２のフリップフロップ及び外部入
力ピンとフリップフロップを介さないでその第２のフリ
ップフロップのいずれかに到達可能なすべての組合わせ
論理素子及び信号線及びフリップフロップ及び外部入力
ピンで構成される部分回路が有効である。
路としては、全体回路の他に、信号観測用の第１のフリ
ップフロップとフリップフロップを介さないでその第１
のフリップフロップに到達可能なすべての組合わせ論理
素子及び信号線及び第２のフリップフロップ及び外部入
力ピンとフリップフロップを介さないでその第２のフリ
ップフロップのいずれかに到達可能なすべての組合わせ
論理素子及び信号線及びフリップフロップ及び外部入力
ピンで構成される部分回路が有効である。
【０００９】複数の計算機でディレイテストパターン生
成処理を行う場合、１つの計算機で正常回路のシミュレ
ーション処理を行い、他の計算機で故障回路及び正常回
路の組合わせ回路部のシミュレーション処理を行う。
成処理を行う場合、１つの計算機で正常回路のシミュレ
ーション処理を行い、他の計算機で故障回路及び正常回
路の組合わせ回路部のシミュレーション処理を行う。
【００１０】
【作用】無作為の入力パターンをシミュレートするの
で、シミュレーション回数はフリップフロップと入力ピ
ン数に対応して決定する。各シミュレーションはバック
トラックを伴わず、また、故障回路のシミュレーション
は正常回路と異なる部分のみ行えば良いので、内部回路
数に比べて少ない手間の単純な処理で済む。従って、本
発明の方法は入力数に対して内部回路数が多い論理回路
に対して処理効率の良いディレイテストパターン生成方
法を提供する。
で、シミュレーション回数はフリップフロップと入力ピ
ン数に対応して決定する。各シミュレーションはバック
トラックを伴わず、また、故障回路のシミュレーション
は正常回路と異なる部分のみ行えば良いので、内部回路
数に比べて少ない手間の単純な処理で済む。従って、本
発明の方法は入力数に対して内部回路数が多い論理回路
に対して処理効率の良いディレイテストパターン生成方
法を提供する。
【００１１】
【実施例】以下、本発明の一実施例を図２を用いて説明
する。図２はディレイテストパターン生成の手順を示し
たフローチャートである。まず、クロック入力ピンを除
く各外部入力ピンに対して、任意に０または１の信号を
２回選び、外部入力ピンの初期値及び遷移値とする。ま
た、各フリップフロップに対して、初期値（スキャンイ
ンデータ）として０または１から任意に信号を選ぶ。ク
ロック入力ピンに対しては、クロックがオンかオフかを
任意に２回選び、それぞれクロック入力ピンの初期値及
び遷移値とする（処理２１）。次に上記の初期値を用い
て論理回路の組合わせ回路部分に対してシミュレーショ
ンを行う（処理２２）。得られたシミュレーション結果
から各フリップフロップの遷移値を求める（処理２
３）。各外部入力ピン及びフリップフロップの初期値及
び遷移値を用いて論理回路の組合わせ回路部分に対して
ディレイ故障シミュレーション（または遷移故障シミュ
レーション）を行い、検出故障を計算する（処理２
４）。検出故障を故障リストから除外し（処理２５）、
故障リストが空になればテストパターン生成処理を終了
する。検出率や処理回数のしきい値をあらかじめ設けて
おき、そのしきい値を越えれば処理を終了するという方
法でも良い。
する。図２はディレイテストパターン生成の手順を示し
たフローチャートである。まず、クロック入力ピンを除
く各外部入力ピンに対して、任意に０または１の信号を
２回選び、外部入力ピンの初期値及び遷移値とする。ま
た、各フリップフロップに対して、初期値（スキャンイ
ンデータ）として０または１から任意に信号を選ぶ。ク
ロック入力ピンに対しては、クロックがオンかオフかを
任意に２回選び、それぞれクロック入力ピンの初期値及
び遷移値とする（処理２１）。次に上記の初期値を用い
て論理回路の組合わせ回路部分に対してシミュレーショ
ンを行う（処理２２）。得られたシミュレーション結果
から各フリップフロップの遷移値を求める（処理２
３）。各外部入力ピン及びフリップフロップの初期値及
び遷移値を用いて論理回路の組合わせ回路部分に対して
ディレイ故障シミュレーション（または遷移故障シミュ
レーション）を行い、検出故障を計算する（処理２
４）。検出故障を故障リストから除外し（処理２５）、
故障リストが空になればテストパターン生成処理を終了
する。検出率や処理回数のしきい値をあらかじめ設けて
おき、そのしきい値を越えれば処理を終了するという方
法でも良い。
【００１２】本発明の他の一実施例を図３を用いて説明
する。図３は図２のフローのうち、処理２１を変更した
ものである。新しい処理３１は、外部入力ピンに信号を
与えるときクロック制御ピンの第２の信号を第１の信号
と同一にする。これにより、クロック系論理にハザード
の発生を抑止する効果がある。
する。図３は図２のフローのうち、処理２１を変更した
ものである。新しい処理３１は、外部入力ピンに信号を
与えるときクロック制御ピンの第２の信号を第１の信号
と同一にする。これにより、クロック系論理にハザード
の発生を抑止する効果がある。
【００１３】本発明の他の一実施例を図４を用いて説明
する。あらかじめフリップフロップのクロック動作パタ
ーンを求めておく（処理４０）ことによって、組合わせ
回路部の１回のシミュレーションで処理２４の故障シミ
ュレーションに用いる第２の信号系列を複数個生成する
ことができる。図４のフローは、対象論理回路のフリッ
プフロップのクロック入力がデータ入力と独立に決定で
きる場合に有効である。
する。あらかじめフリップフロップのクロック動作パタ
ーンを求めておく（処理４０）ことによって、組合わせ
回路部の１回のシミュレーションで処理２４の故障シミ
ュレーションに用いる第２の信号系列を複数個生成する
ことができる。図４のフローは、対象論理回路のフリッ
プフロップのクロック入力がデータ入力と独立に決定で
きる場合に有効である。
【００１４】本発明の他の一実施例を図５，図６を用い
て説明する。図５の回路モデルを次のように定義する。
５７は論理回路の１フリップフロップまたは１外部出力
ピン。後段組合わせ回路５６はフリップフロップを介さ
ないで５７に到達可能な組合わせ論理素子。５４及び５
５はそれぞれ後段組合わせ回路の入力部に接続するフリ
ップフロップ及び外部入力ピン。前段組合わせ回路５３
はフリップフロップを介さないでフリップフロップ５４
のいずれかに到達可能な組合わせ論理素子。
て説明する。図５の回路モデルを次のように定義する。
５７は論理回路の１フリップフロップまたは１外部出力
ピン。後段組合わせ回路５６はフリップフロップを介さ
ないで５７に到達可能な組合わせ論理素子。５４及び５
５はそれぞれ後段組合わせ回路の入力部に接続するフリ
ップフロップ及び外部入力ピン。前段組合わせ回路５３
はフリップフロップを介さないでフリップフロップ５４
のいずれかに到達可能な組合わせ論理素子。
【００１５】５１及び５２はそれぞれ前段組合わせ回路
の入力部に接続するフリップフロップ及び外部入力ピ
ン。ここで、同一素子，入力ピン，フリップフロップの
重複を許す。図６のフローでは、図５の回路モデルに対
して、まずフリップフロップ５１及び外部入力ピンに初
期値を与え（処理６１）、前段組合わせ回路５３のシミ
ュレーションを行う（処理６２）。次に、上記シミュレ
ーション結果を用いてフリップフロップの遷移信号を求
める。フリップフロップ５１に現れない５４のフリップ
フロップの初期値、及び外部入力ピン５２に現れない５
５の外部入力ピンの初期値，遷移値（はまだ与えられて
いないので）を決定する（処理６４）。ここで、与える
信号としては変化信号が多く出現するように決定する方
が変化信号を少なくするように決定するより検出率が高
くなった。外部入力ピン５５，フリップフロップ５４の
初期値及び遷移値を用いて組合わせ回路５６のディレイ
故障シミュレーションを行い（処理６５）、検出故障を
故障リストから除外する。
の入力部に接続するフリップフロップ及び外部入力ピ
ン。ここで、同一素子，入力ピン，フリップフロップの
重複を許す。図６のフローでは、図５の回路モデルに対
して、まずフリップフロップ５１及び外部入力ピンに初
期値を与え（処理６１）、前段組合わせ回路５３のシミ
ュレーションを行う（処理６２）。次に、上記シミュレ
ーション結果を用いてフリップフロップの遷移信号を求
める。フリップフロップ５１に現れない５４のフリップ
フロップの初期値、及び外部入力ピン５２に現れない５
５の外部入力ピンの初期値，遷移値（はまだ与えられて
いないので）を決定する（処理６４）。ここで、与える
信号としては変化信号が多く出現するように決定する方
が変化信号を少なくするように決定するより検出率が高
くなった。外部入力ピン５５，フリップフロップ５４の
初期値及び遷移値を用いて組合わせ回路５６のディレイ
故障シミュレーションを行い（処理６５）、検出故障を
故障リストから除外する。
【００１６】本発明の他の一実施例を図７を用いて説明
する。図７のフローの特徴は、組合わせ回路に対してデ
ィレイ故障シミュレーションを行う前に、フリップフロ
ップ及び外部入力ピンの第２の信号と組合わせ回路にお
ける縮退故障用テストパターンとの類似性を評価し、類
似しているときのみディレイ故障シミュレーションを行
うことである。ディレイテストパターンの必要条件は遷
移信号系列が縮退故障用テストパターンであることなの
で、縮退故障用テストパターンと比較することは有効で
ある。類似性の判定方法としては、第２の信号と縮退故
障用テストパターンの一致する割合が例えば８０％以上
かどうかなどである。縮退故障用テストパターンのかわ
りに、縮退故障用の重み付き乱数テストに用いる重みや
組合わせ回路におけるディレイテストパターンを用いて
も良い。
する。図７のフローの特徴は、組合わせ回路に対してデ
ィレイ故障シミュレーションを行う前に、フリップフロ
ップ及び外部入力ピンの第２の信号と組合わせ回路にお
ける縮退故障用テストパターンとの類似性を評価し、類
似しているときのみディレイ故障シミュレーションを行
うことである。ディレイテストパターンの必要条件は遷
移信号系列が縮退故障用テストパターンであることなの
で、縮退故障用テストパターンと比較することは有効で
ある。類似性の判定方法としては、第２の信号と縮退故
障用テストパターンの一致する割合が例えば８０％以上
かどうかなどである。縮退故障用テストパターンのかわ
りに、縮退故障用の重み付き乱数テストに用いる重みや
組合わせ回路におけるディレイテストパターンを用いて
も良い。
【００１７】本発明の他の一実施例を図８を用いて説明
する。図８のフローでは、初期値として与える信号を無
作為に選択するのではなく、基準を設けて与える。あら
かじめ容易された縮退故障用テストパターンのうち、フ
リップフロップの出力信号となるものに着目し、信号値
が０のときはフリップフロップのデータ入力信号線の０
コスト１，１コスト０，１のときは０コスト０，１コス
ト１とする。以降０コスト，１コストを入力側に伝播す
る。伝播方法は、ｎ入力ＡＮＤ素子に対しては、入力信
号線の０コスト＝出力信号線の０コスト／ｎ，入力信号
線の１コスト＝出力信号線の１コスト，ｎ入力ＯＲ素子
に対しては、入力信号線の０コスト＝出力信号線の０コ
スト，入力信号線の１コスト＝出力信号線の１コスト／
ｎ，否定素子に対しては、入力信号線の０コスト＝出力
信号線の１コスト，入力信号線の１コスト＝出力信号線
の０コスト，分岐点に関しては、入力信号線の０コスト
＝出力信号線の０コストの総和，入力信号線の１コスト
＝出力信号線の１コストの総和である。
する。図８のフローでは、初期値として与える信号を無
作為に選択するのではなく、基準を設けて与える。あら
かじめ容易された縮退故障用テストパターンのうち、フ
リップフロップの出力信号となるものに着目し、信号値
が０のときはフリップフロップのデータ入力信号線の０
コスト１，１コスト０，１のときは０コスト０，１コス
ト１とする。以降０コスト，１コストを入力側に伝播す
る。伝播方法は、ｎ入力ＡＮＤ素子に対しては、入力信
号線の０コスト＝出力信号線の０コスト／ｎ，入力信号
線の１コスト＝出力信号線の１コスト，ｎ入力ＯＲ素子
に対しては、入力信号線の０コスト＝出力信号線の０コ
スト，入力信号線の１コスト＝出力信号線の１コスト／
ｎ，否定素子に対しては、入力信号線の０コスト＝出力
信号線の１コスト，入力信号線の１コスト＝出力信号線
の０コスト，分岐点に関しては、入力信号線の０コスト
＝出力信号線の０コストの総和，入力信号線の１コスト
＝出力信号線の１コストの総和である。
【００１８】以上の方法で外部入力ピン及びフリップフ
ロップに伝播したコストに対し、０コスト／(０コスト
＋１コスト）の確率で０，１コスト／(０コスト＋１コ
スト）の確率で１を割当てる（処理８１）。以下のフロ
ーは図２と同様である。図８のフローにおいて、フィー
ドバックループの戻り先は処理８０の後でも良い。図８
ではコストを求めるために縮退故障用テストパターンを
用いたが、縮退故障用の重み付き乱数テストに用いる重
みや組合わせ回路におけるディレイテストパターンを用
いても良い。
ロップに伝播したコストに対し、０コスト／(０コスト
＋１コスト）の確率で０，１コスト／(０コスト＋１コ
スト）の確率で１を割当てる（処理８１）。以下のフロ
ーは図２と同様である。図８のフローにおいて、フィー
ドバックループの戻り先は処理８０の後でも良い。図８
ではコストを求めるために縮退故障用テストパターンを
用いたが、縮退故障用の重み付き乱数テストに用いる重
みや組合わせ回路におけるディレイテストパターンを用
いても良い。
【００１９】本発明の他の一実施例を図９を用いて説明
する。図９のフローはクライアント・サーバモデルとい
う、複数のプロセッサによる分散処理環境を前提にした
ものである。プロセッサのうち１つをクライアント、他
をサーバと呼ぶ。クライアントは、まず故障リストを分
割して各サーバに送信する（処理９０）。次に、入力信
号を生成し、シミュレーションを行い、ディレイ故障シ
ミュレーション用の入力信号を作り（処理２１，２２，
２３）各サーバに送信する。サーバはクライアントから
送られた入力信号を用い、各故障リストを対象にディレ
イ故障シミュレーションを行う。クライアントが行う主
な処理は、組合わせ回路部の論理シミュレーションなの
でサーバに比べて処理が軽く、クライアントがボトルネ
ックになることはほとんどない。上記の処理方法によ
り、処理の大部分が組合わせ回路のディレイ故障シミュ
レーションで占められ、処理の効率化が図れる。
する。図９のフローはクライアント・サーバモデルとい
う、複数のプロセッサによる分散処理環境を前提にした
ものである。プロセッサのうち１つをクライアント、他
をサーバと呼ぶ。クライアントは、まず故障リストを分
割して各サーバに送信する（処理９０）。次に、入力信
号を生成し、シミュレーションを行い、ディレイ故障シ
ミュレーション用の入力信号を作り（処理２１，２２，
２３）各サーバに送信する。サーバはクライアントから
送られた入力信号を用い、各故障リストを対象にディレ
イ故障シミュレーションを行う。クライアントが行う主
な処理は、組合わせ回路部の論理シミュレーションなの
でサーバに比べて処理が軽く、クライアントがボトルネ
ックになることはほとんどない。上記の処理方法によ
り、処理の大部分が組合わせ回路のディレイ故障シミュ
レーションで占められ、処理の効率化が図れる。
【００２０】
【発明の効果】本発明によれば、無作為な入力パターン
を与えてシミュレーションを行うことにより故障の検出
可否判定を行うので、入力パターンの組合わせが回路の
全内部信号線に割当てる信号の組合わせより少ない場
合、従来方法より効率良くディレイテストパターンを求
めることができる。また、縮退故障用テストパターン，
重み付き乱数テスト用の重み，組合わせ回路用ディレイ
テストパターンを用いて入力パターンを制限したり、正
常回路シミュレーション結果を評価することによりディ
レイテストパターンになる可能性の高いものだけを故障
回路シミュレーションすることができるので、効率のよ
いテストパターン生成が期待できる。また、信号観測用
として１つのフリップフロップまたは外部出力ピンを持
つテスト用部分回路を用いることにより、同相フリップ
フロップ間の信号通り抜けを抑止する処理を容易に行う
ことができる。また、複数の計算機を用いてディレイテ
ストパターン生成を行うとき、１台の計算機において入
力パターン生成から組合わせ回路の正常シミュレーショ
ンまでを行い、他の計算機においてそのシミュレーショ
ン結果を用いた組合わせ回路の故障シミュレーションを
行うことにより、複数の計算機に与える処理内容を単純
にして複数の計算機を有効に使用することができる。
を与えてシミュレーションを行うことにより故障の検出
可否判定を行うので、入力パターンの組合わせが回路の
全内部信号線に割当てる信号の組合わせより少ない場
合、従来方法より効率良くディレイテストパターンを求
めることができる。また、縮退故障用テストパターン，
重み付き乱数テスト用の重み，組合わせ回路用ディレイ
テストパターンを用いて入力パターンを制限したり、正
常回路シミュレーション結果を評価することによりディ
レイテストパターンになる可能性の高いものだけを故障
回路シミュレーションすることができるので、効率のよ
いテストパターン生成が期待できる。また、信号観測用
として１つのフリップフロップまたは外部出力ピンを持
つテスト用部分回路を用いることにより、同相フリップ
フロップ間の信号通り抜けを抑止する処理を容易に行う
ことができる。また、複数の計算機を用いてディレイテ
ストパターン生成を行うとき、１台の計算機において入
力パターン生成から組合わせ回路の正常シミュレーショ
ンまでを行い、他の計算機においてそのシミュレーショ
ン結果を用いた組合わせ回路の故障シミュレーションを
行うことにより、複数の計算機に与える処理内容を単純
にして複数の計算機を有効に使用することができる。
【図１】従来方法の問題点を説明する回路図である。
【図２】本発明の一実施例を示すフローチャートであ
る。
る。
【図３】本発明の一実施例を示すフローチャートであ
る。
る。
【図４】本発明の一実施例を示すフローチャートであ
る。
る。
【図５】本発明の一実施例を示す分割回路モデルを示す
図である。
図である。
【図６】本発明の一実施例を示すフローチャートであ
る。
る。
【図７】本発明の一実施例を示すフローチャートであ
る。
る。
【図８】本発明の一実施例を示すフローチャートであ
る。
る。
【図９】本発明の一実施例を示すフローチャートであ
る。
る。
１０，１１，１２…フリップフロップ、１３，１４，１
５，１６，１７，１８，１９…排他的論理和素子、１０
０，１０１，１０２，１０３，１０４，１０５，１０
６，１０７，１０８，１０９，１１０…信号線、１１１
…故障信号線、２１，２２，２３，２４，２５，３１，
４０，４１，４３，６１，６２，６３，６４，６５，７
３，８０，８１，９０，９１，９２…処理。
５，１６，１７，１８，１９…排他的論理和素子、１０
０，１０１，１０２，１０３，１０４，１０５，１０
６，１０７，１０８，１０９，１１０…信号線、１１１
…故障信号線、２１，２２，２３，２４，２５，３１，
４０，４１，４３，６１，６２，６３，６４，６５，７
３，８０，８１，９０，９１，９２…処理。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 照峯 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (10)
- 【請求項１】スキャンイン・アウト可能なフリップフロ
ップ，フリップフロップのデータ格納のタイミング信号
を供給するクロックピンを有する論理回路において、フ
リップフロップのスキャンイン値及びクロックピン以外
の外部入力ピンの第１の信号値として０または１を無作
為に割当て、クロックピンの第１の信号値としてはパル
スのオンまたはオフ状態を無作為に割当てて組合わせ回
路部の論理シミュレーションを行い、そのシミュレーシ
ョン結果からフリップフロップの状態変化を求め、該状
態変化、外部入力ピンの第２の信号値としての無作為な
０または１及びクロックピンの第２の信号値としての無
作為なパルスのオンまたはオフ状態を用いて故障回路及
び正常回路の組合わせ回路部をシミュレートすることに
よりディレイ故障検出を行うことを特徴とするディレイ
テストパターン生成方法。 - 【請求項２】連続する入力信号系列をシミュレートして
ディレイ故障を検出する方法において、第１の入力信号
系列は外部入力ピン及びフリップフロップに直接割当て
ることにより作成し、第２の入力信号系列は外部入力ピ
ンに関しては直接割当て、フリップフロップに関しては
上記第１の入力信号系列による組合わせ回路部のシミュ
レーション結果を用いて作成することを特徴とするディ
レイテストパターン生成方法。 - 【請求項３】外部入力ピンのうち、クロック制御ピンの
第１及び第２の入力信号値を同一とすることを特徴とす
る請求項１または請求項２記載のディレイテストパター
ン生成方法。 - 【請求項４】故障回路及び正常回路の組合わせ回路部の
シミュレーションを行う前に該シミュレーションの入力
信号系列と既に計算された上記組合わせ回路部のテスト
パターンとの一致する信号線数に応じて上記シミュレー
ションの入力信号系列の選別を行うことを特徴とする請
求項１記載のディレイテストパターン生成方法。 - 【請求項５】組合わせ回路部のテストパターンの代わり
に該組合わせ回路部の重み付け乱数テストに用いる重み
を用い、該重みに応じて信号割当ての比率を計算し、シ
ミュレーションの入力信号系列と該信号割当ての比率の
ベクトル積に応じて上記シミュレーションの入力信号系
列の選別を行うことを特徴とする請求項４記載のディレ
イテストパターン生成方法。 - 【請求項６】信号観測用の第１のフリップフロップとフ
リップフロップを介さないで該第１のフリップフロップ
に到達可能なすべての組合わせ論理素子及び信号線及び
第２のフリップフロップ群及び外部入力ピンと、フリッ
プフロップを介さないで該第２のフリップフロップ群の
いずれかのフリップフロップに到達可能なすべての組合
わせ論理素子及び信号線及びフリップフロップ及び外部
入力ピンで構成される論理回路の部分回路を切り出して
取扱うことを特徴とするテストパターン生成方法。 - 【請求項７】第１のフリップフロップを外部出力ピンに
代えたことを特徴とする請求項６記載の論理回路の部分
回路。 - 【請求項８】あらかじめ計算された組合わせ回路部のテ
ストパターンに対して該組合わせ回路の入力部に接続す
るフリップフロップのデータ入力信号線の０コスト及び
１コストを該フリップフロップの出力信号に応じて決定
し、すべての信号線の０コスト及び１コストを、ｎ入力
ＡＮＤ素子の場合は入力信号線の０コストを出力信号線
の０コスト／ｎ、入力信号線の１コストを出力信号線の
１コストとし、ｎ入力ＯＲ素子の場合は、入力信号線の
０コストを出力信号線の０コスト、入力信号線の１コス
トを出力信号線の１コスト／ｎとし、否定素子の場合
は、入力信号線の０コストを出力信号線の１コスト、入
力信号線の１コストを出力信号線の０コストとし、分岐
点に関しては、入力信号線の０コストを出力信号線の０
コストの総和、入力信号線の１コストを出力信号線の１
コストの総和として外部入力ピン及びフリップフロップ
に伝播し、外部入力ピン及びフリップフロップに伝播し
たコストに対し、割当てる信号の生起確率を制御するこ
とを特徴とする請求項１記載のディレイテストパターン
生成方法。 - 【請求項９】組合わせ回路部のテストパターンの代わり
に該組合わせ回路部の重み付け乱数テストに用いる重み
を用い、該重みに応じて計算した０コスト及び１コスト
を用いることを特徴とする請求項８記載のディレイテス
トパターン生成方法。 - 【請求項１０】複数の計算機でディレイテストパターン
生成処理を行う方法にして、１つの計算機で請求項１記
載のフリップフロップの状態変化を求めるまでの処理を
行い、他の計算機で該状態変化，外部入力ピンの第２の
信号値としての無作為な０または１及びクロックピンの
第２の信号値としての無作為なパルスのオンまたはオフ
状態を用いて故障回路及び正常回路の組合わせ回路部を
シミュレートすることによりディレイ故障検出を行うこ
とを特徴とするディレイテストパターン生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237808A JPH0572287A (ja) | 1991-09-18 | 1991-09-18 | デイレイテストパターン生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237808A JPH0572287A (ja) | 1991-09-18 | 1991-09-18 | デイレイテストパターン生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572287A true JPH0572287A (ja) | 1993-03-23 |
Family
ID=17020717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237808A Pending JPH0572287A (ja) | 1991-09-18 | 1991-09-18 | デイレイテストパターン生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006041059A1 (ja) * | 2004-10-12 | 2006-04-20 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| JP4488595B2 (ja) * | 2000-06-08 | 2010-06-23 | 株式会社アドバンテスト | テストパターン生成方法 |
| US8793548B2 (en) | 2010-06-23 | 2014-07-29 | Fujitsu Semiconductor Limited | Integrated circuit, simulation apparatus and simulation method |
-
1991
- 1991-09-18 JP JP3237808A patent/JPH0572287A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4488595B2 (ja) * | 2000-06-08 | 2010-06-23 | 株式会社アドバンテスト | テストパターン生成方法 |
| WO2006041059A1 (ja) * | 2004-10-12 | 2006-04-20 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| US7298162B2 (en) | 2004-10-12 | 2007-11-20 | Advantest Corporation | Test apparatus and test method |
| US8793548B2 (en) | 2010-06-23 | 2014-07-29 | Fujitsu Semiconductor Limited | Integrated circuit, simulation apparatus and simulation method |
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