JPH04237090A - フラットディスプレイの階調駆動回路 - Google Patents
フラットディスプレイの階調駆動回路Info
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- JPH04237090A JPH04237090A JP545491A JP545491A JPH04237090A JP H04237090 A JPH04237090 A JP H04237090A JP 545491 A JP545491 A JP 545491A JP 545491 A JP545491 A JP 545491A JP H04237090 A JPH04237090 A JP H04237090A
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- Japan
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- bits
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 8
- 238000002834 transmittance Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、液晶ディスプレイ、プ
ラズマディスプレイ等のフラットディスプレイにおいて
中間調表示を可能とする階調駆動回路に関するものであ
る。
ラズマディスプレイ等のフラットディスプレイにおいて
中間調表示を可能とする階調駆動回路に関するものであ
る。
【0002】
【従来の技術】従来、フラットディスプレイの一種であ
る液晶ディスプレイの回路としては図4に示されたもの
がよく知られている。図4において、複数のX電極線(
X1 ,X2 ,…)とY電極線(Y1 ,Y2 ,…
)がマトリクス状に構成され、各X電極線とY電極線の
交点にTFT(薄膜トランジスタ)などのアクティブ素
子6及び液晶表示素子7が形成される。
る液晶ディスプレイの回路としては図4に示されたもの
がよく知られている。図4において、複数のX電極線(
X1 ,X2 ,…)とY電極線(Y1 ,Y2 ,…
)がマトリクス状に構成され、各X電極線とY電極線の
交点にTFT(薄膜トランジスタ)などのアクティブ素
子6及び液晶表示素子7が形成される。
【0003】Y電極線はデータ信号線ともいわれ、各液
晶表示素子7の表示データ信号を出力する表示信号回路
9に接続される。また、X電極線は走査信号線ともいわ
れ、順次走査信号を出力する走査信号回路10に接続さ
れる。アクティブ素子6の駆動は、X電極線の順次走査
駆動を行う線順次駆動法が用いられ、X電極線の走査に
同期してX電極線上のアクティブ素子6をオン状態(ア
クティブ状態)にし、この時表示信号回路9から表示デ
ータ信号を出力し、前記オン状態のアクティブ素子6を
介して該当する液晶表示素子7にデータ信号の書込みを
行う。なお、液晶表示素子7には必要に応じて蓄積容量
8を設け、液晶表示素子7の電荷保持特性を改善する試
みもなされている。
晶表示素子7の表示データ信号を出力する表示信号回路
9に接続される。また、X電極線は走査信号線ともいわ
れ、順次走査信号を出力する走査信号回路10に接続さ
れる。アクティブ素子6の駆動は、X電極線の順次走査
駆動を行う線順次駆動法が用いられ、X電極線の走査に
同期してX電極線上のアクティブ素子6をオン状態(ア
クティブ状態)にし、この時表示信号回路9から表示デ
ータ信号を出力し、前記オン状態のアクティブ素子6を
介して該当する液晶表示素子7にデータ信号の書込みを
行う。なお、液晶表示素子7には必要に応じて蓄積容量
8を設け、液晶表示素子7の電荷保持特性を改善する試
みもなされている。
【0004】ここで、前記液晶表示素子7に書き込むデ
ータ信号電圧の振幅値を可変とすることで液晶表示素子
7への書込み電圧もしくは電荷量を可変制御し、液晶の
光透過率を可変制御することができる。この方法は電圧
変調駆動法といわれ、液晶ディスプレイにおいて中間調
表示を行う代表的な駆動方式である。この電圧変調駆動
法により階調表示を可能とする液晶駆動回路としては、
例えば、図5に示されている「日立製作所製、液晶駆動
用ドライバ、HD66310T」が知られている。
ータ信号電圧の振幅値を可変とすることで液晶表示素子
7への書込み電圧もしくは電荷量を可変制御し、液晶の
光透過率を可変制御することができる。この方法は電圧
変調駆動法といわれ、液晶ディスプレイにおいて中間調
表示を行う代表的な駆動方式である。この電圧変調駆動
法により階調表示を可能とする液晶駆動回路としては、
例えば、図5に示されている「日立製作所製、液晶駆動
用ドライバ、HD66310T」が知られている。
【0005】図5は8階調の表示を可能とするもので、
液晶画素に対応した3ビットの表示データD0j,D1
j,D2jがクロック信号CL2に同期して第1のラッ
チ回路11に入力される。第1のラッチ回路11に入力
された表示データ信号は、その後クロック信号CL1に
同期して第2のラッチ回路12に入力される。そして、
第2のラッチ回路12の出力は電圧セレクタ回路13に
入力される。
液晶画素に対応した3ビットの表示データD0j,D1
j,D2jがクロック信号CL2に同期して第1のラッ
チ回路11に入力される。第1のラッチ回路11に入力
された表示データ信号は、その後クロック信号CL1に
同期して第2のラッチ回路12に入力される。そして、
第2のラッチ回路12の出力は電圧セレクタ回路13に
入力される。
【0006】この電圧セレクタ回路13はデコーダ回路
などで構成されるものであり、例えば3ビットの入力信
号に基づいて23 =8本の出力線の内いずれか1本の
出力線上にデータ出力を行うものである。本回路構成で
は前記電圧セレクタ回路13の出力は次段のアナログス
イッチ14 1〜14 8のいずれか一つを選択してオ
ン状態とし、アナログスイッチ141 〜148 に接
続される8本の電源入力ラインV0〜V7のいずれか一
つをドライバ出力Ynに出力するように動作するもので
ある。
などで構成されるものであり、例えば3ビットの入力信
号に基づいて23 =8本の出力線の内いずれか1本の
出力線上にデータ出力を行うものである。本回路構成で
は前記電圧セレクタ回路13の出力は次段のアナログス
イッチ14 1〜14 8のいずれか一つを選択してオ
ン状態とし、アナログスイッチ141 〜148 に接
続される8本の電源入力ラインV0〜V7のいずれか一
つをドライバ出力Ynに出力するように動作するもので
ある。
【0007】なお、前記日立製作所製の液晶ドライバ回
路は図4の駆動回路を160 個備えている。また、液
晶ディスプレイ装置は1水平走査線の画素数に応じた数
の液晶ドライバ回路を備えている。そして、前記第1の
ラッチ回路11から第2のラッチ回路12への転送は、
1水平走査線分の表示データがラッチ回路11に入力さ
れた後に行われる。
路は図4の駆動回路を160 個備えている。また、液
晶ディスプレイ装置は1水平走査線の画素数に応じた数
の液晶ドライバ回路を備えている。そして、前記第1の
ラッチ回路11から第2のラッチ回路12への転送は、
1水平走査線分の表示データがラッチ回路11に入力さ
れた後に行われる。
【0008】
【発明が解決しようとする課題】しかしながら、上記構
成の液晶ディスプレイの階調駆動回路においては、多階
調化をはかる場合、階調再現相当数の外部電源入力を必
要とする。また、駆動回路のIC化を行うとIC内部に
おいて電源入力ラインの配線系の占める面積が増大し経
済的でなくなる。
成の液晶ディスプレイの階調駆動回路においては、多階
調化をはかる場合、階調再現相当数の外部電源入力を必
要とする。また、駆動回路のIC化を行うとIC内部に
おいて電源入力ラインの配線系の占める面積が増大し経
済的でなくなる。
【0009】さらに、P−MOS、N−MOS、FET
等で構成されるアナログスイッチの数も階調再現相当数
必要とし、IC化を考えた場合には経済的ではない。本
発明は、上記問題点を解決して、多階調な表示が行え、
かつ外部電源入力ライン数及びアナログスイッチ数の削
減が可能で低コストのフラットディスプレイの階調駆動
回路を提供することを目的とする。
等で構成されるアナログスイッチの数も階調再現相当数
必要とし、IC化を考えた場合には経済的ではない。本
発明は、上記問題点を解決して、多階調な表示が行え、
かつ外部電源入力ライン数及びアナログスイッチ数の削
減が可能で低コストのフラットディスプレイの階調駆動
回路を提供することを目的とする。
【0010】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、電圧変調駆動法により各表示画素を2
K レベル(ただしKは2以上の整数)で階調表示する
フラットディスプレイの階調駆動回路において、1表示
画素に対してKビットの階調表示データを所定表示画素
数分記憶した後同時に出力するメモリ回路と、そのメモ
リ回路からの階調表示データ及び2m 種(ただし2≦
m<K)の階調駆動電圧が入力され、前記メモリ回路の
出力を2K レベルのアナログ電圧に変換するD/A変
換回路とを備えるように構成したものである。
めに、本発明は、電圧変調駆動法により各表示画素を2
K レベル(ただしKは2以上の整数)で階調表示する
フラットディスプレイの階調駆動回路において、1表示
画素に対してKビットの階調表示データを所定表示画素
数分記憶した後同時に出力するメモリ回路と、そのメモ
リ回路からの階調表示データ及び2m 種(ただし2≦
m<K)の階調駆動電圧が入力され、前記メモリ回路の
出力を2K レベルのアナログ電圧に変換するD/A変
換回路とを備えるように構成したものである。
【0011】
【作用】本発明によれば、以上のようにフラットディス
プレイの階調駆動回路を構成したので、メモリ回路は1
画素に対してKビットの階調表示データを所定表示画素
数分(例、1ライン分)記憶した後、同時にD/A変換
回路に出力する。そして、D/A変換回路は2m 種の
階調駆動電圧とKビットの階調表示データとを受けて階
調表示データのKビットを2K レベルのアナログ電圧
に変換する。
プレイの階調駆動回路を構成したので、メモリ回路は1
画素に対してKビットの階調表示データを所定表示画素
数分(例、1ライン分)記憶した後、同時にD/A変換
回路に出力する。そして、D/A変換回路は2m 種の
階調駆動電圧とKビットの階調表示データとを受けて階
調表示データのKビットを2K レベルのアナログ電圧
に変換する。
【0012】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図1は本発明の実施例の階調駆
動回路を示すブロック図であって、液晶表示素子1画素
当たり2K レベル(ただし、Kは2以上の整数)の階
調表示を再現させる例を示すものである。
ながら詳細に説明する。図1は本発明の実施例の階調駆
動回路を示すブロック図であって、液晶表示素子1画素
当たり2K レベル(ただし、Kは2以上の整数)の階
調表示を再現させる例を示すものである。
【0013】図1において、表示画素に対応したKビッ
トの階調表示データD0〜DKをシフトクロックCPの
タイミングでシフトレジスタ回路1に順次格納する。そ
して、1水平走査線分の階調表示データがシフトレジス
タ回路1に格納されると、LOAD信号のタイミングで
同時にラッチ回路2に格納される。ここで、シフトレジ
スタ回路1及びラッチ回路2が本発明におけるメモリ回
路に対応する。
トの階調表示データD0〜DKをシフトクロックCPの
タイミングでシフトレジスタ回路1に順次格納する。そ
して、1水平走査線分の階調表示データがシフトレジス
タ回路1に格納されると、LOAD信号のタイミングで
同時にラッチ回路2に格納される。ここで、シフトレジ
スタ回路1及びラッチ回路2が本発明におけるメモリ回
路に対応する。
【0014】ラッチ回路2から読み出された階調表示デ
ータはレベルシフタ回路3により所定の電圧レベルに変
換され、D/A変換回路4に入力される。 D/A変
換回路4は2m 種(2≦m<K)の階調駆動用電源(
V0〜Vm)を入力し、Kビットの階調表示データに対
応した電圧値をバッファアンプ5を介して出力する。な
お、液晶ディスプレイ装置は1水平走査線の画素数に応
じた数の階調駆動回路を備えている。そして、1水平走
査線に対して複数個の階調駆動回路を備えている場合は
、それらの階調駆動回路のシフトレジスタ回路1に順次
階調表示データが格納され、1水平走査線分の格納が終
わるとLOAD信号が生成して複数個の階調駆動回路に
おいて同時にラッチ回路2に転送される。
ータはレベルシフタ回路3により所定の電圧レベルに変
換され、D/A変換回路4に入力される。 D/A変
換回路4は2m 種(2≦m<K)の階調駆動用電源(
V0〜Vm)を入力し、Kビットの階調表示データに対
応した電圧値をバッファアンプ5を介して出力する。な
お、液晶ディスプレイ装置は1水平走査線の画素数に応
じた数の階調駆動回路を備えている。そして、1水平走
査線に対して複数個の階調駆動回路を備えている場合は
、それらの階調駆動回路のシフトレジスタ回路1に順次
階調表示データが格納され、1水平走査線分の格納が終
わるとLOAD信号が生成して複数個の階調駆動回路に
おいて同時にラッチ回路2に転送される。
【0015】図2は本発明の実施例におけるD/A変換
回路を示す回路図で、Kビットの階調表示データの上位
mビットをデコードするデコーダ回路4a、下位nビッ
トをデコードするデコーダ回路4b、2m 種の階調用
駆動電源(V0〜Vm)のうち隣り合う電圧を選択する
電源間電圧選択部4c、選択された電源間電圧を2n
ステップに(2≦n<K)分割するD/A変換部4d、
及びD/A変換された電圧を出力するバッファアンプ部
4eから構成されている。
回路を示す回路図で、Kビットの階調表示データの上位
mビットをデコードするデコーダ回路4a、下位nビッ
トをデコードするデコーダ回路4b、2m 種の階調用
駆動電源(V0〜Vm)のうち隣り合う電圧を選択する
電源間電圧選択部4c、選択された電源間電圧を2n
ステップに(2≦n<K)分割するD/A変換部4d、
及びD/A変換された電圧を出力するバッファアンプ部
4eから構成されている。
【0016】以下、図2の各部を詳細に説明する。電源
間電圧選択部4cには2m 種の階調用駆動電源の各電
源ラインに対して2個のアナログスイッチ、例えばV1
にはSWG1−1とSWG1−2が、VMにはSWGM
−1とSWGM−2が接続されている。そして、スイッ
チSWG1−1,SWG2−1・・・SWGM−1の他
端はD/A変換部4dを構成する抵抗R1の一端に接続
されている。また、スイッチSWG1−2,SWG2−
2・・・SWGM−2の他端はD/A変換部4dを構成
する抵抗RNの一端に接続されている。
間電圧選択部4cには2m 種の階調用駆動電源の各電
源ラインに対して2個のアナログスイッチ、例えばV1
にはSWG1−1とSWG1−2が、VMにはSWGM
−1とSWGM−2が接続されている。そして、スイッ
チSWG1−1,SWG2−1・・・SWGM−1の他
端はD/A変換部4dを構成する抵抗R1の一端に接続
されている。また、スイッチSWG1−2,SWG2−
2・・・SWGM−2の他端はD/A変換部4dを構成
する抵抗RNの一端に接続されている。
【0017】そして、電源間電圧選択部4cは、デコー
ダ回路4aにより2m 種の階調用駆動電源(V0〜V
m)のうち隣り合う電源VaとVa+1を選択する場合
は、スイッチSWGa−1とSWG(a+1)−2がオ
ン状態となり、その2点間の電圧をD/A変換部4dに
印加する。D/A変換部4dは、デコーダ回路4bの出
力に基づいてアナログスイッチ群SW1〜SWNを選択
し、電源間電圧選択部4cの印加電圧を分割抵抗R1〜
RNを用いてステップ的に分割する。ここで、R1〜R
Nは同一抵抗値であり、N=2n である。そして、ア
ナログスイッチ群SW1〜SWNの他端はバッファアン
プ部4eの(+)入力端子に共通に接続されている。
ダ回路4aにより2m 種の階調用駆動電源(V0〜V
m)のうち隣り合う電源VaとVa+1を選択する場合
は、スイッチSWGa−1とSWG(a+1)−2がオ
ン状態となり、その2点間の電圧をD/A変換部4dに
印加する。D/A変換部4dは、デコーダ回路4bの出
力に基づいてアナログスイッチ群SW1〜SWNを選択
し、電源間電圧選択部4cの印加電圧を分割抵抗R1〜
RNを用いてステップ的に分割する。ここで、R1〜R
Nは同一抵抗値であり、N=2n である。そして、ア
ナログスイッチ群SW1〜SWNの他端はバッファアン
プ部4eの(+)入力端子に共通に接続されている。
【0018】以上のように構成されたD/A変換回路の
出力数分(j個)により図1のD/A変換回路4が構成
されている。図3は本発明の実施例における階調駆動電
圧(V)と液晶ディスプレイの透過率(T)の関係を示
す特性図で、電源間電圧選択部4cが2点間、例えばV
aとVa+1間を選択し、その間をD/A変換部4dが
さらに2n ステップに分割していることが理解される
。
出力数分(j個)により図1のD/A変換回路4が構成
されている。図3は本発明の実施例における階調駆動電
圧(V)と液晶ディスプレイの透過率(T)の関係を示
す特性図で、電源間電圧選択部4cが2点間、例えばV
aとVa+1間を選択し、その間をD/A変換部4dが
さらに2n ステップに分割していることが理解される
。
【0019】なお、前記実施例では液晶ディスプレイへ
の適用について説明を行っているが、プラズマディスプ
レイやELディスプレイ等他のフラットディスプレイに
適用することも可能である。また、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
の適用について説明を行っているが、プラズマディスプ
レイやELディスプレイ等他のフラットディスプレイに
適用することも可能である。また、本発明の趣旨に基づ
き種々の変形が可能であり、それらを本発明の範囲から
排除するものではない。
【0020】
【発明の効果】以上詳細に説明したように、本発明によ
れば、電圧変調駆動法により各表示画素を2K レベル
(ただしKは2以上の整数)で階調表示するフラットデ
ィスプレイの階調駆動回路において、1表示画素に対し
てKビットの階調表示データを所定表示画素数分記憶し
た後同時に出力するメモリ回路と、そのメモリ回路から
の階調表示データ及び2m 種(ただし2≦m<K)の
階調駆動電圧が入力され、前記メモリ回路の出力を2K
レベルのアナログ電圧に変換するD/A変換回路とを
備えるように構成したので、以下のような効果を奏する
ことができる。 (1)同一階調数に対する外部電源入力数を削減するこ
とができる。 (2)同一階調数に対するアナログスイッチ数を削減す
ることができる。
れば、電圧変調駆動法により各表示画素を2K レベル
(ただしKは2以上の整数)で階調表示するフラットデ
ィスプレイの階調駆動回路において、1表示画素に対し
てKビットの階調表示データを所定表示画素数分記憶し
た後同時に出力するメモリ回路と、そのメモリ回路から
の階調表示データ及び2m 種(ただし2≦m<K)の
階調駆動電圧が入力され、前記メモリ回路の出力を2K
レベルのアナログ電圧に変換するD/A変換回路とを
備えるように構成したので、以下のような効果を奏する
ことができる。 (1)同一階調数に対する外部電源入力数を削減するこ
とができる。 (2)同一階調数に対するアナログスイッチ数を削減す
ることができる。
【0021】したがって、多階調の表示を行うフラット
ディスプレイの階調駆動回路として好適である。
ディスプレイの階調駆動回路として好適である。
【図1】本発明の実施例の階調駆動回路を示すブロック
図である。
図である。
【図2】本発明の実施例におけるD/A変換回路を示す
回路図である。
回路図である。
【図3】本発明の実施例における階調駆動電圧と液晶デ
ィスプレイの透過率の関係を示す特性図である。
ィスプレイの透過率の関係を示す特性図である。
【図4】従来の液晶ディスプレイの回路構成を示す回路
図である。
図である。
【図5】従来の階調駆動回路を示すブロック図である。
1 シフトレジスタ回路
2 ラッチ回路
3 レベルシフタ回路
4 D/A変換回路
5 バッファアンプ回路
Claims (3)
- 【請求項1】 電圧変調駆動法により各表示画素を2
K レベル(ただしKは2以上の整数)で階調表示する
フラットディスプレイの階調駆動回路において、(a)
1表示画素に対してKビットの階調表示データを所定表
示画素数分記憶した後同時に出力するメモリ回路と、 (b)該メモリ回路からの階調表示データ及び2m 種
(ただし2≦m<K)の階調駆動電圧が入力され、該階
調表示データを2K レベルのアナログ電圧に変換する
D/A変換回路とを備えることを特徴とするフラットデ
ィスプレイの階調駆動回路。 - 【請求項2】 D/A変換回路は、隣り合う2種の階
調駆動電圧を選択する回路と、該選択された電圧間を2
n ステップに分割する回路とを備えることを特徴とす
る請求項1記載のフラットディスプレイの階調駆動回路
。 - 【請求項3】 隣り合う2種の階調駆動電圧を選択す
る回路は、階調表示データのKビットのうちmビットを
デコードする回路と、入力される2m 種の階調駆動電
圧を該mビットをデコードする回路の出力により選択す
るアナログスイッチから構成され、選択された電圧間を
2n ステップに分割する回路は、該電圧間を分圧する
抵抗と、階調表示データのKビットのうち残りのnビッ
トをデコードする回路と、前記抵抗の分圧電圧を該nビ
ットをデコードする回路の出力により選択するアナログ
スイッチとから構成されていることを特徴とする請求項
2記載のフラットディスプレイの階調駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP545491A JPH04237090A (ja) | 1991-01-22 | 1991-01-22 | フラットディスプレイの階調駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP545491A JPH04237090A (ja) | 1991-01-22 | 1991-01-22 | フラットディスプレイの階調駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04237090A true JPH04237090A (ja) | 1992-08-25 |
Family
ID=11611668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP545491A Withdrawn JPH04237090A (ja) | 1991-01-22 | 1991-01-22 | フラットディスプレイの階調駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04237090A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
JP2001318652A (ja) * | 2000-05-08 | 2001-11-16 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
-
1991
- 1991-01-22 JP JP545491A patent/JPH04237090A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
JP2001318652A (ja) * | 2000-05-08 | 2001-11-16 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |