JPH04233765A - Semiconductor device and manufacture thereof - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、スイッチング電源，モ
ータ制御等に使用されるパワーデバイスの一種で、低耐
圧のＭＯＳＦＥＴ、しかもゲートをトレンチ溝部に形成
し、素子の微細化による集積度の向上をはかり、オン時
の抵抗を低減したＭＯＳＦＥＴ（以下、ＲＭＯＳＦＥＴ
と称す）等の半導体装置およびその製造方法に関する。[Industrial Application Field] The present invention is a type of power device used in switching power supplies, motor control, etc. The present invention is a low voltage MOSFET, and moreover, the gate is formed in a trench, and the degree of integration is improved by miniaturizing the element. MOSFET (hereinafter referred to as RMOSFET) with reduced resistance when turned on
The present invention relates to a semiconductor device such as (referred to as ``1'') and a method for manufacturing the same.
【０００２】0002
【従来の技術】近年、パワーデバイスは、バイポーラト
ランジスタに代わって、低電力制御性，高速制御性を持
ち合わせたＭＯＳＦＥＴが主流を占めつつある。しかし
、ＭＯＳＦＥＴには、オン時の抵抗が高いためオン時の
電力損失がバイポーラトランジスタに比較して大きいと
いう問題がある。低耐圧のＭＯＦＥＴにおいては、半導
体基板のエピタキシャル層は高濃度であり、ＭＯＳＦＥ
Ｔの抵抗成分の中ではチャンネル部の抵抗（以下、Ｒｃ
ｈと称す）が支配的である。したがって、低耐圧ＭＯＳ
ＦＥＴにおいては、オン抵抗低減の対策として、素子の
微細化による集積度の向上によって、Ｒｃｈ低減をはか
るのが一般的である。そこで従来のＤＭＯＳ（Ｄｏｕｂ
ｌｅ Ｄｉｆｆｕｓｉｏｎ ＭＯＳ）ＦＥＴに代わって
提案されたのが、トレンチ溝部にゲートを形成するＲＭ
ＯＳＦＥＴである。2. Description of the Related Art In recent years, MOSFETs, which have low power controllability and high-speed controllability, have become mainstream in power devices, replacing bipolar transistors. However, MOSFETs have a problem in that their resistance when turned on is high, and therefore the power loss when turned on is greater than that of bipolar transistors. In low-voltage MOFETs, the epitaxial layer of the semiconductor substrate is highly doped;
Among the resistance components of T, the resistance of the channel section (hereinafter referred to as Rc
h) is dominant. Therefore, low voltage MOS
In FETs, as a measure to reduce on-resistance, it is common to reduce Rch by improving the degree of integration through miniaturization of elements. Therefore, conventional DMOS (Doubt)
The RM, in which the gate is formed in the trench, has been proposed in place of the Diffusion MOS) FET.
It is an OSFET.
【０００３】以下に従来のＭＯＳＦＥＴについて説明す
る。図７は従来のＤＭＯＳＦＥＴ、図８が従来のＲＭＯ
ＳＦＥＴ、図９が従来の完全自己整合型ＲＭＯＳＦＥＴ
で、それぞれの断面図を示す。それぞれの図において、
１はポリシリコンゲート部、２はソースアルミニウム、
３は層間絶縁膜、４は深いＰ＋拡散領域、５はチャンネ
ル部形成のためのＰ拡散領域、６はソースＮ＋拡散領域
、７はＮ−エピタキシャル層、８はＮ＋サブストレート
層、９はＭＯＳＦＥＴのチャンネル部、１０はゲート酸
化膜、１１は埋め込み用ポリシリコン、１２はポリシリ
コンゲート部１上の酸化膜である。図７のＤＭＯＳＦＥ
Ｔが横型にチャンネルを形成しているのに対し、図４，
図５のＲＭＯＳＦＥＴは縦型に形成している。ＲＭＯＳ
ＦＥＴ構造においては、チャンネル部形成のためのＰ領
域の横方向の拡散を考慮しなくてもよいため、ゲート部
をトレンチエッチングの加工寸法で形成できる。したが
って、ゲート部の寸法を従来のＤＭＯＳＦＥＴよりも縮
小できるため素子の微細化が可能になる。A conventional MOSFET will be explained below. Figure 7 shows a conventional DMOSFET, and Figure 8 shows a conventional RMO.
SFET, Figure 9 is a conventional fully self-aligned RMOSFET
shows a cross-sectional view of each. In each figure,
1 is a polysilicon gate part, 2 is a source aluminum,
3 is an interlayer insulating film, 4 is a deep P+ diffusion region, 5 is a P diffusion region for forming a channel portion, 6 is a source N+ diffusion region, 7 is an N- epitaxial layer, 8 is an N+ substrate layer, and 9 is a MOSFET. In the channel part, 10 is a gate oxide film, 11 is a buried polysilicon, and 12 is an oxide film on the polysilicon gate part 1. DMOSFE in Figure 7
While T forms a horizontal channel, Fig. 4,
The RMOSFET in FIG. 5 is formed vertically. RMOS
In the FET structure, since it is not necessary to consider the lateral diffusion of the P region for forming the channel portion, the gate portion can be formed with the processing dimensions of trench etching. Therefore, the dimensions of the gate portion can be made smaller than in conventional DMOSFETs, making it possible to miniaturize the device.
【０００４】0004
【発明が解決しようとする課題】このような従来の構成
では、図８のＲＭＯＳＦＥＴの場合、ポリシリコンゲー
ト部１とソースＮ＋拡散領域６の絶縁のため層間絶縁膜
３をソースＮ＋拡散領域６にオーバーラップして形成す
る必要があり、その結果、図７のＤＭＯＳＦＥＴの場合
と同様にソース部の微細化をはかることは不可能である
。[Problems to be Solved by the Invention] In such a conventional configuration, in the case of the RMOSFET shown in FIG. It is necessary to form them in an overlapping manner, and as a result, it is impossible to miniaturize the source portion as in the case of the DMOSFET shown in FIG.
【０００５】また図８のＲＭＯＳＦＥＴ、図９の完全自
己整合型ＲＭＯＳＦＥＴの場合とも、ホスフィンドープ
ドポリシリコン蒸着により、ポリシリコンゲート部１を
形成し、さらにトレンチ溝内部をポリシリコンによって
埋め込んだ後、エッチバックにより埋め込み用ポリシリ
コン１１の平坦化を図っていたため、非常に複雑なプロ
セスとなっていた。In both the RMOSFET shown in FIG. 8 and the completely self-aligned RMOSFET shown in FIG. 9, a polysilicon gate portion 1 is formed by phosphine-doped polysilicon vapor deposition, and the inside of the trench groove is filled with polysilicon. Since the buried polysilicon 11 was planarized by etch-back, the process was extremely complicated.
【０００６】本発明はこの課題を解決するもので、簡単
なプロセスで、微細化をはかった半導体装置およびその
製造方法を提供することを目的としている。The present invention solves this problem, and aims to provide a semiconductor device that is miniaturized using a simple process and a method for manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】本発明は上記目的を達成
するために半導体基板の表面に形成されたトレンチ溝部
と、そのトレンチ溝部の側壁および底部に形成されたゲ
ート酸化膜と、そのゲート酸化膜を介してトレンチ溝内
部に形成されたポリシリコンゲート部と、そのポリシリ
コンゲート部とその近傍のソース領域間を絶縁するため
にポリシリコンゲート部のソース側の表面にのみ形成さ
れた酸化膜とを少なくとも有する構成と、所定の処理を
施した半導体基板の表面に保護酸化膜，窒化膜およびＣ
ＶＤ酸化膜を順次積層する工程と、１．０μｍ〜１．５
μｍ幅のトレンチ溝形成用のマスクパターン形成工程と
、ＣＶＤ酸化膜，窒化膜および保護酸化膜をエッチング
する工程と、ＣＶＤ酸化膜をマスクとして半導体基板の
表面の所定部にトレンチ溝を形成する工程と、そのトレ
ンチ溝側壁および底部にゲート酸化膜を形成する工程と
、そのゲート酸化膜を介してトレンチ溝内部およびＣＶ
Ｄ酸化膜表面等にホスフィンドープドポリシリコンを形
成する工程と、ＣＶＤ酸化膜をエンドポイントとしてポ
リシリコンのエッチバックを行ない、ポリシリコンをト
レンチ溝内部にのみ残して、ポリシリコンゲート部を形
成する工程と、ＣＶＤ酸化膜を除去する工程と、窒化膜
をマスクとしてポリシリコンゲート部とその近傍のソー
ス領域を絶縁するためのＬＯＣＯＳ酸化膜を形成する工
程とを少なくとも有する構成からなる。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a trench formed on the surface of a semiconductor substrate, a gate oxide film formed on the side walls and bottom of the trench, and a gate oxide film formed on the side walls and bottom of the trench. An oxide film formed only on the source side surface of the polysilicon gate portion to insulate the polysilicon gate portion formed inside the trench via a film and the source region in the vicinity of the polysilicon gate portion. A protective oxide film, a nitride film and a C
The process of sequentially laminating VD oxide films and the process of sequentially stacking VD oxide films and
A process of forming a mask pattern for forming trench grooves with a width of μm, a process of etching the CVD oxide film, nitride film, and a protective oxide film, and a process of forming trench grooves in predetermined parts of the surface of the semiconductor substrate using the CVD oxide film as a mask. and a step of forming a gate oxide film on the side walls and bottom of the trench, and forming a gate oxide film inside the trench and CV via the gate oxide film.
D Step of forming phosphine-doped polysilicon on the surface of the oxide film, etc., and etching back the polysilicon using the CVD oxide film as an end point, leaving polysilicon only inside the trench groove to form a polysilicon gate part. The method includes at least a step, a step of removing a CVD oxide film, and a step of forming a LOCOS oxide film for insulating a polysilicon gate portion and a source region in its vicinity using a nitride film as a mask.
【０００８】[0008]
【作用】この構成によって、窒化膜をマスクとしてポリ
シリコンゲート部のソース側の表面にのみＬＯＣＯＳ酸
化膜を形成し、ポリシリコンゲート部の選択的酸化によ
って、自己整合的にゲート・ソース間の絶縁がはかれ、
ソース領域に対してのオーバーラップが不要となる。し
たがって、ソース領域においてオーバーラップ部の寸法
を縮小できる分だけ、ソース領域の微細化をはかること
が可能となる。これによって、素子の集積度が向上しＲ
ｃｈの低減を一層はかることができる。[Operation] With this configuration, a LOCOS oxide film is formed only on the source side surface of the polysilicon gate portion using the nitride film as a mask, and insulation between the gate and source is achieved in a self-aligned manner by selective oxidation of the polysilicon gate portion. The scale is measured,
There is no need to overlap the source area. Therefore, the source region can be miniaturized to the extent that the dimensions of the overlapping portion in the source region can be reduced. This improves the degree of device integration and R
It is possible to further reduce the number of channels.
【０００９】また、トレンチ溝を１．０μｍ〜１．５μ
ｍ幅で形成しているため、通常のホスフィンドープドポ
リシリコン０．５μｍの蒸着のみでトレンチ溝を埋め込
むことができる。トレンチ溝埋め込みのためのポリシリ
コン蒸着の工程を省略することが可能となり、プロセス
の簡略化を計ることができる。[0009] Also, the trench groove is 1.0 μm to 1.5 μm.
Since the trench is formed with a width of m, the trench can be filled with only 0.5 μm of normal phosphine-doped polysilicon vapor deposition. It becomes possible to omit the polysilicon deposition step for filling the trench, and the process can be simplified.
【００１０】0010
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１１】図１は本発明における完全自己整合型ＲＭ
ＯＳＦＥＴの断面図、図２は図１のトレンチ溝形成から
、ゲート・ソース間を絶縁するＬＯＣＯＳ酸化膜の形成
までの製造方法である。図１において、図４，図５の従
来例と同一部分には同一番号を付し、説明を省略する。
すなわち本発明の特徴はポリシリコンゲート部２１，Ｌ
ＯＣＯＳ酸化膜２２およびトレンチ溝の寸法にある。FIG. 1 shows a completely self-aligned RM according to the present invention.
A cross-sectional view of an OSFET, FIG. 2, shows a manufacturing method from forming the trench shown in FIG. 1 to forming a LOCOS oxide film that insulates between the gate and source. In FIG. 1, the same parts as those in the conventional example shown in FIGS. 4 and 5 are given the same numbers, and their explanations will be omitted. That is, the feature of the present invention is that the polysilicon gate portion 21,L
It has the same dimensions as the OCOS oxide film 22 and the trench groove.
【００１２】つぎにその製造方法を図２を参照して説明
する。まず図２に示すように所定の処理を施した半導体
基板の表面に保護酸化膜２３，窒化膜２４およびＣＶＤ
酸化膜２５を順次積層し、１．０μｍ〜１．５μｍ幅の
トレンチ溝形成用のマスクパターンを形成後、ＣＶＤ酸
化膜，窒化膜２４および保護酸化膜２３をエッチングし
、図３に示すようにＣＶＤ酸化膜をマスクとして半導体
基板の表面の所定部にトレンチ溝を形成する。続いて図
４に示すようにトレンチ溝側壁および底部にゲート酸化
膜１０を形成後、そのトレンチ溝内部およびＣＶＤ酸化
膜２５の表面にホスフィンドープドポリシリコンを蒸着
する。その後図５に示すようにＣＶＤ酸化膜２５をエン
ドポイントとしてポリシリコンのエッチングバックを行
ない、トレンチ溝内部にのみポリシリコンゲート部２１
を残す。その後図６に示すようにＣＶＤ酸化膜２５を除
去し、窒化膜２４をマスクとしてポリシリコンゲート部
２１を酸化し、ポリシリコンゲート部２１のソース領域
側の表面にのみＬＯＣＯＳ酸化膜２２を形成する。その
後は窒化膜２４，保護酸化膜２３を除去し、図１に示す
ようにソースアルミニウム２を形成する。Next, the manufacturing method will be explained with reference to FIG. First, as shown in FIG. 2, a protective oxide film 23, a nitride film 24, and a CVD
After sequentially stacking oxide films 25 and forming a mask pattern for forming trenches with a width of 1.0 μm to 1.5 μm, the CVD oxide film, nitride film 24 and protective oxide film 23 are etched, as shown in FIG. A trench groove is formed in a predetermined portion of the surface of a semiconductor substrate using a CVD oxide film as a mask. Subsequently, as shown in FIG. 4, after forming a gate oxide film 10 on the side walls and bottom of the trench, phosphine-doped polysilicon is deposited inside the trench and on the surface of the CVD oxide film 25. Thereafter, as shown in FIG. 5, the polysilicon is etched back using the CVD oxide film 25 as an end point, and the polysilicon gate portion 21 is etched only inside the trench groove.
leave. Thereafter, as shown in FIG. 6, the CVD oxide film 25 is removed, the polysilicon gate part 21 is oxidized using the nitride film 24 as a mask, and a LOCOS oxide film 22 is formed only on the surface of the polysilicon gate part 21 on the source region side. . Thereafter, the nitride film 24 and the protective oxide film 23 are removed, and the source aluminum 2 is formed as shown in FIG.
【００１３】このように構成された本発明における完全
自己整合型ＲＭＯＳＦＥＴにおいては、図５にある従来
の完全自己整合型ＲＭＯＳＦＥＴに比較して、トレンチ
溝幅を縮小しているため、ポリシリコンゲート部の蒸着
のみでトレンチ溝内部を埋め込むことが可能となり、プ
ロセスを簡略化することができる。In the fully self-aligned RMOSFET of the present invention configured as described above, the trench groove width is reduced compared to the conventional fully self-aligned RMOSFET shown in FIG. It becomes possible to fill the inside of the trench groove only by vapor deposition, and the process can be simplified.
【００１４】[0014]
【発明の効果】以上のように本発明は、窒化膜をマスク
にポリシリコンゲート部を選択的に酸化し、自己整合的
にゲート・ソース間を絶縁しているので、ソース領域に
対してのオーバーラップが不要となり、ソース領域の寸
法を縮小でき、集積度の向上とＲｃｈ低減を計り、また
トレンチ溝を１．０μｍ〜１．５μｍで形成しているた
め、ホスフィンドープドポリシリコン蒸着のみでゲート
部を形成でき、トレンチ溝埋め込みのためのポリシリコ
ン蒸着が不要となり、大幅なプロセスの簡略化を計れる
半導体装置およびその製造方法を提供できる。As described above, the present invention selectively oxidizes the polysilicon gate portion using a nitride film as a mask and insulates the gate and source in a self-aligned manner. No overlap is required, the size of the source region can be reduced, the integration degree is improved, and Rch is reduced.Also, since the trenches are formed with a thickness of 1.0 μm to 1.5 μm, only phosphine-doped polysilicon deposition is required. It is possible to provide a semiconductor device and its manufacturing method that can form a gate portion, eliminate the need for polysilicon deposition for filling trenches, and greatly simplify the process.
【図１】本発明の半導体装置の一実施例の断面図FIG. 1 is a sectional view of an embodiment of a semiconductor device of the present invention.
【図２
】本発明の一実施例の製造方法における主要な第１の工
程を説明するための断面図[Figure 2
]A sectional view for explaining the main first step in the manufacturing method according to an embodiment of the present invention.
【図３】図１に示した本発明の一実施例の製造方法にお
ける主要な第２の工程を説明するための断面図FIG. 3 is a cross-sectional view for explaining the main second step in the manufacturing method of the embodiment of the present invention shown in FIG.
【図４】
図１に示した本発明の一実施例の製造方法における主要
な第３の工程を説明するための断面図[Figure 4]
A sectional view for explaining the main third step in the manufacturing method of one embodiment of the present invention shown in FIG.
【図５】図１に示
した本発明の一実施例の製造方法における主要な第４の
工程を説明するための断面図FIG. 5 is a cross-sectional view for explaining the fourth main step in the manufacturing method of the embodiment of the present invention shown in FIG.
【図６】図１に示した本発
明の一実施例の製造方法における主要な第５の工程を説
明するための断面図FIG. 6 is a cross-sectional view for explaining the main fifth step in the manufacturing method of the embodiment of the present invention shown in FIG.
【図７】従来のＤＭＯＳＦＥＴの断
面図[Figure 7] Cross-sectional view of conventional DMOSFET
【図８】従来のＲＭＯＳＦＥＴの断面図[Figure 8] Cross-sectional view of conventional RMOSFET
【図９】従
来の完全自己整合型ＲＭＯＳＦＥＴの断面図[Figure 9] Cross-sectional view of a conventional fully self-aligned RMOSFET
６ ソースＮ＋拡散領域（ソース領域）７ Ｎ−エ
ピキシャル層半導体基板
８ Ｎ＋サブストレート層半導体基板１０ ゲート
酸化膜
２１ ポリシリコンゲート部
２２ ＬＯＣＯＳ酸化膜（酸化膜）
２３ 保護酸化膜
２４ 窒化膜
２５ ＣＶＤ酸化膜6 Source N+ diffusion region (source region) 7 N- epitaxial layer semiconductor substrate 8 N+ substrate layer semiconductor substrate 10 Gate oxide film 21 Polysilicon gate portion 22 LOCOS oxide film (oxide film) 23 Protective oxide film 24 Nitride film 25 CVD oxidation film
Claims (2)
部と、そのトレンチ溝部の側壁および底部に形成された
ゲート酸化膜と、そのゲート酸化膜を介して前記トレン
チ溝内部に形成されたポリシリコンゲート部と、そのポ
リシリコンゲート部とその近傍のソース領域間を絶縁す
るために前記ポリシリコンゲート部の前記ソース領域側
の表面にのみ形成された酸化膜とを少なくとも有する半
導体装置。1. A trench formed on the surface of a semiconductor substrate, a gate oxide film formed on the side walls and bottom of the trench, and polysilicon formed inside the trench through the gate oxide film. A semiconductor device comprising at least a gate portion and an oxide film formed only on a surface of the polysilicon gate portion on the source region side for insulating between the polysilicon gate portion and a source region in the vicinity thereof.
護酸化膜，窒化膜およびＣＶＤ酸化膜を順次積層する工
程と、１．０μｍ〜１．５μｍ幅のトレンチ溝形成用の
マスクパターン形成工程と、前記ＣＶＤ酸化膜，窒化膜
および保護酸化膜をエッチングする工程と、前記ＣＶＤ
酸化膜をマスクとして前記半導体基板の表面の所定部に
トレンチ溝を形成する工程と、そのトレンチ溝側壁およ
び底部にゲート酸化膜を形成する工程と、そのゲート酸
化膜を介して前記トレンチ溝内部および前記ＣＶＤ酸化
膜表面等にホスフィンドープドポリシリコンを形成する
工程と、前記ＣＶＤ酸化膜をエンドポイントとして前記
ポリシリコンのエッチバックを行ない、ポリシリコンを
前記トレンチ溝内部にのみ残して、ポリシリコンゲート
部を形成する工程と、前記ＣＶＤ酸化膜を除去する工程
と、前記窒化膜をマスクとしてポリシリコンゲート部と
その近傍のソース領域を絶縁するためのＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
）酸化膜を形成する工程とを少なくとも有することを特
徴とする半導体装置の製造方法。2. A step of sequentially laminating a protective oxide film, a nitride film, and a CVD oxide film on the surface of a semiconductor substrate that has been subjected to a predetermined treatment, and forming a mask pattern for forming a trench groove with a width of 1.0 μm to 1.5 μm. a step of etching the CVD oxide film, nitride film and protective oxide film, and a step of etching the CVD oxide film, nitride film and protective oxide film;
forming a trench in a predetermined portion of the surface of the semiconductor substrate using an oxide film as a mask; forming a gate oxide film on the side walls and bottom of the trench; A step of forming phosphine-doped polysilicon on the surface of the CVD oxide film, etc., and etching back the polysilicon using the CVD oxide film as an end point, leaving the polysilicon only inside the trench, forming a polysilicon gate. a step of forming a polysilicon gate portion, a step of removing the CVD oxide film, and a LOCOS (L) process for insulating the polysilicon gate portion and the source region in its vicinity using the nitride film as a mask.
ocal Oxidation of Silicon
) A method for manufacturing a semiconductor device, comprising at least the step of forming an oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40905190A JPH04233765A (en) | 1990-12-28 | 1990-12-28 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
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| JP40905190A JPH04233765A (en) | 1990-12-28 | 1990-12-28 | Semiconductor device and manufacture thereof |
Publications (1)
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|---|---|
| JPH04233765A true JPH04233765A (en) | 1992-08-21 |
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ID=18518429
Family Applications (1)
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|---|---|---|---|
| JP40905190A Pending JPH04233765A (en) | 1990-12-28 | 1990-12-28 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233765A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7932559B2 (en) * | 2007-09-28 | 2011-04-26 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
-
1990
- 1990-12-28 JP JP40905190A patent/JPH04233765A/en active Pending
Cited By (5)
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