JPH04233329A - Counter controller - Google Patents
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- JPH04233329A JPH04233329A JP40889890A JP40889890A JPH04233329A JP H04233329 A JPH04233329 A JP H04233329A JP 40889890 A JP40889890 A JP 40889890A JP 40889890 A JP40889890 A JP 40889890A JP H04233329 A JPH04233329 A JP H04233329A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 12
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はカウンタ制御装置に係わ
り、特に所定数値まで計数したら自らカウンタに初期値
をロ−ドする系と、外部からの同期信号で初期値をロ−
ドする系を備え、外部からの同期信号に優先権がある場
合のカウンタ制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a counter control device, and more particularly to a system that loads an initial value into a counter by itself after counting up to a predetermined value, and a system that loads an initial value using an external synchronization signal.
The present invention relates to a counter control device, which is equipped with a system for inputting data, and in which a synchronization signal from an external source has priority.
【０００２】0002
【従来の技術】初期値から所定値まで計数したら自ら自
己ロ−ド信号を発生してカウンタに初期値をロ−ドして
計数を繰り返すと共に、外部からの同期信号の発生によ
り初期値をロ−ドして計数を繰り返すカウンタががある
。[Prior Art] After counting from an initial value to a predetermined value, a counter generates a self-loading signal, loads the initial value into the counter, repeats counting, and also loads the initial value by generating a synchronizing signal from the outside. There is a counter that repeats counting by entering -.
【０００３】かかるカウンタでは、自己ロ−ド信号によ
るロ−ドのタイミングと同期信号によるロ−ドのタイミ
ングが一致しているため、いずれかの信号が消失しても
問題なく、カウンタは正しくクロック信号等の計数対象
信号を計数できる。In such a counter, the timing of loading by the self-load signal and the timing of loading by the synchronization signal match, so there is no problem even if one of the signals disappears, and the counter can correctly clock the counter. It is possible to count signals to be counted, such as signals.
【０００４】図６は従来のカウンタ制御装置の構成図、
図７はその動作説明用の信号波形図である。図６におい
て、１は初期値「９」から所定値「Ｆ］までクロック信
号ＣＬＫを計数する４進カウンタ、２はカウンタの計数
値が所定値「Ｆ」より１つ前の計数値「Ｅ」になったこ
とを検出して一致信号ＣＯＩを発生するコンパレ−タ、
３はカウンタの計数値が「Ｅ」になって後に発生するク
ロック信号ＣＬＫによりセットされて自己ロ−ド信号Ｓ
ＬＤを発生するフリップフロップ、４は自己ロ−ド信号
ＳＬＤと外部同期信号ＳＹＮＣの論理和であるロ−ド信
号ＬＤを出力するノアゲ−トである。尚、自己ロ−ド信
号ＳＬＤはカウンタ１の計数値が所定値「Ｆ」になって
いる時に発生する。FIG. 6 is a block diagram of a conventional counter control device.
FIG. 7 is a signal waveform diagram for explaining the operation. In FIG. 6, 1 is a quaternary counter that counts the clock signal CLK from an initial value "9" to a predetermined value "F", and 2 is a count value "E" where the count value of the counter is one value before the predetermined value "F". a comparator that generates a coincidence signal COI by detecting that the
3 is set by the clock signal CLK that is generated after the count value of the counter reaches "E" and becomes the self-load signal S.
The flip-flop 4 which generates LD is a NOR gate which outputs a load signal LD which is the logical sum of a self-load signal SLD and an external synchronizing signal SYNC. Incidentally, the self-load signal SLD is generated when the count value of the counter 1 reaches a predetermined value "F".
【０００５】外部同期信号ＳＹＮＣはクロック信号７個
毎に、すなわちカウンタ１の計数値が「Ｆ」となる毎に
発生し、正常動作時には外部同期信号ＳＹＮＣと自己ロ
−ド信号ＳＬＤは同時に発生している。[0005] The external synchronization signal SYNC is generated every seven clock signals, that is, every time the count value of the counter 1 becomes "F", and during normal operation, the external synchronization signal SYNC and the self-load signal SLD are generated at the same time. ing.
【０００６】従って、正常動作時にはカウンタ１は初期
値「９」から「Ｆ」までクロック信号ＣＬＫを計数し、
「Ｆ」まで計数すると次のクロック信号ＣＬＫ発生時に
ロ−ド信号ＬＤ（自己ロ−ド信号ＳＬＤと外部同期信号
ＳＹＮＣの論理和信号）により初期値「９」をロ−ドさ
れ、「９」より繰返しクロック信号の計数を行う。Therefore, during normal operation, the counter 1 counts the clock signal CLK from the initial value "9" to "F",
When counting up to "F", when the next clock signal CLK is generated, the initial value "9" is loaded by the load signal LD (OR signal of the self-load signal SLD and the external synchronization signal SYNC), and the count becomes "9". The clock signals are counted repeatedly.
【０００７】又、図７において（イ）の点線で示すよう
に、外部同期信号ＳＹＮＣが消失しても、自己ロ−ド信
号ＳＬＤにより、正しくカウンタ１に初期値がロ−ドさ
れて、正常なカウント動作が維持される。Furthermore, as shown by the dotted line (A) in FIG. 7, even if the external synchronizing signal SYNC disappears, the initial value is correctly loaded into the counter 1 by the self-loading signal SLD, and the counter 1 is operated normally. A consistent counting operation is maintained.
【０００８】[0008]
【発明が解決しようとする課題】しかし、従来のカウン
タ制御装置では以下の問題がある。すなわち、図７にお
いて（ロ）で示すように、外部同期信号ＳＹＮＣが時間
軸上で１ビット（１クロック）早い方向にビットスリッ
プすると、最初に外部同期信号ＳＹＮＣでロ−ドが掛り
、次のクロックで再び自己ロ−ド信号ＳＬＤによるロ−
ドが掛り、このためカウンタの計数値は図示のように「
９」が２クロック連続し、カウンタの最終値「Ｆ」が失
われてしまう。そして、以後２回連続してロ−ドが行わ
れ、「９」が２クロック連続し、カウンタの最終値「Ｆ
」が失われる。However, the conventional counter control device has the following problems. That is, as shown by (b) in FIG. 7, when the external synchronization signal SYNC slips one bit (one clock) earlier on the time axis, the external synchronization signal SYNC is first loaded, and then the next Loading by the self-loading signal SLD again with the clock
Therefore, the count value of the counter is as shown in the figure.
9" for two consecutive clocks, and the final value "F" of the counter is lost. After that, loading is performed two times in a row, "9" is displayed for two consecutive clocks, and the final value of the counter is "F".
' will be lost.
【０００９】以上から本発明の目的は、外部同期信号Ｓ
ＹＮＣが時間軸上でビットスリップを生じても２回連続
してカウンタにロ−ドがかかるのを防止すると共に、ロ
−ド信号として外部同期信号を優先して用いて、正常な
カウント動作を継続できるカウンタ制御装置を提供する
ことである。From the above, it is an object of the present invention to
Even if YNC causes a bit slip on the time axis, it prevents the counter from being loaded twice in succession, and also prioritizes use of the external synchronization signal as the load signal to ensure normal counting operation. It is an object of the present invention to provide a counter control device that can be used continuously.
【００１０】0010
【課題を解決するための手段】図１は本発明の原理図で
ある。１１は繰返し初期値Ｎ０より所定値Ｎ１までクロ
ック信号ＣＬＫを計数するカウンタ、１２はカウンタの
計数値が所定値Ｎ１になっている時、自己ロ−ド信号を
発生する自己ロ−ド信号発生部、１３は自己ロ−ド信号
により、あるいは自己ロ−ド信号と同時に発生する外部
同期信号ＳＹＮＣによりカウンタに初期値Ｎ０を設定す
る初期値設定部である。[Means for Solving the Problems] FIG. 1 is a diagram showing the principle of the present invention. 11 is a counter that repeatedly counts the clock signal CLK from the initial value N0 to a predetermined value N1, and 12 is a self-load signal generating section that generates a self-load signal when the count value of the counter reaches the predetermined value N1. , 13 is an initial value setting section which sets the initial value N0 in the counter by a self-load signal or by an external synchronization signal SYNC generated simultaneously with the self-load signal.
【００１１】自己ロ−ド信号発生部１２において、１２
ａは所定値Ｎ１より１つ前の計数値（Ｎ１−１）になっ
たことを検出する（Ｎ１−１）検出部、１２ｂは計数値
が（Ｎ１−１）になって後に発生するクロック信号によ
りセットされて自己ロ−ド信号ＳＬＤを発生するフリッ
プフロップ、１２ｃは同期信号が発生している場合には
、フリップフロップのセットを禁止して自己ロ−ド信号
の発生を阻止する自己ロ−ド信号発生阻止部である。In the self-load signal generating section 12, 12
12b is a clock signal generated after the count value reaches (N1-1); The flip-flop 12c is set by the self-load signal SLD and generates the self-load signal SLD. This is a code signal generation prevention section.
【００１２】0012
【作用】ビットスリップが生じない場合において、カウ
ンタ１１は初期値Ｎ０よりクロック信号の計数を行い、
計数値が（Ｎ１−１）になれば、自己ロ−ド信号発生部
１２は次のクロック信号ＣＬＫが発生した時フリップフ
ロップ１２ｂをセットし、カウンタ１１の計数値がＮ１
となっている期間自己ロ−ド信号ＳＬＤを発生する。[Operation] When no bit slip occurs, the counter 11 counts clock signals from the initial value N0,
When the count value becomes (N1-1), the self-load signal generator 12 sets the flip-flop 12b when the next clock signal CLK is generated, and the count value of the counter 11 becomes N1.
The self-load signal SLD is generated during the period when .
【００１３】初期値設定部１３は自己ロ−ド信号ＳＬＤ
により、あるいは自己ロ−ド信号と同時に発生する外部
同期信号ＳＹＮＣにより次のクロック信号発生時にカウ
ンタ１１に初期値Ｎ０を設定し、初期値からの計数を繰
り返させる。かかるビットスリップが生じない状態にお
いては、外部同期信号ＳＹＮＣあるいは自己ロ−ド信号
ＳＬＤの一方が消失してもカウンタ１１は正しく計数を
行う。The initial value setting section 13 receives a self-load signal SLD.
or by the external synchronizing signal SYNC generated simultaneously with the self-load signal, the counter 11 is set to an initial value N0 when the next clock signal is generated, and counting from the initial value is repeated. In a state where such a bit slip does not occur, the counter 11 counts correctly even if either the external synchronizing signal SYNC or the self-loading signal SLD disappears.
【００１４】ビットスリップが生じた場合には、すなわ
ち外部同期信号ＳＹＮＣが時間軸上で１クロック早い方
向にビットスリップした場合には、外部同期信号ＳＹＮ
Ｃの発生タイミングと、カウンタ１１の計数値が（Ｎ１
−１）になって一致信号ＣＯＩが発生するタイミングと
が一致する。このため、フリップフロップ１２ｂは自己
ロ−ド信号発生阻止部１２ｃによりセットを禁止され、
自己ロ−ド信号ＳＬＤの発生が阻止される。この結果、
以後カウンタ１１には外部同期信号ＳＹＮＣのみにより
初期値Ｎ０がロ−ドされ、初期値Ｎ０から所定値Ｎ１ま
での計数が正しく行われる。When a bit slip occurs, that is, when the external synchronizing signal SYNC slips one clock earlier on the time axis, the external synchronizing signal SYNC
C generation timing and the count value of the counter 11 are (N1
-1) and the timing at which the coincidence signal COI is generated coincides. Therefore, the flip-flop 12b is prohibited from being set by the self-load signal generation prevention section 12c.
Generation of self-load signal SLD is prevented. As a result,
Thereafter, the initial value N0 is loaded into the counter 11 only by the external synchronization signal SYNC, and counting from the initial value N0 to the predetermined value N1 is performed correctly.
【００１５】このように、外部同期信号ＳＹＮＣが時間
軸上でビットスリップが生じた時、自己ロ−ド信号によ
る初期値ロ−ドを禁止し、外部同期信号のみにより優先
的に初期値ロ−ドを行うように構成したから、２回連続
してカウンタにロ−ドがかかるのを防止でき、またロ−
ド信号として外部同期信号を優先して用いて、正常なカ
ウント動作を継続することができる。In this manner, when a bit slip occurs in the external synchronization signal SYNC on the time axis, initial value loading using the self-load signal is prohibited, and initial value loading is preferentially performed using only the external synchronization signal. Since the configuration is configured so that the counter is loaded twice in a row, it is possible to prevent the counter from being loaded twice in a row.
By preferentially using the external synchronization signal as the code signal, normal counting operation can be continued.
【００１６】[0016]
【実施例】（ａ） 本発明の一実施例
図２は本発明の一実施例構成図であり、図１と同一部分
には同一符号を付している。図中、１１は繰返し初期値
Ｎ０（＝９）より所定値Ｎ１（＝Ｆ（４進数））までク
ロック信号ＣＬＫを計数する４進カウンタ、１２はカウ
ンタの計数値が所定値Ｎ１（＝Ｆ）になった時、自己ロ
−ド信号ＳＬＤを発生する自己ロ−ド信号発生部、１３
は自己ロ−ド信号ＳＬＤと外部同期信号ＳＹＮＣの論理
和であるロ−ド信号ＬＤを出力し、クロック信号ＣＬＫ
発生時にカウンタ１１に初期値Ｎ０（＝９）をロ−ドす
る初期値設定部であり、ノアゲ−トで構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS (a) An embodiment of the present invention FIG. 2 is a block diagram of an embodiment of the present invention, and the same parts as in FIG. 1 are designated by the same reference numerals. In the figure, 11 is a quaternary counter that repeatedly counts the clock signal CLK from the initial value N0 (=9) to a predetermined value N1 (=F (quaternary number)), and 12 is a quaternary counter whose count value is the predetermined value N1 (=F). a self-load signal generating section 13 that generates a self-load signal SLD when
outputs the load signal LD which is the logical sum of the self-load signal SLD and the external synchronization signal SYNC, and outputs the load signal LD which is the logical sum of the self-load signal SLD and the external synchronization signal SYNC,
This is an initial value setting section that loads the initial value N0 (=9) into the counter 11 when the counter 11 is generated, and is composed of a NOR gate.
【００１７】自己ロ−ド信号発生部１２において、１２
ａは所定値Ｎ１（＝Ｆ）より１つ前の計数値（Ｎ１−１
）（＝Ｅ）になったことを検出して一致信号ＣＯＩを発
生するコンパレ−タ構成の（Ｎ１−１）検出部、１２ｂ
は計数値が「Ｅ」になって後に最初に発生するクロック
信号ＣＬＫによりセットされて自己ロ−ド信号ＳＬＤを
発生するフリップフロップ、１２ｃは同期信号ＳＹＮＣ
が発生している場合には、フリップフロップ１２ｂのセ
ットを禁止して自己ロ−ド信号の発生を阻止する自己ロ
−ド信号発生阻止部である。自己ロ−ド信号発生阻止部
１２ｃは外部同期信号ＳＹＮＣを入力されるノットゲ−
ト１２ｃ−１と、一致信号ＣＯＩと外部同期信号ＳＹＮ
Ｃの否定信号＊ＳＹＮＣの論理積を演算するアンドゲ−
ト１２ｃ−２で構成されている。In the self-load signal generating section 12, 12
a is the count value (N1-1
)(=E) and generates a coincidence signal COI (N1-1) detection section 12b
12c is a flip-flop which is set by the first clock signal CLK generated after the count value reaches "E" and generates the self-load signal SLD, and 12c is a synchronization signal SYNC.
If a self-load signal is generated, the self-load signal generation prevention section prohibits the flip-flop 12b from being set and prevents the self-load signal from being generated. The self-load signal generation prevention unit 12c is a not game input to which the external synchronization signal SYNC is input.
12c-1, coincidence signal COI and external synchronization signal SYN.
An and game that calculates the AND of C's negation signal *SYNC
12c-2.
【００１８】図３は図２のカウンタ制御装置の動作を説
明する信号波形図であり、以下、外部同期信号ＳＹＮＣ
にビットスリップが生じていない場合とビットスリップ
が生じた場合について図２の動作を説明する。FIG. 3 is a signal waveform diagram illustrating the operation of the counter control device shown in FIG.
The operation of FIG. 2 will be described with respect to a case where no bit slip occurs and a case where a bit slip occurs.
【００１９】外部同期信号ＳＹＮＣにビットスリップが
生じていない場合
外部同期信号ＳＹＮＣはクロック信号７個毎に、換言す
ればカウンタ１１の計数値が「Ｆ」となる毎に発生し、
ビットスリップが生じない場合には外部同期信号ＳＹＮ
Ｃと自己ロ−ド信号ＳＬＤは同時に発生する。When no bit slip occurs in the external synchronization signal SYNC, the external synchronization signal SYNC is generated every seven clock signals, in other words, every time the count value of the counter 11 becomes "F",
If no bit slip occurs, external synchronization signal SYN
C and self-load signal SLD are generated simultaneously.
【００２０】すなわち、カウンタ１１は初期値「９」よ
りクロック信号ＣＬＫの計数を行い、計数値が「Ｅ」に
なれば、自己ロ−ド信号発生部１２は次のクロック信号
ＣＬＫが発生した時フリップフロップ１２ｂをセットし
、カウンタ１１の計数値が「Ｆ」となっている期間自己
ロ−ド信号ＳＬＤを発生する。また、外部同期信号ＳＹ
ＮＣはクロック信号７個毎に、換言すればカウンタ１１
の計数値が「Ｆ」となる毎に発生し、外部同期信号ＳＹ
ＮＣと自己ロ−ド信号ＳＬＤは同時に発生する。That is, the counter 11 counts the clock signal CLK from the initial value "9", and when the counted value reaches "E", the self-load signal generating section 12 starts counting the clock signal CLK when the next clock signal CLK is generated. The flip-flop 12b is set, and the self-load signal SLD is generated during the period when the count value of the counter 11 is "F". In addition, external synchronization signal SY
NC is for every 7 clock signals, in other words, the counter 11
occurs every time the count value of becomes "F", and the external synchronization signal SY
NC and self-load signal SLD are generated simultaneously.
【００２１】初期値設定部１３は自己ロ−ド信号ＳＬＤ
と外部同期信号ＳＹＮＣの論理和を演算してロ−ド信号
ＬＤを発生し、このロ−ド信号ＬＤにより次のクロック
信号発生時にカウンタ１１に初期値「９」を設定し、初
期値からの計数を繰り返させる。The initial value setting section 13 receives the self-load signal SLD.
The load signal LD is generated by calculating the logical sum of the external synchronization signal SYNC and the external synchronization signal SYNC, and this load signal LD sets the initial value "9" in the counter 11 when the next clock signal is generated. Repeat the counting.
【００２２】かかるビットスリップが生じない状態にお
いては、図３において（イ）の点線で示すように、外部
同期信号ＳＹＮＣが消失しても、自己ロ−ド信号ＳＬＤ
により、正しくカウンタ１に初期値「９」がロ−ドされ
て、正常なカウント動作が維持される。又、自己ロ−ド
信号ＳＬＤが消失してもカウンタ１１は正しく計数を行
う。In a state where such a bit slip does not occur, as shown by the dotted line (A) in FIG. 3, even if the external synchronization signal SYNC disappears, the self-load signal SLD
As a result, the initial value "9" is correctly loaded into the counter 1, and normal counting operation is maintained. Furthermore, even if the self-load signal SLD disappears, the counter 11 counts correctly.
【００２３】外部同期信号ＳＹＮＣにビットスリップが
生じた場合
一方、図３において（ロ）で示すように、ビットスリッ
プが生じた場合には、すなわち外部同期信号ＳＹＮＣが
時間軸上で１クロック早い方向にビットスリップした場
合には、外部同期信号ＳＹＮＣの発生タイミングと、カ
ウンタ１１の計数値が「Ｅ」になって一致信号ＣＯＩが
発生するタイミングとが一致する。When a bit slip occurs in the external synchronizing signal SYNC On the other hand, as shown in (b) in FIG. If a bit slip occurs, the timing at which the external synchronization signal SYNC is generated coincides with the timing at which the count value of the counter 11 becomes "E" and the coincidence signal COI is generated.
【００２４】かかる状態において、クロック信号ＣＬＫ
が発生すると、カウンタ１１には外部同期信号ＳＹＮＣ
により初期値「９」がロ−ドされる。しかし、フリップ
フロップ１２ｂはクロック信号ＣＬＫが発生しても自己
ロ−ド信号発生阻止部１２ｃによりセットを禁止され、
自己ロ−ド信号ＳＬＤの発生が阻止される。In such a state, the clock signal CLK
occurs, the counter 11 receives the external synchronization signal SYNC.
The initial value "9" is loaded. However, even if the clock signal CLK is generated, the flip-flop 12b is prohibited from being set by the self-load signal generation prevention section 12c.
Generation of self-load signal SLD is prevented.
【００２５】この結果、以後クロック信号ＣＬＫが発生
する毎に初期値「９」から所定値「Ｆ」までの計数が正
しく行われる。すなわち、ビットスリップを生じた時点
ではカウンタ１１の計数値「Ｆ」は消失するが、以後正
しく初期値「９」から所定値「Ｆ」までの計数が繰り返
される。As a result, counting from the initial value "9" to the predetermined value "F" is performed correctly every time the clock signal CLK is generated thereafter. That is, at the time when a bit slip occurs, the count value "F" of the counter 11 disappears, but thereafter, counting from the initial value "9" to the predetermined value "F" is repeated correctly.
【００２６】尚、従来例では、ビットスリップが生じる
と同期信号と自己ロ−ド信号による初期値「９」のロ−
ドが２回連続して行われるため、「９」が２クロック連
続し、カウンタの最終値「Ｆ」が失われる。In the conventional example, when a bit slip occurs, the synchronization signal and the self-load signal cause the initial value "9" to be loaded.
Since the code is executed twice in succession, "9" is displayed for two consecutive clocks, and the final value "F" of the counter is lost.
【００２７】（ｂ） 本発明の他の実施例ＣＲＴディス
プレイ装置等では、フレ−ムメモリ（ビデオＲＡＭ）に
画像を記憶しておき、ビ−ムの水平、垂直走査と同期し
てビデオＲＡＭから画像を読出して図４に示すようにデ
ィスプレイ画面ＤＳＰに表示する。尚、ディスプレイ画
面は７１５×６３０個のピクセルで構成されているもの
とする。(b) Other Embodiments of the Invention In a CRT display device or the like, images are stored in a frame memory (video RAM), and images are retrieved from the video RAM in synchronization with the horizontal and vertical scanning of the beam. is read out and displayed on the display screen DSP as shown in FIG. It is assumed that the display screen is composed of 715×630 pixels.
【００２８】かかるＣＲＴディスプレイ装置においては
、ビ−ムの水平方向位置及び垂直方向位置を監視する水
平アドレスカウンタ（Ｘ方向アドレスカウンタ）及び垂
直アドレスカウンタ（Ｙ方向アドレスカウンタ）が設け
られている。Such a CRT display device is provided with a horizontal address counter (X-direction address counter) and a vertical address counter (Y-direction address counter) for monitoring the horizontal and vertical positions of the beam.
【００２９】Ｘ方向アドレスカウンタは、ビ−ムの水平
走査と同期してクロック信号ＣＬＫを計数し、その計数
値が所定値７１４（＝２ＣＡｈｅｘ、ｈｅｘは４進数）
になると、あるいは水平同期信号ＳＹＮＨが発生すると
、次のクロック信号ＣＬＫで０００（初期値）を設定さ
れ、以後クロック信号を初期値０００から繰返し計数す
る。The X-direction address counter counts the clock signal CLK in synchronization with the horizontal scanning of the beam, and the counted value is a predetermined value of 714 (=2CAhex, hex is a quaternary number).
or when the horizontal synchronizing signal SYNH is generated, the next clock signal CLK is set to 000 (initial value), and thereafter the clock signal is counted repeatedly from the initial value 000.
【００３０】又、Ｙ方向アドレスカウンタはＸ方向アド
レスカウンタに０００が設定されるタイミングで（Ｘ方
向アドレスカウンタの桁上げ信号により）カウントアッ
プし、所定値６２９（＝２７５ｈｅｘ）になると、ある
いは垂直同期信号ＳＹＮＶが発生すると、次のクロック
信号ＣＬＫで０００（初期値）が設定され、以後初期値
０００から繰返し計数する。The Y-direction address counter counts up at the timing when 000 is set in the X-direction address counter (by the carry signal of the X-direction address counter), and when it reaches a predetermined value of 629 (=275hex), or when vertical When the signal SYNV is generated, 000 (initial value) is set with the next clock signal CLK, and thereafter counting is repeated from the initial value 000.
【００３１】尚、ＣＲＴディスプレイ装置においては、
自己ロ−ドに対して同期信号が優先し、各カウンタは同
期信号に忠実に追従して同期することが求められている
。[0031] In the CRT display device,
The synchronization signal has priority over self-loading, and each counter is required to faithfully follow the synchronization signal and synchronize.
【００３２】図５はＣＲＴディスプレイ装置におけるＸ
方向アドレスカウンタに本発明を適用した場合の他の実
施例構成図である。２１は繰返し初期値０００より所定
値７１４（＝２ＣＡｈｅｘ）までクロック信号ＣＬＫを
計数する４進のＸ方向アドレスカウンタ、２２はＸ方向
アドレスカウンタ２１の計数値が所定値７１４（＝２Ｃ
Ａｈｅｘ）になった時、自己ロ−ド信号ＳＬＤを発生す
る自己ロ−ド信号発生部、２３は自己ロ−ド信号ＳＬＤ
と水平同期信号ＳＹＮＨの論理和であるロ−ド信号ＬＤ
を出力し、クロック信号ＣＬＫ発生時にＸ方向アドレス
カウンタ２１に初期値０００をロ−ドする初期値設定部
であり、ノアゲ−トで構成されている。FIG. 5 shows the X in a CRT display device.
FIG. 7 is a configuration diagram of another embodiment in which the present invention is applied to a direction address counter. 21 is a quaternary X-direction address counter that repeatedly counts the clock signal CLK from the initial value 000 to a predetermined value 714 (=2CAhex);
23 is a self-load signal generator that generates a self-load signal SLD when
and the horizontal synchronizing signal SYNH.
This is an initial value setting section which outputs the clock signal CLK and loads the initial value 000 into the X-direction address counter 21 when the clock signal CLK is generated, and is composed of a NOR gate.
【００３３】３１は繰返し初期値０００より所定値６２
９（＝２７５ｈｅｘ）までＸ方向アドレスカウンタの桁
上げ信号（自己ロ−ド信号ＳＬＤに一致する）を計数す
る４進のＹ方向アドレスカウンタ、３２はＹ方向アドレ
スカウンタ３１の計数値が所定値６２９（＝２７５ｈｅ
ｘ）になった時、自己ロ−ド信号ＳＬＤ′を発生する自
己ロ−ド信号発生部、３３は自己ロ−ド信号ＳＬＤ′と
垂直同期信号ＳＹＮＶの論理和であるロ−ド信号ＬＤ′
を出力し、クロック信号ＣＬＫ発生時にＹ方向アドレス
カウンタ３１に初期値０００をロ−ドする初期値設定部
であり、ノアゲ−トで構成されている。31 is a predetermined value 62 from the repetition initial value 000
A quaternary Y-direction address counter that counts the carry signal (corresponding to the self-load signal SLD) of the X-direction address counter up to 9 (=275hex), and 32 is the count value of the Y-direction address counter 31 which is a predetermined value of 629. (=275he
33 is a load signal LD' which is the logical sum of the self-load signal SLD' and the vertical synchronization signal SYNV.
This is an initial value setting section which outputs an initial value of 000 and loads the initial value 000 into the Y-direction address counter 31 when the clock signal CLK is generated, and is composed of a NOR gate.
【００３４】自己ロ−ド信号発生部２２において、２２
ａは所定値７１４（＝２ＣＡｈｅｘ）より１つ前の計数
値７１３（＝２Ｃ９ｈｅｘ）になったことを検出して一
致信号ＣＯＩを発生するコンパレ−タ構成の検出部、２
２ｂは計数値が７１４（＝２ＣＡｈｅｘ）になって後に
発生するクロック信号ＣＬＫによりセットされて自己ロ
−ド信号ＳＬＤを発生するフリップフロップ、２２ｃは
同期信号ＳＹＮＨが発生している場合には、フリップフ
ロップ２２ｂのセットを禁止して自己ロ−ド信号の発生
を阻止する自己ロ−ド信号発生阻止部である。自己ロ−
ド信号発生阻止部２２ｃは水平同期信号ＳＹＮＨを入力
されるノットゲ−ト２２ｃ−１と、一致信号ＣＯＩと水
平同期信号ＳＹＮＨの否定信号＊ＳＹＮＨの論理積を演
算するアンドゲ−ト２２ｃ−２で構成されている。In the self-load signal generating section 22, 22
a is a detection unit having a comparator configuration that detects that the count value 713 (=2C9hex) is one value before the predetermined value 714 (=2CAhex) and generates a coincidence signal COI;
2b is a flip-flop that is set by the clock signal CLK generated after the count value reaches 714 (=2CAhex) and generates the self-load signal SLD, and 22c is a flip-flop that generates the self-load signal SLD when the synchronization signal SYNH is generated. This is a self-load signal generation prevention section that inhibits the generation of a self-load signal by inhibiting the setting of the self-load signal. Self-low
The code signal generation prevention unit 22c is composed of a NOT gate 22c-1 which receives the horizontal synchronizing signal SYNH, and an AND gate 22c-2 which calculates the logical product of the coincidence signal COI and the negative signal *SYNH of the horizontal synchronizing signal SYNH. has been done.
【００３５】自己ロ−ド信号発生部３２において、３２
ａは所定値６２９（＝２７５ｈｅｘ）より１つ前の計数
値６２８（＝２７４ｈｅｘ）になったことを検出して一
致信号ＣＯＩを発生するコンパレ−タ構成の検出部、３
２ｂは計数値が６２８（＝２７４ｈｅｘ）になって後に
発生するクロック信号ＣＬＫによりセットされるフリッ
プフロップ、３２ｃはフリップフロップがセットされて
いる時にＸ方向アドレスカウンタの桁上げ信号（自己ロ
−ド信号ＳＬＤと一致）が発生すると、自己ロ−ド信号
ＳＬＤ′を発生するアンドゲ−トである。In the self-load signal generating section 32, 32
3 a is a detection unit having a comparator configuration that detects that the count value 628 (=274hex) is one value before the predetermined value 629 (=275hex) and generates a coincidence signal COI;
2b is a flip-flop that is set by the clock signal CLK generated after the count value reaches 628 (=274hex), and 32c is a carry signal (self-load signal) of the X-direction address counter when the flip-flop is set. This is an AND gate that generates a self-load signal SLD' when a signal (coinciding with SLD) occurs.
【００３６】まず、同期信号ＳＹＮＨ，ＳＹＮＶにより
Ｘ，Ｙ方向アドレスカウンタ２１、３１にロ−ドが掛り
、各アドレスカウンタは初期値０００よりカウント動作
に入る。First, the X and Y direction address counters 21 and 31 are loaded by the synchronizing signals SYNH and SYNV, and each address counter starts counting from the initial value 000.
【００３７】ビットスリップが生じない場合には、Ｘ方
向アドレスカウンタ２１は初期値０００よりクロック信
号ＣＬＫの計数を行い、計数値が７１３（＝２Ｃ９ｈｅ
ｘ）になれば、自己ロ−ド信号発生部２２は次のクロッ
ク信号ＣＬＫが発生した時フリップフロップ１２ｂをセ
ットし、Ｘ方向アドレスカウンタ２１の計数値が７１４
（＝２ＣＡｈｅｘ）となっている期間自己ロ−ド信号Ｓ
ＬＤを発生する。また、水平同期信号ＳＹＮＨはクロッ
ク信号７１５個毎に、換言すればＸ方向アドレスカウン
タ２１の計数値が７１４（＝２ＣＡｈｅｘ）となる毎に
発生し、水平同期信号ＳＹＮＨと自己ロ−ド信号ＳＬＤ
は同時に発生する。If no bit slip occurs, the X-direction address counter 21 counts the clock signal CLK from the initial value 000, and the counted value becomes 713 (=2C9he
x), the self-load signal generator 22 sets the flip-flop 12b when the next clock signal CLK is generated, and the count value of the X-direction address counter 21 becomes 714.
(=2CAhex) Self-load signal S
Generates LD. Further, the horizontal synchronizing signal SYNH is generated every 715 clock signals, in other words, every time the count value of the X-direction address counter 21 reaches 714 (=2CAhex), and the horizontal synchronizing signal SYNH and the self-load signal SLD
occur simultaneously.
【００３８】初期値設定部２３は自己ロ−ド信号ＳＬＤ
と水平同期信号ＳＹＮＨの論理和を演算してロ−ド信号
ＬＤを発生し、このロ−ド信号ＬＤにより次のクロック
信号発生時にＸ方向アドレスカウンタ２１に初期値００
０を設定し、初期値からの計数を繰り返させる。The initial value setting section 23 receives the self-load signal SLD.
A load signal LD is generated by calculating the logical sum of the horizontal synchronization signal SYNH and the horizontal synchronization signal SYNH, and this load signal LD sets the X-direction address counter 21 to an initial value of 00 when the next clock signal is generated.
Set 0 and repeat counting from the initial value.
【００３９】又、Ｙ方向アドレスカウンタ３１は、Ｘ方
向アドレスカウンタの計数値が７１４の時（自己ロ−ド
信号ＳＬＤがハイレベルの時）に発生するクロック信号
ＣＬＫを、換言すればＸ方向アドレスカウンタの桁上げ
信号を、初期値０００から計数する。Ｙ方向アドレスカ
ウンタ３１の計数値が６２８（＝２７４ｈｅｘ）になれ
ば、自己ロ−ド信号発生部３２は次のクロック信号ＣＬ
Ｋが発生した時フリップフロップ３２ｂをセットする。
そして、計数値が６２９（＝２７５ｈｅｘ）となってい
る時、Ｘ方向アドレスカウンタ側の自己ロ−ド信号ＳＬ
Ｄに同期して自己ロ−ドＳＬＤ′を発生する。In addition, the Y-direction address counter 31 receives the clock signal CLK generated when the count value of the X-direction address counter is 714 (when the self-load signal SLD is at a high level), in other words, the X-direction address The carry signal of the counter is counted from the initial value 000. When the count value of the Y-direction address counter 31 reaches 628 (=274hex), the self-load signal generator 32 outputs the next clock signal CL.
When K occurs, flip-flop 32b is set. Then, when the count value is 629 (=275hex), the self-load signal SL on the X direction address counter side
Self-loading SLD' is generated in synchronization with D.
【００４０】また、垂直同期信号ＳＹＮＶは桁上げ信号
６３０個毎に、換言すればＹ方向アドレスカウンタ３１
の計数値が６２９（＝２７５ｈｅｘ）となる毎に発生し
、垂直同期信号ＳＹＮＶと自己ロ−ド信号ＳＬＤ′は同
時に発生する。In addition, the vertical synchronizing signal SYNV is sent to the Y direction address counter 31 every 630 carry signals.
The vertical synchronizing signal SYNV and the self-loading signal SLD' are generated at the same time.
【００４１】初期値設定部３３は自己ロ−ド信号ＳＬＤ
′と垂直同期信号ＳＹＮＶの論理和を演算してロ−ド信
号ＬＤ′を発生し、このロ−ド信号ＬＤ′により次のク
ロック信号発生時にＹ方向アドレスカウンタ３１に初期
値０００を設定し、初期値からの計数を繰り返させる。The initial value setting section 33 receives the self-load signal SLD.
' and the vertical synchronization signal SYNV to generate a load signal LD', and this load signal LD' sets the initial value 000 in the Y-direction address counter 31 when the next clock signal is generated. Repeat counting from the initial value.
【００４２】かかるビットスリップが生じていない状態
においては、水平、垂直同期信号と自己ロ−ド信号の一
方が消失しても、正しくＸ，Ｙ方向アドレスカウンタ２
１，３１に初期値０００がロ−ドされて、正常なカウン
ト動作が維持される。In a state where such a bit slip does not occur, even if one of the horizontal and vertical synchronizing signals and the self-load signal disappears, the X and Y direction address counters 2
1 and 31 are loaded with the initial value 000 to maintain normal counting operation.
【００４３】一方、水平同期信号ＳＹＮＨにビットスリ
ップが生じた場合には、すなわち水平同期信号ＳＹＮＨ
が時間軸上で１クロック早い方向にビットスリップした
場合には、水平同期信号ＳＹＮＨの発生タイミングと、
Ｘ方向アドレスカウンタ２１の計数値が７１３（＝２Ｃ
９ｈｅｘ）になって一致信号ＣＯＩが発生するタイミン
グとが一致する。On the other hand, if a bit slip occurs in the horizontal synchronizing signal SYNH, that is, the horizontal synchronizing signal SYNH
If the bit slips one clock earlier on the time axis, the generation timing of the horizontal synchronization signal SYNH,
The count value of the X direction address counter 21 is 713 (=2C
9hex) and the timing at which the coincidence signal COI is generated coincides.
【００４４】かかる状態において、クロック信号ＣＬＫ
が発生すると、Ｘ方向アドレスカウンタ２１には水平同
期信号ＳＹＮＨにより初期値０００がロ−ドされる。し
かし、フリップフロップ２２ｂはクロック信号ＣＬＫが
発生しても自己ロ−ド信号発生阻止部２２ｃによりセッ
トを禁止され、自己ロ−ド信号ＳＬＤの発生が阻止され
る。In such a state, the clock signal CLK
When this occurs, the initial value 000 is loaded into the X-direction address counter 21 by the horizontal synchronizing signal SYNH. However, even when the clock signal CLK is generated, the flip-flop 22b is prohibited from being set by the self-load signal generation prevention section 22c, and generation of the self-load signal SLD is prevented.
【００４５】この結果、以後クロック信号ＣＬＫが発生
する毎に初期値０００から７１４までの計数が正しく行
われる。すなわち、ビットスリップを生じた時点ではＸ
方向アドレスカウンタ２１の計数値７１４は消失するが
、以後正しく初期値０００から所定値７１４までの計数
が繰り返される。As a result, counting from the initial value 000 to 714 is performed correctly every time the clock signal CLK is generated thereafter. In other words, at the time when a bit slip occurs,
Although the count value 714 of the direction address counter 21 disappears, counting from the initial value 000 to the predetermined value 714 is repeated correctly thereafter.
【００４６】一方、自己ロ−ド信号ＳＬＤが発生しない
と、Ｙ方向アドレスカウンタ側の自己ロ−ド信号ＳＬＤ
′も発生しない。このため、Ｙ方向アドレスカウンタ３
１には垂直同期信号ＳＹＮＶのみにより初期値０００が
ロ−ドされ、以後正しく初期値０００から所定値６２９
までの計数が行われる。On the other hand, if the self-load signal SLD is not generated, the self-load signal SLD on the Y-direction address counter side is
' does not occur either. Therefore, the Y direction address counter 3
1 is loaded with the initial value 000 only by the vertical synchronization signal SYNV, and thereafter it is correctly changed from the initial value 000 to the predetermined value 629.
Counting is performed up to.
【００４７】以上、本発明を実施例により説明したが、
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。The present invention has been explained above using examples, but
The present invention can be modified in various ways according to the gist of the present invention as described in the claims, and the present invention does not exclude these modifications.
【００４８】[0048]
【発明の効果】以上本発明によれば、外部同期信号が時
間軸上でビットスリップが生じた時、自己ロ−ド信号に
より初期値をカウンタにロ−ドするのを禁止し、外部同
期信号のみにより優先的に初期値をロ−ドするように構
成したから、２回連続してカウンタにロ−ドがかかるの
を防止でき、またロ−ド信号として外部同期信号を優先
して用いて、正常なカウント動作を継続することができ
る。According to the present invention, when a bit slip occurs in the external synchronization signal on the time axis, loading the initial value into the counter by the self-load signal is prohibited, and the external synchronization signal Since the configuration is configured so that the initial value is loaded preferentially by the counter, it is possible to prevent the counter from being loaded twice in a row, and the external synchronization signal is preferentially used as the load signal. , normal counting operation can be continued.
【図１】図１は本発明の原理図である。FIG. 1 is a diagram of the principle of the present invention.
【図２】図２は本発明の一実施例構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図３】図３は本発明のカウンタ制御装置の動作説明用
の信号波形図である。FIG. 3 is a signal waveform diagram for explaining the operation of the counter control device of the present invention.
【図４】図４はＣＲＴ画像表示説明図である。FIG. 4 is an explanatory diagram of CRT image display.
【図５】図５は本発明の他の実施例構成図である。FIG. 5 is a configuration diagram of another embodiment of the present invention.
【図６】図６は従来のカウンタ制御装置の構成図である
。FIG. 6 is a configuration diagram of a conventional counter control device.
【図７】図７は従来のカウンタ制御装置の動作説明用の
信号波形図である。である。FIG. 7 is a signal waveform diagram for explaining the operation of a conventional counter control device. It is.
１１・・カウンタ １２・・自己ロ−ド信号発生部 １２ａ・・（Ｎ１−１）検出部 １２ｂ・・フリップフロップ １２ｃ・・自己ロ−ド信号発生阻止部 １３・・初期値設定部 ＣＬＫ・・クロック信号 ＳＹＮＣ・・外部同期信号 11...Counter 12...Self-load signal generator 12a...(N1-1) Detection section 12b...Flip-flop 12c...Self-load signal generation prevention section 13...Initial value setting section CLK...clock signal SYNC...external synchronization signal
Claims (2)
計数対象信号を計数するカウンタと、該カウンタの計数
値が所定値Ｎ１になった時、自己ロ−ド信号を発生する
自己ロ−ド信号発生部と、所定値Ｎ１になって後の次の
計数対象信号発生時に、自己ロ−ド信号により、あるい
は自己ロ−ド信号と同時に発生する同期信号によりカウ
ンタに初期値Ｎ０を設定する初期値設定部を備え、前記
自己ロ−ド信号発生部は、所定値Ｎ１より１つ前の計数
値（Ｎ１−１）になったことを検出し、計数値が（Ｎ１
−１）になって後に計数対象信号が発生した時自己ロ−
ド信号を発生すると共に、該計数対象信号発生時に、同
期信号が発生している場合には、自己ロ−ド信号の発生
をしないことを特徴とするカウンタ制御装置。1. A counter that repeatedly counts signals to be counted from an initial value N0 to a predetermined value N1, and a self-load signal that generates a self-load signal when the count value of the counter reaches the predetermined value N1. and an initial value that sets the initial value N0 in the counter by a self-load signal or by a synchronization signal generated simultaneously with the self-load signal when the next counting target signal is generated after reaching the predetermined value N1. The self-load signal generating section detects that the count value (N1-1) is one value before the predetermined value N1, and the count value becomes (N1-1).
-1), when the signal to be counted is generated, the self-lowering
1. A counter control device that generates a self-load signal and does not generate a self-load signal if a synchronization signal is generated when the counting target signal is generated.
定値Ｎ１より１つ前の計数値（Ｎ１−１）になったこと
を検出する検出部と、計数値が（Ｎ１−１）になって後
に発生する計数対象信号によりセットされて自己ロ−ド
信号を発生するフリップフロップと、該計数対象信号発
生時に、同期信号が発生している場合には、フリップフ
ロップのセットを禁止して自己ロ−ド信号の発生を阻止
する自己ロ−ド信号発生阻止部を備えたことを特徴とす
る請求項１記載のカウンタ制御装置。2. The self-load signal generation section includes a detection section that detects that the count value (N1-1) is one value before the predetermined value N1, and a detection section that detects that the count value becomes (N1-1) one value before the predetermined value N1. If a flip-flop is set by a signal to be counted and generates a self-loading signal that occurs after the signal is generated, and if a synchronization signal is generated when the signal to be counted is generated, the setting of the flip-flop is prohibited. 2. The counter control device according to claim 1, further comprising a self-load signal generation prevention section that prevents generation of a self-load signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40889890A JPH04233329A (en) | 1990-12-28 | 1990-12-28 | Counter controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40889890A JPH04233329A (en) | 1990-12-28 | 1990-12-28 | Counter controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233329A true JPH04233329A (en) | 1992-08-21 |
Family
ID=18518295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40889890A Withdrawn JPH04233329A (en) | 1990-12-28 | 1990-12-28 | Counter controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233329A (en) |
-
1990
- 1990-12-28 JP JP40889890A patent/JPH04233329A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |