JP3460815B2 - Screen display position detection circuit - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、解像度変換する
際に情報として必要な画面表示位置を検出する画面表示
位置検出回路に関するものである。 【０００２】 【従来の技術】従来、液晶、ＰＤＰ（プラズマディスプ
レイ）などの固定解像度のディジタルディスプレイにあ
らゆる解像度（ＶＧＡ、ＳＶＧＡなど）の映像信号を映
すためには、映像信号の表示領域のみをディスプレイパ
ネルの解像度に合うように、解像度変換して表示する必
要がある。そこで、あらゆる解像度の映像信号に対して
も、自動で画面表示位置を検出できれば、調整工数もか
からず、正確かつ簡単に画面表示領域を解像度変換し
て、ディジタルディスプレイへの表示が可能となる。 【０００３】図５は、従来の画面表示位置検出回路の構
成を示すブロック図である。図５において、Ａ−Ｄ変換
器１は、アナログ映像信号をディジタル映像信号に変換
するものである。コンパレータ２は、Ａ−Ｄ変換器１で
変換したディジタル映像信号の信号レベルと固定の信号
レベル（固定レベル）とを比較して、ディジタル映像信
号の信号レベルが固定レベル以上の場合、映像の表示領
域と判断してハイレベルの信号を出力するものである。 【０００４】立ち上がりエッジ検出回路３は、映像信号
の表示開始位置を検出するために、コンパレータ2から
出力される信号の立ち上がりエッジ（ハイレベルの信
号）を検出するものである。立ち下がりエッジ検出回路
４は、映像信号の表示終了位置を検出するために、コン
パレータ2から出力される信号の立ち下がりエッジ（ロ
ーレベルの信号）を検出するものである。 【０００５】水平カウンタ５は、映像信号の水平表示位
置（水平表示開始位置及び水平表示終了位置）を水平同
期信号（ＨＳＹＮＣ）からの距離（カウンター値）で示
すために、水平同期信号からのドットクロック数をカウ
ントするものである。垂直カウンタ６は、映像信号の垂
直表示位置（垂直表示開始位置及び垂直表示終了位置）
を垂直同期信号（ＶＳＹＮＣ）からの距離（カウンター
値）で示すために、垂直同期信号からのライン数（水平
同期信号数）をカウントするものである。 【０００６】コンパレータ７は、立ち上がりエッジ検出
回路３から出力される検出信号を入力すると、その入力
時点の水平カウンタ５から出力されたカウンター値を出
力するものである。コンパレータ８は、立ち上がりエッ
ジ検出回路３から出力される検出信号を入力すると、そ
の入力時点の垂直カウンタ６から出力されたカウンター
値を出力するものである。 【０００７】コンパレータ９は、立ち下がりエッジ検出
回路４から出力される検出信号を入力すると、その入力
時点の水平カウンタ５から出力されたカウンター値を出
力するものである。コンパレータ１０は、立ち下がりエ
ッジ検出回路４から出力された検出信号を入力すると、
その入力時点の垂直カウンタ６から出力されたカウンタ
ー値を出力するものである。 【０００８】コンパレータ１１は、コンパレータ７から
出力されたカウンター値とＤフリップフロップ（以下、
ＤＦＦと略す）１３から出力されたカウンター値とを比
較し、小さい方の値を出力するものである。コンパレー
タ１２は、コンパレータ９から出力されたカウンター値
とＤＦＦ１５から出力されたカウンター値とを比較し、
大きい方の値を出力するものである。 【０００９】ＤＦＦ１３〜１６は、それぞれ、コンパレ
ータ１１，８，１２，１０から出力されたカウンター値
を遅延させて出力するものである。保持回路１７〜２０
は、それぞれ、ＤＦＦ１３〜１６から出力されたカウン
ター値を保持する回路である。 【００１０】尚、上記の立ち上がりエッジ検出回路３、
立ち下がりエッジ検出回路４、水平カウンタ５、垂直カ
ウンタ６、コンパレータ７〜１２、ＤＦＦ１３〜１６、
及び保持回路１７〜２０から位置検出部２１を構成す
る。 【００１１】次に、動作について説明する。図６は、映
像の表示領域と各信号との関係を示す図である。図６に
示す表示期間（映像期間）は映像信号のある期間であ
り、ブランキング期間は映像信号のない期間である。映
像信号には水平方向と垂直方向があるため、表示期間は
水平表示期間と垂直表示期間があり、ブランキング期間
も水平ブランキング期間（Ｈブランキング）と垂直ブラ
ンキング期間（Ｖブランキング）がある。例えば、１画
面分の映像信号が、横（水平方向）８００ドットで縦
（垂直方向）５２５ラインである場合に、水平表示期間
が６４０ドットで垂直表示期間が４８０ラインとする
と、残りの期間、即ち水平ブランキング期間が１６０ド
ットで垂直ブランキング期間が４５ラインとなる。 【００１２】図６のような映像信号の表示領域（表示期
間）を次のように検出する。Ａ−Ｄ変換器１は、アナロ
グ映像信号を入力すると、映像信号の信号処理を行うた
めに、アナログ映像信号をディジタル映像信号に変換し
てコンパレータ２に出力する。ディジタル映像信号は、
そのブランキング期間の信号レベル（ブランキングレベ
ル）にオフセットを持っている場合があるので、コンパ
レータ２は、ディジタル映像信号の信号レベルとオフセ
ット値（固定レベル）とを比較し、ディジタル映像信号
の信号レベルが固定レベル以上であれば、映像の表示領
域であると判断してハイレベルの信号を出力する。尚、
ディジタル映像信号の信号レベルがブランキングレベル
の場合、コンパレータ２から出力される信号はローレベ
ルである。 【００１３】立ち上がりエッジ検出回路３は、コンパレ
ータ２から出力される信号の立ち上がりエッジ（ハイレ
ベルの信号）を検出すると、映像信号の表示開始位置
（映像信号の左端）であると判断して、検出信号をコン
パレータ７，８に出力する。また、立ち下がりエッジ検
出回路４は、コンパレータ２から出力される信号の立ち
下がりエッジ（ローレベルの信号）を検出すると、映像
信号の表示終了位置（映像信号の右端）であると判断し
て、検出信号をコンパレータ９，１０に出力する。 【００１４】一方、水平カウンタ５は、水平同期信号
（ＨＳＹＮＣ）から１ドットクロック毎にカウントアッ
プしてカウントしており、また、垂直カウンタ６は、垂
直同期信号（ＶＳＹＮＣ）から１ライン毎（１水平同期
信号毎）にカウントアップしてカウントしている。 【００１５】コンパレータ７は、立ち上がりエッジ検出
回路３から出力される検出信号を入力すると、その検出
信号の入力時点が水平表示開始位置であると判断して、
その時点の水平カウンタ５から出力されたカウンター値
をコンパレータ１１に出力する。また、コンパレータ８
は、立ち上がりエッジ検出回路３から出力される検出信
号を入力すると、その検出信号の入力時点が垂直表示開
始位置であると判断して、その時点の垂直カウンタ６か
ら出力されたカウンター値をＤＦＦ１４に出力する。 【００１６】また、コンパレータ９は、立ち下がりエッ
ジ検出回路４から出力される検出信号を入力すると、そ
の検出信号の入力時点が水平表示終了位置であると判断
して、その時点の水平カウンタ５から出力されたカウン
ター値をコンパレータ１２に出力する。さらに、コンパ
レータ１０は、立ち下がりエッジ検出回路４から出力さ
れた検出信号を入力すると、その検出信号の入力時点が
垂直表示終了位置であると判断して、その時点の垂直カ
ウンタ６から出力されたカウンター値をＤＦＦ１６に出
力する。 【００１７】コンパレータ１１は、コンパレータ７から
出力されたカウンター値とＤＦＦ１３から出力されたカ
ウンター値とを比較して、小さい方の値をＤＦＦ１３に
出力する。ここで、１ライン調べただけでは正確な水平
表示開始位置であると判断できないので、コンパレータ
１１は、１画面分（例えば、５２５ライン）調べるため
に、１画面分のラインについてカウンター値の大小を比
較し、小さい方の値をＤＦＦ１３に出力する。従って、
ＤＦＦ１３は、常に、水平表示開始位置であるカウンタ
ー値の最小値を保持することとなる。 【００１８】また、コンパレータ１２は、コンパレータ
９から出力されたカウンター値とＤＦＦ１５から出力さ
れたカウンター値とを比較して、大きい方の値をＤＦＦ
１５に出力する。上記したように、１ライン調べただけ
では正確な水平表示終了位置であると判断できないの
で、コンパレータ１２は、１画面分調べるために、１画
面分のラインについてカウンター値の大小を比較し、大
きい方の値をＤＦＦ１５に出力する。従って、ＤＦＦ１
５は、常に、水平表示終了位置であるカウンター値の最
大値を保持することとなる。 【００１９】このように、ＤＦＦ１３〜１６には、それ
ぞれ、水平表示開始位置、垂直表示開始位置、水平表示
終了位置及び垂直表示終了位置のカウンター値が保持さ
れており、一画面分の操作を終えた時点で最終的な表示
位置のカウンター値が保持されていると判断される。保
持回路１７〜２０は、一画面周期でＤＦＦ１３〜１６そ
れぞれに保持されているカウンター値を受け取って保持
する。これにより、保持回路１７〜２０に保持されてい
る水平表示開始位置、垂直表示開始位置、水平表示終了
位置及び垂直表示終了位置のカウンター値を取得可能と
なる。 【００２０】 【発明が解決しようとする課題】従来の画面表示位置検
出回路は、以上のように構成されていたので、次のよう
な課題があった。第一に、上記のように、コンパレータ
２によってディジタル映像信号の信号レベルと固定レベ
ル（オフセット値）とを比較することにより、表示期間
とブランキング期間を判別しているが、固定レベルは、
適当に決められたブランキングレベルであって手動で設
定されるものであるので、あらゆる映像信号（ブランキ
ングレベルの異なる映像信号）に対応することができ
ず、その都度、固定レベルを設定しなければならない。 【００２１】ここで、ＣＰＵ（図示せず）が固定レベル
を自動で設定するように構成することも考えられるが、
この場合、ＣＰＵが映像信号の種類を判別して、その映
像信号に合った固定レベルを常に設定しなければなら
ず、ＣＰＵの処理負担が増大してしまうという課題があ
った。 【００２２】第二に、上記のように、ＣＰＵにて映像信
号の種類を判別し、その映像信号に合った固定レベルを
設定したとしても、Ａ−Ｄ変換器１によってアナログ映
像信号をディジタル映像信号に変換する過程で、同じ種
類の映像信号でもブランキングレベルに誤差が生じてし
まい（アナログ映像信号にノイズを含んでいるとブラン
キングレベルが微動でも変動してしまう）、その結果、
コンパレータ２にて映像信号の映像レベル（映像信号の
信号レベル）とブランキングレベルとを正確に分けるこ
とができないという課題があった。 【００２３】第三に、このように、コンパレータ２にて
映像レベルとブランキングレベルとを正確に分けること
ができないために、テストチャートのカラーバーなどに
おいては、ブランキングレベルと映像レベルとの差が急
峻であるためその影響は現れにくいが、ランプ波形（図
３参照）やグレイスケール（映像レベルの上がり方が階
段状の波形）などのように、映像レベルがなだらかに変
化する信号に対しては、コンパレータ２の出力の誤差が
非常に大きく影響してしまい、映像レベルとブランキン
グレベルとの判別ができなくなってしまう（従って、入
力可能な映像信号が限られてしまう）などの課題があっ
た。 【００２４】この発明は、上記のような課題を解決する
ためになされたものであり、ＣＰＵの処理の負担をかけ
ずに、小規模の回路によって、自動で映像信号の映像レ
ベルとブランキングレベルとの判別を正確に行うことが
できる画面表示位置検出回路を得ることを目的とする。 【００２５】 【課題を解決するための手段】請求項１記載の発明に係
る画面表示位置検出回路は、ディジタル映像信号からブ
ランキングレベルを検出して出力するブランキングレベ
ル検出部と、ディジタル映像信号の信号レベルとブラン
キングレベル検出部から出力されるブランキングレベル
とを比較し、ディジタル映像信号の信号レベルがブラン
キングレベル以上であれば、ディジタル映像信号が映像
表示期間であることを示す信号を出力する比較部と、比
較部から出力された信号、水平同期信号及び垂直同期信
号に基づいて、水平同期信号及び垂直同期信号からの画
面表示位置を検出する位置検出部とを備えたものであ
る。 【００２６】ブランキングレベル検出部は、ディジタル
映像信号のブランキング期間の信号レベルの平均値をと
ることにより、ブランキングレベルを検出する。 【００２７】画面表示位置検出回路は、水平同期信号及
び垂直同期信号から確実にブランキング期間に入る範囲
を選択するタイミング生成部を備え、マスク部が、ディ
ジタル映像信号とタイミング生成部から出力された範囲
とをマスクし、ブランキングレベル検出部が、マスクし
た信号の信号レベルの平均値をとることにより、ブラン
キングレベルを検出するように構成されていてもよい。 【００２８】ブランキングレベル検出部は、マスク部か
ら出力された信号の信号レベルを巡回加算する加算処理
部と、加算処理部による加算回数をカウントするととも
に、そのカウントした値が２のＮ乗と一致するか否か判
別し、一致する場合のみ出力するカウンタ部と、カウン
タ部から出力された値を除数として加算処理部が加算し
た信号レベルを除算する除算処理部とを備える。 【００２９】 【発明の実施の形態】以下、この発明の実施の一形態を
説明する。図１は、この発明の実施の形態による画面表
示位置検出回路を示すブロック図である。図１におい
て、Ａ−Ｄ変換器１は、アナログ映像信号をディジタル
映像信号に変換するものである。コンパレータ２は、Ａ
−Ｄ変換器１で変換したディジタル映像信号の信号レベ
ルと、ブランキングレベル検出回路３２から出力される
自動的に設定されたブランキングレベルとを比較して、
ディジタル映像信号の信号レベルがそのブランキングレ
ベル以上の場合、映像の表示領域と判断してハイレベル
の信号を出力するものである。 【００３０】タイミング生成部３０は、水平同期信号
（ＨＳＹＮＣ）及び垂直同期信号（ＶＳＹＮＣ）から確
実にブランキング位置（水平ブランキング位置及び垂直
ブランキング位置）であると思われる範囲（ブランキン
グ期間の中心部分）を指定するブランキングパルス（ウ
インドウパルスともいう、図３の（ｅ）及び図４の
（ｇ）参照）を生成するものである。 【００３１】マスク回路３１は、ディジタル映像信号と
ブランキングパルスとの論理積をとってマスクすること
により、ブランキングレベルの検出に用いる範囲（ブラ
ンキングレベル検出範囲、図６参照）を選択するもので
ある。ブランキングレベル検出回路３２は、マスク回路
３１で選択されたブランキングレベル検出範囲内のディ
ジタル映像信号の信号レベルの平均値をとることにより
ブランキングレベルを検出する回路である。 【００３２】図２は、ブランキングレベル検出回路の具
体的構成を示すブロック図である。図２において、加算
器３５は、マスク回路３１から出力されたブランキング
レベル検出範囲内のディジタル映像信号の信号レベル
と、ＤＦＦ３６から出力された１ドットクロック又は１
ライン遅延されたディジタル映像信号の信号レベルとを
巡回加算するものである。ＤＦＦ３６は、加算器３５で
巡回加算されたディジタル映像信号の信号レベルを１ド
ットクロック又は１ライン遅延させるものである。 【００３３】カウンタ３７は、加算器３５の加算した回
数、即ち、ブランキングパルス内のドットクロック数又
はライン数をカウントするものである。コンパレータ３
８は、カウンタ３７でカウントしたカウンター値が２の
Ｎ乗（Ｎ＝０，１，２，３，４・・・）と一致するか否
かを判別するものである。保持回路３９は、２のＮ乗と
一致するカウンター値を保持するものである。 【００３４】ビットシフト回路４０は、ＤＦＦ３６から
出力される巡回加算された信号レベル値を保持回路３９
で保持されているカウンター値でシフトして除算するも
のである。保持回路４１は、ビットシフト回路４０にて
除算されたブランキングパルス内の信号レベルの平均値
を保持するものである。 【００３５】図１に戻って、インバータ３３は、タイミ
ング生成部３０から出力されるブランキングパルスを反
転させてコンパレータ２に出力するものである。マスク
回路３４は、反転したブランキングパルスとコンパレー
タ２から出力される信号（出力パルス）との論理積をと
ってマスクするものである。 【００３６】尚、位置検出部２１の構成は、上記図５に
示したものと同様である。即ち、立ち上がりエッジ検出
回路３は、コンパレータ２から出力される信号の立ち上
がりエッジ（ハイレベル）を検出するものであり、立ち
下がりエッジ検出回路４は、コンパレータ２から出力さ
れる信号の立ち下がりエッジ（ローレベル）を検出する
ものである。水平カウンタ５は、水平同期信号（ＨＳＹ
ＮＣ）からのドットクロック数をカウントするものであ
り、垂直カウンタ６は、垂直同期信号（ＶＳＹＮＣ）か
らのライン数をカウントするものである。 【００３７】コンパレータ７は、立ち上がりエッジ検出
回路３からの検出信号を入力した際の水平カウンタ５か
ら出力されたカウンター値を出力するものである。コン
パレータ８は、立ち上がりエッジ検出回路３からの検出
信号を入力した際の垂直カウンタ６から出力されたカウ
ンター値を出力するものである。 【００３８】コンパレータ９は、立ち下がりエッジ検出
回路４からの検出信号を入力した際の水平カウンタ５か
ら出力されたカウンター値を出力するものである。コン
パレータ１０は、立ち下がりエッジ検出回路４からの検
出信号を入力した際の垂直カウンタ６から出力されたカ
ウンター値を出力するものである。 【００３９】コンパレータ１１は、コンパレータ７から
出力されたカウンター値とＤＦＦ１３から出力されたカ
ウンター値とを比較し、小さい方の値を出力するもので
ある。コンパレータ１２は、コンパレータ９から出力さ
れたカウンター値とＤＦＦ１５から出力されたカウンタ
ー値とを比較し、大きい方の値を出力するものである。 【００４０】ＤＦＦ１３〜１６は、それぞれ、コンパレ
ータ１１，８，１２，１０から出力されたカウンター値
を遅延させて出力するものである。保持回路１７〜２０
は、それぞれ、ＤＦＦ１３〜１６から出力されたカウン
ター値を保持する回路である。 【００４１】次に、動作について説明する。図３は、ア
ナログ映像信号と各信号の関係を示す信号波形図であ
り、図４は、ブランキングレベル検出回路の動作を説明
するための各信号のタイムチャートである。 【００４２】図３に示すように、アナログ映像信号
（ｃ）は、ランプ波形の信号であり、また、ブランキン
グレベル（ｄ）には、ノイズが含まれている。また、ブ
ランキングパルス（ｅ）は、水平ブランキング（Ｈブラ
ンキング）（ｂ）の内部に入っている。尚、図３は、水
平方向の信号のみ示したものである。 【００４３】図４に示すディジタル映像信号（ｆ）、マ
スク回路３１出力（ｈ）、加算器３５出力（ｊ）、ＤＦ
Ｆ３６出力（ｋ）、ビットシフト回路４０出力（ｍ）及
び保持回路４１出力（ｎ）の各ドット内の数字は、信号
レベルを表している。また、カウンタ３７出力（ｉ）及
び保持回路３９出力（ｌ）の各ドット内の数字は、カウ
ンター値を表している。尚、図４も、水平方向の信号の
み示したものである。また、図３と図４とは特に整合さ
せたものではない。 【００４４】まず、ブランキングレベルを検出する動作
について説明する。Ａ−Ｄ変換器１は、アナログ映像信
号を入力すると、信号処理を行うために、アナログ映像
信号をディジタル映像信号に変換して、コンパレータ２
及びマスク回路３１に出力する。 【００４５】一方、タイミング生成部３０は、水平同期
信号（ＨＳＹＮＣ）及び垂直同期信号（ＶＳＹＮＣ）か
ら確実にブランキング位置であると思われるブランキン
グレベル検出範囲を指定するブランキングパルス（図３
の（ｅ）及び図４の（ｇ））を生成して、マスク回路３
１、ブランキングレベル検出回路３２及びインバータ３
３に出力する。 【００４６】マスク回路３１は、ディジタル映像信号と
ブランキングパルスとの論理積をとってマスクすること
により、図４（ｈ）に示すような、ブランキングレベル
検出範囲内のディジタル映像信号の信号レベルだけが残
り、それ以外の信号レベルが「０」となる信号を取得し
て、その信号をブランキングレベル検出回路３２に出力
する。 【００４７】加算器３５は、マスク回路３１から出力さ
れた信号（図４（ｈ））と、ＤＦＦ３６によって加算器
３５の出力信号（図４（ｊ））を１ドットクロック遅延
させたフィードバックした信号（図４（ｋ））とを巡回
加算する。ＤＦＦ３６は、加算器３５で巡回加算された
信号（図４（ｊ））をビットシフト回路４０に出力す
る。 【００４８】一方、カウンタ３７は、タイミング生成部
３０から出力されたブランキングパルス内のドットクロ
ック数をカウントしており、そのカウント値（図４
（ｉ））をコンパレータ３８に出力する。コンパレータ
３８は、カウンタ３７から出力されたカウント値が２の
Ｎ乗と一致するか否か判別し、一致する場合は、その値
を保持回路３９に出力する。 【００４９】このように、コンパレータ３８でカウンタ
値が２のＮ乗と一致するか否か判別するのは、任意のカ
ウント値を除数としてビットシフト回路４０（ハードウ
ェア）で除算を実行する場合、膨大な規模の回路が必要
となってしまうので、除算に必要な回路規模を極力縮小
化するためである。 【００５０】ビットシフト回路４０は、保持回路３９に
保持されているカウント値（図４（ｌ））を除数とし
て、ＤＦＦ３６から出力される加算された信号レベルを
除算（即ち、ＤＦＦ３６出力／保持回路３９出力）する
（図４（ｍ））。以上のようなブランキングレベル検出
処理は、１画面分行うことにより、平均値をとる信号レ
ベルの数が増えるため、ブランキングレベルの検出精度
も向上する。ビットシフト回路４０は、１画面分の上記
ブランキングレベル検出処理を終えた時点で、計算した
ブランキングレベルの値（図４（ｎ））を保持回路４１
に出力する。保持回路４１は、その値をブランキングレ
ベルとして保持するとともに、コンパレータ２に出力す
る。 【００５１】コンパレータ２は、Ａ−Ｄ変換器１から出
力されたディジタル映像信号の信号レベルとブランキン
グレベル検出回路３２（保持回路４１）から出力された
ブランキングレベルとを比較し、ディジタル映像信号の
信号レベルがブランキングレベル以上であれば、映像の
表示領域であると判断してハイレベルの信号をマスク回
路３４に出力する。また、インバータ３３は、ブランキ
ングパルスを反転させて、その反転させたパルスをマス
ク回路３４に出力する。 【００５２】マスク回路３４は、コンパレータ２から出
力されたハイレベルの信号とインバータ３３から出力さ
れたパルスとの論理積をとってマスクすることにより、
ブランキングレベル検出範囲（確実にブランキングレベ
ルの範囲）については、位置検出部２１による画面位置
検出処理を行わないようにしている。尚、上記したよう
に、コンパレータ２の出力で映像表示期間とブランキン
グ期間の正確な判別が可能であるので、インバータ３３
及びマスク回路３４の処理を省略することも可能であ
る。 【００５３】位置検出部２１による画面位置検出処理
は、上記したのと同様である。即ち、立ち上がりエッジ
検出回路３は、コンパレータ２から出力される信号の立
ち上がりエッジ（ハイレベルの信号）を検出すると、映
像信号の表示開始位置であると判断して、検出信号をコ
ンパレータ７，８に出力する。また、立ち下がりエッジ
検出回路４は、コンパレータ２から出力される信号の立
ち下がりエッジ（ローレベルの信号）を検出すると、映
像信号の表示終了位置であると判断して、検出信号をコ
ンパレータ９，１０に出力する。 【００５４】水平カウンタ５は、水平同期信号から１ド
ットクロック毎にカウントアップしてカウントしてお
り、また、垂直カウンタ６は、垂直同期信号（ＶＳＹＮ
Ｃ）から１ライン毎（１水平同期信号毎）にカウントア
ップしてカウントしている。 【００５５】コンパレータ７は、立ち上がりエッジ検出
回路３から出力される検出信号を入力すると、その検出
信号の入力時点が水平表示開始位置であると判断して、
その時点の水平カウンタ５から出力されたカウンター値
をコンパレータ１１に出力する。また、コンパレータ８
は、立ち上がりエッジ検出回路３から出力される検出信
号を入力すると、その検出信号の入力時点が垂直表示開
始位置であると判断して、その時点の垂直カウンタ６か
ら出力されたカウンター値をＤＦＦ１４に出力する。 【００５６】また、コンパレータ９は、立ち下がりエッ
ジ検出回路４から出力される検出信号を入力すると、そ
の検出信号の入力時点が水平表示終了位置であると判断
して、その時点の水平カウンタ５から出力されたカウン
ター値をコンパレータ１２に出力する。さらに、コンパ
レータ１０は、立ち下がりエッジ検出回路４から出力さ
れた検出信号を入力すると、その検出信号の入力時点が
垂直表示終了位置であると判断して、その時点の垂直カ
ウンタ６から出力されたカウンター値をＤＦＦ１６に出
力する。 【００５７】コンパレータ１１は、コンパレータ７から
出力されたカウンター値とＤＦＦ１３から出力されたカ
ウンター値とを比較して、小さい方の値をＤＦＦ１３に
出力する。コンパレータ１２は、コンパレータ９から出
力されたカウンター値とＤＦＦ１５から出力されたカウ
ンター値とを比較して、大きい方の値をＤＦＦ１５に出
力する。 【００５８】ＤＦＦ１３〜１６には、それぞれ、水平表
示開始位置、垂直表示開始位置、水平表示終了位置及び
垂直表示終了位置のカウンター値が保持される。保持回
路１７〜２０は、一画面周期でＤＦＦ１３〜１６それぞ
れに保持されているカウンター値を受け取って保持す
る。最終的に、保持回路１７〜２０に保持されている水
平表示開始位置、垂直表示開始位置、水平表示終了位置
及び垂直表示終了位置のカウンター値が出力される。 【００５９】以上のように、この実施の形態によれば、
ブランキングレベル検出回路３２でブランキングレベル
を検出し、そのブランキングレベルに基づいて、コンパ
レータ２がディジタル映像信号の信号レベルの比較を行
うように構成したので、ＣＰＵの処理の負担をかけずに
自動的にブランキングレベルを設定することができる。 【００６０】また、ブランキングレベル検出回路３２
は、ブランキング期間の信号レベルの平均値をとること
により、ブランキングレベルを検出するように構成した
ので、正確なブランキングレベルを検出することができ
る。 【００６１】また、タイミング生成部３０でブランキン
グレベル検出範囲を選択し、マスク回路３１でディジタ
ル映像信号とブランキングレベル検出範囲とをマスク
し、そのマスクした信号によってブランキングレベル検
出回路３２にブランキングレベルを検出させるように構
成したので、ブランキングレベルの検出処理を効率化す
ることができる。 【００６２】さらに、コンパレータ３８でカウンタ値が
２のＮ乗と一致するか否か判別して、その２のＮ乗のカ
ウント値でビットシフト回路４０にて除算を実行するよ
うに構成したので、除算に必要な回路規模を極力縮小化
することができる。 【００６３】 【発明の効果】以上のように、本発明によれば、ディジ
タル映像信号からブランキングレベルを検出して出力す
るブランキングレベル検出部と、ディジタル映像信号の
信号レベルとブランキングレベル検出部から出力される
ブランキングレベルとを比較し、ディジタル映像信号の
信号レベルがブランキングレベル以上であれば、ディジ
タル映像信号が映像表示期間であることを示す信号を出
力する比較部と、比較部から出力された信号、水平同期
信号及び垂直同期信号に基づいて、水平同期信号及び垂
直同期信号からの画面表示位置を検出する位置検出部と
を備えたので、ＣＰＵの処理の負担をかけずに自動的に
ブランキングレベルを設定することができる。 【００６４】本発明によれば、ブランキングレベル検出
部は、ディジタル映像信号のブランキング期間の信号レ
ベルの平均値をとることにより、ブランキングレベルを
検出するので、正確なブランキングレベルを検出するこ
とができる。 【００６５】水平同期信号及び垂直同期信号から確実に
ブランキング期間に入る範囲を選択するタイミング生成
部と、ディジタル映像信号とタイミング生成部から出力
された範囲とをマスクするマスク部と、そのマスクした
信号の信号レベルの平均値をとることにより、ブランキ
ングレベルを検出するブランキングレベル検出部とを備
えた場合には、ブランキングレベルの検出処理を効率化
することができる。 【００６６】本発明によれば、ブランキングレベル検出
部は、マスク部から出力された信号の信号レベルを巡回
加算する加算処理部と、加算処理部による加算回数をカ
ウントするとともに、そのカウントした値が２のＮ乗と
一致するか否か判別し、一致する場合のみ出力するカウ
ンタ部と、カウンタ部から出力された値を除数として加
算処理部が加算した信号レベルを除算する除算処理部と
を備えたので、除算に必要な回路規模を極力縮小化する
ことができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to resolution conversion.
Screen display to detect the screen display position required as information at the time
The present invention relates to a position detection circuit. [0002] Conventionally, liquid crystal, PDP (plasma display)
Ray) and other fixed-resolution digital displays.
Displays video signals of any resolution (VGA, SVGA, etc.)
To achieve this, only the display area of the video signal is displayed on the display panel.
Must be converted and displayed to match the resolution of the
It is necessary. Therefore, for video signals of all resolutions
If the screen display position can be detected automatically,
Resolution conversion of the screen display area accurately and easily
Thus, display on a digital display becomes possible. FIG. 5 shows the structure of a conventional screen display position detecting circuit.
It is a block diagram showing composition. In FIG. 5, AD conversion
Unit 1 converts an analog video signal into a digital video signal
Is what you do. The comparator 2 is an A / D converter 1
Converted digital video signal signal level and fixed signal
Level (fixed level) to compare digital video signals.
If the signal level of the signal is higher than the fixed level,
And outputs a high-level signal. [0004] The rising edge detection circuit 3 outputs a video signal.
From comparator 2 to detect the display start position of
Rising edge of output signal (high-level signal
No.). Falling edge detection circuit
4 is a controller for detecting the display end position of the video signal.
The falling edge of the signal output from
-Level signal). [0005] The horizontal counter 5 has a horizontal display position for the video signal.
(Horizontal display start position and horizontal display end position)
Indicated by the distance (counter value) from the period signal (HSYNC)
Count the number of dot clocks from the horizontal sync signal.
It is a thing to do. The vertical counter 6 outputs the vertical
Direct display position (vertical display start position and vertical display end position)
Is the distance from the vertical synchronization signal (VSYNC) (counter
Value), the number of lines from the vertical sync signal (horizontal
(The number of synchronization signals). The comparator 7 detects a rising edge.
When the detection signal output from the circuit 3 is input, the input
Outputs the counter value output from the horizontal counter 5 at the time.
It is something to empower. The comparator 8 detects the rising edge.
When the detection signal output from the edge detection circuit 3 is input,
Counter output from vertical counter 6 at the time of input
Outputs the value. The comparator 9 detects a falling edge.
When the detection signal output from the circuit 4 is input, the input
Outputs the counter value output from the horizontal counter 5 at the time.
It is something to empower. The comparator 10 detects the falling edge
When the detection signal output from the edge detection circuit 4 is input,
The counter output from the vertical counter 6 at the time of the input
Output values. [0008] The comparator 11
The output counter value and D flip-flop (hereinafter, referred to as
DFF) is compared with the counter value output from 13.
The smaller value is output. Comparing
Is a counter value output from the comparator 9
And the counter value output from DFF15,
The larger value is output. The DFFs 13 to 16 are
Counter values output from data 11, 8, 12, and 10
Is output with a delay. Holding circuits 17-20
Are the counters output from the DFFs 13 to 16, respectively.
This is a circuit that holds the data value. Note that the rising edge detecting circuit 3,
Falling edge detection circuit 4, horizontal counter 5, vertical
Counter 6, comparators 7 to 12, DFFs 13 to 16,
And the holding circuits 17 to 20 constitute the position detecting unit 21.
You. Next, the operation will be described. FIG.
FIG. 3 is a diagram showing a relationship between an image display area and each signal. In FIG.
The display period (video period) shown is a certain period of the video signal.
The blanking period is a period in which there is no video signal. Movie
Since the image signal has a horizontal direction and a vertical direction, the display period is
There are a horizontal display period and a vertical display period, and a blanking period
Also horizontal blanking period (H blanking) and vertical
There is a blanking period (V blanking). For example, one stroke
The video signal for one plane is 800 dots horizontally (horizontally) and vertically
(Vertical direction) 525 lines, horizontal display period
Is 640 dots and the vertical display period is 480 lines
And the remaining period, that is, the horizontal blanking period is 160
In this case, the vertical blanking period becomes 45 lines. A display area (display period) of a video signal as shown in FIG.
Is detected as follows. A / D converter 1 Is analog
When a video signal is input, signal processing of the video signal is performed.
To convert analog video signals to digital video signals,
And outputs it to the comparator 2. The digital video signal is
The signal level during the blanking period (blanking level
May have an offset in the
The modulator 2 controls the signal level of the digital video signal and the offset.
And the digital video signal.
If the signal level of the
The signal is determined to be within the range, and a high-level signal is output. still,
Digital video signal level is blanking level
In the case of, the signal output from the comparator 2 is low level.
It is. The rising edge detection circuit 3 is a comparator.
Rising edge of the signal output from
Bell signal), the display start position of the video signal
(The left edge of the video signal), and
Output to parators 7 and 8. Also, the falling edge detection
The output circuit 4 detects the rising edge of the signal output from the comparator 2.
When a falling edge (low level signal) is detected,
Judge that it is the signal display end position (the right end of the video signal)
Then, the detection signal is output to the comparators 9 and 10. On the other hand, a horizontal counter 5 outputs a horizontal synchronizing signal.
(HSYNC) counts up every dot clock
And the vertical counter 6
From the direct synchronization signal (VSYNC) line by line (one horizontal synchronization
It counts up for each signal). The comparator 7 detects a rising edge.
When a detection signal output from the circuit 3 is input, the detection
Judge that the signal input time is the horizontal display start position,
Counter value output from horizontal counter 5 at that time
Is output to the comparator 11. In addition, the comparator 8
Is a detection signal output from the rising edge detection circuit 3.
When the signal is input, the detection signal input point
Judging that it is the start position, the vertical counter 6 at that time
The output counter value is output to the DFF 14. The comparator 9 has a falling edge.
When the detection signal output from the edge detection circuit 4 is input,
Judgment that the input time of the detection signal is the horizontal display end position
And the counter output from the horizontal counter 5 at that time.
The comparator value is output to the comparator 12. In addition,
The output from the falling edge detection circuit 4 is
Input the detected signal,
Judge that it is the vertical display end position, and
Output the counter value output from counter 6 to DFF16.
Power. The comparator 11 receives a signal from the comparator 7
The output counter value and the output
And compare the smaller value to the DFF13.
Output. Here, just checking one line will give you accurate horizontal
Since the display start position cannot be determined, the comparator
11 is for checking one screen (for example, 525 lines)
Compare the value of the counter value for one screen line
The smaller value is output to the DFF 13. Therefore,
The DFF 13 is always a counter which is a horizontal display start position.
The minimum value is retained. The comparator 12 includes a comparator
9 and the counter value output from DFF15.
And compare the larger value to the DFF
15 is output. As mentioned above, only one line was checked
Can't judge that it is the correct horizontal display end position
In order to check one screen, the comparator 12
Compare the counter value of the line for
The threshold value is output to the DFF 15. Therefore, DFF1
5 is always the highest value of the counter value that is the horizontal display end position.
It will keep the large value. Thus, the DFFs 13 to 16 have
Horizontal display start position, vertical display start position, horizontal display
The counter values of the end position and the vertical display end position are retained.
Re In The final display at the end of one screen operation
It is determined that the position counter value is held. Security
The holding circuits 17 to 20 provide DFFs 13 to 16 in one screen cycle.
Receives and holds the counter value held for each
I do. This allows the holding circuits 17 to 20 to hold
Horizontal display start position, vertical display start position, horizontal display end
Can acquire counter value of position and end position of vertical display
Become. [0020] Conventional screen display position detection
The output circuit was configured as described above.
Challenges. First, as mentioned above, the comparator
2, the signal level of the digital video signal and the fixed level
(Offset value) to determine the display period
And the blanking period, but the fixed level is
An appropriately determined blanking level and manually set
Since all video signals (blank
Video signals with different switching levels).
In each case, a fixed level must be set. Here, the CPU (not shown) has a fixed level.
May be configured to set automatically.
In this case, the CPU determines the type of the video signal and
Always set a fixed level that matches the image signal
The processing load on the CPU increases.
Was. Second, as described above, the video signal is
Discriminates the type of signal and sets a fixed level that matches the video signal.
A / D converter 1 Analog video by
In the process of converting image signals into digital video signals,
Error in the blanking level of some video signals.
No (Blank if analog video signal contains noise
King level fluctuates even with slight movements). As a result,
The video level of the video signal (the video signal
Signal level) and the blanking level
There was a problem that can not be. Third, as described above, the comparator 2
Accurately separate video and blanking levels
Can not be used for color bars of test charts
The difference between the blanking level and the video level
The effect is difficult to appear due to the steepness, but the ramp waveform (Fig.
3) or gray scale (how to raise the video level
(Eg, stepped waveform)
Error of the output of the comparator 2
Very much affected, video level and blankin
Level cannot be determined (accordingly,
Video signals that can be output are limited).
Was. The present invention solves the above problems.
This was done to increase the processing load of the CPU.
The video signal of the video signal is automatically
Accurately distinguish between bell and blanking level
It is an object of the present invention to obtain a screen display position detection circuit that can perform the above operation. Means for Solving the Problems According to the invention of claim 1
The screen display position detection circuit
Blanking level to detect and output ranking level
Signal detector and the signal level and
Blanking level output from king level detector
And the signal level of the digital video signal
If the level is equal to or higher than the king level, the digital video signal
A comparison unit that outputs a signal indicating that the display period is in progress;
Signal, horizontal sync signal and vertical sync signal
Signal from the horizontal and vertical sync signals based on the
And a position detection unit for detecting a surface display position.
You. [0026] B Ranking level detector is digital
Average the signal level during the blanking period of the video signal.
Thus, a blanking level is detected. [0027] Picture The horizontal display position detection circuit
Range from the vertical sync signal to the blanking period
Timing generator that selects Equipped , The mask part Day
Digital video signal and range output from timing generator
And the mask I , The blanking level detector is Mask
By taking the average of the signal levels of the
Detect King Level May be configured as . [0028] B Is the ranking level detector a mask part?
Processing that cyclically adds the signal level of the signal output from the
And the number of additions by the adder
It is determined whether the counted value is equal to 2 N.
Separately, a counter section that outputs only when they match,
The addition processing unit adds the value output from the
And a division processing section for dividing the signal level To . Embodiments of the present invention will be described below.
explain. FIG. 1 is a screen chart according to an embodiment of the present invention.
FIG. 3 is a block diagram illustrating a position detection circuit. Figure 1
A-to-D converter 1 Converts analog video signals to digital
It is converted into a video signal. Comparator 2 has A
The signal level of the digital video signal converted by the -D converter 1
Output from the blanking level detection circuit 32
Compare with the automatically set blanking level,
The signal level of the digital video signal is
If the level is equal to or higher than the bell, the display
Is output. The timing generator 30 is provided with a horizontal synchronizing signal
(HSYNC) and vertical synchronization signal (VSYNC)
Indeed the blanking position (horizontal blanking position and vertical
Range (blanking position)
Blanking pulse (C)
3 (e) and FIG.
(See (g)). The mask circuit 31 has a digital video signal
Mask by ANDing with blanking pulse
The range used to detect the blanking level
(See Fig. 6).
is there. The blanking level detection circuit 32 is a mask circuit
31 within the blanking level detection range selected in
By taking the average value of the digital video signal level
This is a circuit for detecting a blanking level. FIG. 2 shows the components of the blanking level detection circuit.
It is a block diagram which shows a physical structure. In FIG.
The unit 35 outputs the blanking output from the mask circuit 31.
Signal level of digital video signal within level detection range
And one dot clock or 1 output from the DFF 36
The signal level of the line-delayed digital video signal
It is a cyclic addition. The DFF 36 is an adder 35
The signal level of the cyclically added digital video signal is
Or a one-line delay. The counter 37 counts the number of times that the adder 35 has added.
Number, that is, the number of dot clocks in the blanking pulse or
Is for counting the number of lines. Comparator 3
8 indicates that the counter value counted by the counter 37 is 2
Whether it matches the N-th power (N = 0, 1, 2, 3, 4 ...)
Is determined. The holding circuit 39 calculates 2 N
This holds the counter value that matches. The bit shift circuit 40 receives the signal from the DFF 36
A circuit 39 holds the output cyclically added signal level value.
Shift by the counter value held in
It is. The holding circuit 41 uses the bit shift circuit 40
Average signal level within the divided blanking pulse
Is held. Returning to FIG. 1, the inverter 33
The blanking pulse output from the
And outputs it to the comparator 2. mask
The circuit 34 compares the inverted blanking pulse with the inverted blanking pulse.
AND with the signal (output pulse) output from the data 2
Is to mask. The structure of the position detecting section 21 is shown in FIG.
It is the same as shown. That is, rising edge detection
The circuit 3 rises the signal output from the comparator 2
This is to detect the edge (high level)
The falling edge detection circuit 4 outputs the output from the comparator 2.
The falling edge (low level) of the signal
Things. The horizontal counter 5 outputs a horizontal synchronization signal (HSY).
NC) to count the number of dot clocks.
The vertical counter 6 receives a vertical synchronization signal (VSYNC).
The number of these lines is counted. The comparator 7 detects a rising edge.
The horizontal counter 5 when the detection signal from the circuit 3 is input
It outputs the counter value output from the CPU. Con
The parator 8 detects from the rising edge detection circuit 3
The signal output from the vertical counter 6 when a signal is input
Output the center value. The comparator 9 detects a falling edge.
The horizontal counter 5 when the detection signal from the circuit 4 is input
It outputs the counter value output from the CPU. Con
The parator 10 detects the signal from the falling edge detection circuit 4.
Output signal from the vertical counter 6 when the output signal is input.
It outputs the counter value. The comparator 11 receives a signal from the comparator 7
The output counter value and the output
And output the smaller value.
is there. The comparator 12 outputs the output from the comparator 9.
Counter value and counter output from DFF15
This value is compared with the output value and the larger value is output. Each of the DFFs 13 to 16 has a comparator
Counter values output from data 11, 8, 12, and 10
Is output with a delay. Holding circuits 17-20
Are the counters output from the DFFs 13 to 16, respectively.
This is a circuit that holds the data value. Next, the operation will be described. FIG.
FIG. 3 is a signal waveform diagram showing a relationship between a analog video signal and each signal.
FIG. 4 illustrates the operation of the blanking level detection circuit.
6 is a time chart of each signal for performing the operation. As shown in FIG. 3, the analog video signal
(C) is a signal of a ramp waveform, and a blankin
The noise level (d) includes noise. Also,
The ranking pulse (e) is a horizontal blanking (H
(B). In addition, FIG.
Only the signal in the horizontal direction is shown. The digital video signal (f) shown in FIG.
Output (h), adder 35 output (j), DF
F36 output (k), bit shift circuit 40 output (m) and
And the number in each dot of the output (n) of the holding circuit 41 is a signal
Indicates a level. The output (i) of the counter 37 and
And the numbers in each dot of the output (l) of the holding circuit 39 are
It represents the center value. FIG. 4 also shows the horizontal signal.
It is only shown. Also, FIG. 3 and FIG.
It's not something that was done. First, an operation for detecting a blanking level
Will be described. A / D converter 1 Is an analog video signal
Signal, the analog image is processed for signal processing.
The signal is converted into a digital video signal,
And output to the mask circuit 31. On the other hand, the timing generator 30
Signal (HSYNC) and vertical synchronization signal (VSYNC)
Blankin seems to be surely in the blanking position
Blanking pulse that specifies the gray level detection range (Fig. 3
(E) of FIG. 4 and (g) of FIG.
1. Blanking level detection circuit 32 and inverter 3
Output to 3. The mask circuit 31 is provided with a digital video signal and
Mask by ANDing with blanking pulse
As a result, the blanking level as shown in FIG.
Only the signal level of the digital video signal within the detection range remains.
Other signals whose signal level is "0" are acquired.
And outputs the signal to the blanking level detection circuit 32
I do. The adder 35 outputs the output from the mask circuit 31.
Signal (FIG. 4 (h)) and an adder by the DFF 36
The output signal of FIG. 35 (FIG. 4 (j)) is delayed by one dot clock.
Cyclically with the fed back signal (FIG. 4 (k))
to add. The DFF 36 is cyclically added by the adder 35
A signal (FIG. 4 (j)) is output to the bit shift circuit 40.
You. On the other hand, the counter 37 is a timing generation unit.
30 in the blanking pulse output from
The number of locks is counted, and the count value (FIG. 4)
(I) is output to the comparator 38. comparator
38 indicates that the count value output from the counter 37 is 2
Determines whether it matches the Nth power, and if so, its value
Is output to the holding circuit 39. As described above, the counter in the comparator 38
It is determined whether or not the value is equal to 2 to the Nth power.
The bit shift circuit 40 (hardware
When performing the division by a hardware, a huge scale circuit is required.
The circuit size required for division is reduced as much as possible
It is to make it. The bit shift circuit 40
The held count value (FIG. 4 (l)) is used as a divisor.
Then, the added signal level output from the DFF 36 is
Divide (ie, output DFF 36 / output holding circuit 39)
(FIG. 4 (m)). Blanking level detection as described above
The processing is performed for one screen, so that the signal
Because the number of bells increases, blanking level detection accuracy
Also improve. The bit shift circuit 40 is provided for one screen.
At the end of the blanking level detection process,
The holding circuit 41 stores the value of the blanking level (FIG. 4 (n)).
Output to The holding circuit 41 stores the value in the blanking level.
And output it to comparator 2.
You. The comparator 2 is an A / D converter 1 Out of
Signal level and blankin of digital video signal
Output from the gray level detection circuit 32 (holding circuit 41).
Compare with the blanking level,
If the signal level is higher than the blanking level,
Judge as the display area and mask the high level signal
Output to the path 34. The inverter 33 is a blank
Inverting the scanning pulse and masking the inverted pulse
Output to the circuit 34. The mask circuit 34 outputs from the comparator 2.
High-level signal input and output from inverter 33
By taking the logical product of the obtained pulse and masking,
Blanking level detection range
Screen range) by the position detection unit 21
The detection process is not performed. In addition, as mentioned above
And the video display period and blanking
Since it is possible to accurately determine the switching period,
It is also possible to omit the processing of the mask circuit 34.
You. Screen position detection processing by position detection section 21
Is the same as described above. That is, the rising edge
The detection circuit 3 detects the rising of the signal output from the comparator 2.
When a rising edge (high-level signal) is detected,
Judge that it is the display start position of the image signal, and
Output to comparators 7 and 8. Also, the falling edge
The detection circuit 4 detects the rising of the signal output from the comparator 2.
When a falling edge (low-level signal) is detected,
Judgment is the end position of the image signal display, and the detection signal is
Output to comparators 9 and 10. The horizontal counter 5 outputs 1 clock from the horizontal synchronizing signal.
Count up every clock clock and count
The vertical counter 6 outputs a vertical synchronizing signal (VSYN).
C), counting is performed for each line (for each horizontal synchronization signal).
And counting. The comparator 7 detects a rising edge.
When a detection signal output from the circuit 3 is input, the detection
Judge that the signal input time is the horizontal display start position,
Counter value output from horizontal counter 5 at that time
Is output to the comparator 11. In addition, the comparator 8
Is a detection signal output from the rising edge detection circuit 3.
When the signal is input, the detection signal input point
Judging that it is the start position, the vertical counter 6 at that time
The output counter value is output to the DFF 14. The comparator 9 operates at the falling edge.
When the detection signal output from the edge detection circuit 4 is input,
Judgment that the input time of the detection signal is the horizontal display end position
And the counter output from the horizontal counter 5 at that time.
The comparator value is output to the comparator 12. In addition,
The output from the falling edge detection circuit 4 is
Input the detected signal,
Judge that it is the vertical display end position, and
Output the counter value output from counter 6 to DFF16.
Power. The comparator 11 receives the signal from the comparator 7
The output counter value and the output
And compare the smaller value to the DFF13.
Output. The comparator 12 outputs from the comparator 9.
Input counter value and the cow output from DFF15
And output the larger value to DFF15.
Power. Each of the DFFs 13 to 16 has a horizontal table
Display start position, vertical display start position, horizontal display end position and
The counter value of the vertical display end position is held. Retention times
Roads 17-20 are DFF13-16 in one screen cycle
Receives and holds the counter value stored in
You. Finally, the water held in the holding circuits 17 to 20
Flat display start position, vertical display start position, horizontal display end position
And the counter value of the vertical display end position are output. As described above, according to this embodiment,
Blanking level detected by blanking level detection circuit 32
And based on that blanking level,
2 compares the signal levels of the digital video signals.
So that the processing load of the CPU is not
Blanking level can be set automatically. The blanking level detection circuit 32
Means the average signal level during the blanking period
Configured to detect the blanking level
So it can detect the exact blanking level
You. Further, the timing generator 30
Select the level detection range, and use the mask circuit 31
Masks the video signal and blanking level detection range
The blanking level is detected by the masked signal.
Output circuit 32 to detect the blanking level.
To make the blanking level detection process more efficient.
Can be Further, the counter value is calculated by the comparator 38.
It is determined whether or not it matches the 2 N power, and the 2 N power is determined.
The division is performed by the bit shift circuit 40 using the count value.
The circuit size required for division is reduced as much as possible
can do. As described above, Book According to the invention,
The blanking level from the video signal
And a blanking level detector for detecting digital video signals.
Output from signal level and blanking level detector
Compare with the blanking level,
If the signal level is above the blanking level,
Signal indicating that the video signal is in the video display period.
Comparison section to output, the signal output from the comparison section, horizontal synchronization
Horizontal sync signal and vertical sync signal based on the
A position detection unit for detecting a screen display position from the direct synchronization signal;
Automatically, without burdening CPU processing.
You can set the blanking level To . [0064] Book According to the invention, blanking level detection
Section is the signal level during the blanking period of the digital video signal.
By taking the average of the bells, the blanking level
Detection, it is necessary to detect the correct blanking level.
Can To . [0065] water Reliable from flat sync signal and vertical sync signal
Timing generation to select the range that enters the blanking period
And output from digital video signal and timing generator
Mask part for masking the masked area, and the masked part
By averaging the signal level of the signal,
A blanking level detector that detects the
e If Streamlines blanking level detection
Can To . [0066] Book According to the invention, blanking level detection
Section circulates the signal level of the signal output from the mask section.
The addition processing unit to be added and the number of additions by the addition processing unit are counted.
And the counted value is 2 to the Nth power.
A cow that determines whether or not they match, and outputs only if they match
The values output from the counter and counter are added as divisors.
A division processing unit for dividing the signal level added by the arithmetic processing unit;
, Minimizing the circuit size required for division as much as possible
It is possible To .

【図面の簡単な説明】 【図１】 この発明の実施の形態による画面表示位置検
出回路の構成を示すブロック図である。 【図２】 ブランキングレベル検出回路の具体的構成を
示すブロック図である。 【図３】 アナログ映像信号と各信号の関係を示す信号
波形図である。 【図４】 ブランキングレベル検出回路の動作を説明す
るための各信号のタイムチャートである。 【図５】 従来の画面表示位置検出回路の構成を示すブ
ロック図である。 【図６】 映像の表示領域と各信号との関係を示す図で
ある。 【符号の説明】 ２ コンパレータ（比較部） ２１ 位置検出部 ３０ タイミング生成部 ３１ マスク回路（マスク部） ３２ ブランキングレベル検出回路（ブランキングレベ
ル検出部） ３５ 加算器（加算処理部） ３６ ＤＦＦ（加算処理部） ３７ カウンタ（カウンタ部） ３８ コンパレータ（カウンタ部） ３９ 保持回路（カウンタ部） ４０ ビットシフト回路（除算処理部）BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a screen display position detection circuit according to an embodiment of the present invention. FIG. 2 is a block diagram showing a specific configuration of a blanking level detection circuit. FIG. 3 is a signal waveform diagram showing a relationship between an analog video signal and each signal. FIG. 4 is a time chart of each signal for explaining the operation of the blanking level detection circuit. FIG. 5 is a block diagram showing a configuration of a conventional screen display position detection circuit. FIG. 6 is a diagram showing a relationship between a video display area and each signal. [Description of Signs] 2 Comparator (Comparison Unit) 21 Position Detection Unit 30 Timing Generation Unit 31 Mask Circuit (Mask Unit) 32 Blanking Level Detection Circuit (Blanking Level Detection Unit) 35 Adder (Addition Processing Unit) 36 DFF ( Addition processing section) 37 counter (counter section) 38 comparator (counter section) 39 holding circuit (counter section) 40 bit shift circuit (division processing section)

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 5/42 H04N 5/66 - 5/74 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G09G 3/00-5/42 H04N 5/66-5/74

Claims (1)

(57)【特許請求の範囲】 【請求項１】 ディジタル映像信号からブランキングレ
ベルを検出して出力するブランキングレベル検出部と、 前記ディジタル映像信号の信号レベルと前記ブランキン
グレベル検出部から出力される前記ブランキングレベル
とを比較し、前記ディジタル映像信号の信号レベルが前
記ブランキングレベル以上であれば、ディジタル映像信
号が映像表示期間であることを示す信号を出力する比較
部と、 前記比較部から出力された前記信号、水平同期信号及び
垂直同期信号に基づいて、前記水平同期信号及び前記垂
直同期信号からの画面表示位置を検出する位置検出部と
を備え、 前記ブランキングレベル検出部は、 ブランキングレベルの検出に用いる範囲を選択するため
のマスク部から出力された信号の信号レベルを巡回加算
する加算処理部と、 前記加算処理部による加算回数をカウントするととも
に、カウントした値が２のＮ乗と一致するか否か判別
し、一致する場合のみ出力するカウンタ部と、 前記カウンタ部から出力された値を除数として前記加算
処理部が加算した信号レベルを除算し、除算した信号レ
ベルの値を前記ブランキングレベルとして前記比較部に
出力する除算処理部とを含む ことを特徴とする画面表示
位置検出回路。(57) [Claims] 1. A blanking signal from a digital video signal.
A blanking level detection unit that detects and outputs a bell, The signal level of the digital video signal and the blankin
The blanking level output from the gray level detector
And that the signal level of the digital video signal is
Above the blanking level
Comparison that outputs a signal indicating that the signal is in the video display period
Department and The signal output from the comparison unit, a horizontal synchronization signal, and
The horizontal synchronization signal and the vertical synchronization signal are based on a vertical synchronization signal.
A position detection unit for detecting a screen display position from the direct synchronization signal;
Equipped, The blanking level detection unit, To select the range used for blanking level detection
Cyclic addition of the signal level of the signal output from the mask part of
An addition processing unit, Counting the number of additions by the addition processing unit
To determine whether the counted value is equal to 2 to the Nth power
And a counter that outputs only when they match, Adding the value output from the counter unit as a divisor
The signal level added by the processing unit is divided, and the divided signal level
The value of the bell is used as the blanking level in the comparison section.
Output division unit Screen display characterized by the following:
Position detection circuit.